JP2797890B2

JP2797890B2 - 複合半導体装置

Info

Publication number: JP2797890B2
Application number: JP5100712A
Authority: JP
Inventors: 秀男小林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-04-27
Filing date: 1993-04-27
Publication date: 1998-09-17
Anticipated expiration: 2013-09-17
Also published as: JPH06310708A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁ゲート電極でオ
ン，オフできる半導体装置において、オン時の抵抗損失
が小さく、特に高耐圧または大電流化に適した複合半導
体装置に関する。

【０００２】

【従来の技術】インバータ装置を始めとする電力変換器
の高性能化の要求から、高速，低損失の半導体スイッチ
ング素子の開発が望まれている。近年、これに応える半
導体装置としてＩＧＢＴ（Insulated Gate Bipolar Tra
nsistor）が注目されている。ＩＧＢＴはMISFET（Metal
Insulator Semiconductor Field Effect Transistor)
に比較し、低いオン電圧が実現できる特長がある。また
ＧＴＯサイリスタ等の電流制御型素子に比較し、高速性
に優れており、ゲート回路が簡便で小型化できるなどの
利点から、比較的小容量のインバータ装置を中心にその
応用範囲を広げつつある。

【０００３】このようなＩＧＢＴは、例えばアイ・エス
・ピー・エス・ディー(１９９１年)第２２０−第２２５
頁（Proceedings of 1991 International Symposium on
Power Semiconductor Device & ICs,Tokyo,pp.２２０−
２２５）おいて論じられている。図１３にその概略断面
構造を示す。図において、４００は主表面４１１に隣接
するｎ-層、４０１はｎ-層４００に隣接するそれより高
不純物濃度を有するｎ層、４０２はｎ層４０１及び主表
面４１２に隣接するｐ+ 層、４０３は主表面４１１から
ｎ- 層４００内に延びそれより高不純物濃度を有するｐ
層、４０４は主表面４１１からｐ層４０３内に延びそれ
より高不純物濃度を有するｎ+ 層、４０５は主表面４１
１においてｎ+ 層４０４及びｐ層４０３に接触するカソ
ード電極、４０６は主表面４１２においてｐ+ 層４０２
に接触するアノード電極、４０７は主表面４１１の少な
くともｐ層４０３上に絶縁膜４０８を介して形成された
絶縁ゲート電極である。この半導体装置は、ｐ+層４０
２，ｎ-層４００，ｐ層４０３から成るｐｎｐトランジ
スタ（Ｑ₁）と、ｎ-層４００，ｐ層４０３，ｎ+層４０
４から成るｎｐｎトランジスタ（Ｑ₂）と、絶縁ゲート
電極４０７，ｎ+層４０４，ｐ層４０３，ｎ-層４００か
らなるｎチャネルMISFET(Ｍ₁）を有している。通常、ｐ
層４０３の横方向抵抗ｒは十分に小さく設計されるので
ｎｐｎトランジスタ（Ｑ₂）が動作することはない。即
ち、このような半導体装置はMISFETとｐｎｐトランジス
タを複合したものとみなせる。図１４は図１３の半導体
装置の等価回路を示す。以下、図１３及び図１４を用い
て動作原理を述べる。まず、半導体装置をターンオンさ
せるには、カソード電極４０５に負の電位、アノード電
極４０６に正の電位を印加し、絶縁ゲート電極４０７に
カソード電極４０５よりも正側に大きい電位を加える。
これにより絶縁ゲート電極４０７下のｐ層４０３表面に
反転層（チャネル）が形成され、ｎ+層４０４とｎ-層４
００が短絡されｎチャネルMISFET(Ｍ₁）がオンする。こ
の結果、カソード電極４０５からｎチャネルMISFET
(Ｍ₁）を通して注入された電子(ＭＩＳ電流）がｎ-層４
００を通過しｐ+ 層４０２に流れ込むと、ｐ+層４０２
よりホールがｎ-層４００へ注入される。このキャリア
蓄積によりｎ-層４００の電導率変調が起こり、ｎ-層４
００の抵抗Ｒが低下し、半導体装置がオン状態となる。
前述したようにｐ層４０３の横方向抵抗ｒは十分に小さ
く設計されるので、ｎ+層４０４,ｐ層４０３，ｎ-層４
００，ｐ+層４０２（Ｑ₁，Ｑ₂）からなる寄生サイリス
タは極めて動作しづらくなっている。

【０００４】一方、半導体装置をターンオフするには、
絶縁ゲート電極４０７の電位をカソード電極４０５と同
電位にするか、或いはカソード電極４０５の電位よりも
負の電位にすることで、絶縁ゲート電極４０７の下のｐ
層４０３表面の反転層が消滅し、ｎ+層４０４からの電
子注入が遮断される結果、ｐ+層４０２からのホール注
入もなくなり、半導体装置はオフ状態になる。

【０００５】かかるＩＢＧＴは、ｐ+層４０２からのホ
ール注入によりｎ-層４００の電導率変調が起こるの
で、MISFETに比較し低いオン電圧が実現できる特長があ
る。また、バイポ−ラトランジスタのエミッタとなるｎ
+ 層４０４からの電子がゲート電位により瞬時に注入ま
たは遮断されるのでMISFETに近い高速スイッチングが可
能になる。

【０００６】また、近年絶縁ゲート電極でサイリスタを
制御する新しいタイプの半導体装置が提案されており、
例えばアイ・エス・ピー・エス・ディー（１９９２年）
第２５６−第２６０頁(Proceedings of 1992 Inter-nat
ional Symposium on PowerSemiconductor Device & IC
s,Tokyo,pp.２５６−２６０）おいて論じられている。
図１６は上記文献のＦｉｇ．１に記載されている半導体
装置で、主表面５１１に隣接するｎ-層５００，ｎ-層５
００に隣接しそれより高不純物濃度を有するｎ層５０
１，ｎ層５０１及び主表面５１２に隣接しｎ層５０１よ
り高不純物濃度を有するｐ₁+層５０２，主表面５１１か
らｎ-層５００内に延びｎ-層５００より高不純物濃度を
有するｐ₂+層５０３，ｐ₂+層５０３に隣接し主表面５１
１からｎ-層５００内に延びｎ-層５００とｐ₂+層５０３
との間の不純物濃度を有するｐ-層５０４，主表面５１
１からｐ₂+層５０３及びｐ-層５０４内に延びｐ₂+ 層５
０３より高不純物濃度を有するｎ₁+層５０５，ｎ₁+層５
０５から離れた個所において主表面５１１からｐ-層５
０４内に延びｐ-層５０４より高不純物濃度を有するｎ₂
+層５０６，ｎ₁+層５０５及びｐ₂+層５０３に接触する
カソード電極，ｐ₁+層５０２に接触するアノード電極５
１０，ｎ₁+層５０５とｎ₂+層５０６との間に露出するｐ
- 層５０４の露出面上に絶縁膜を介して形成された第１
の絶縁ゲート電極Ｇ₁，ｎ-層５００とｎ₂+層５０６と
の間に露出するｐ-層５０４の露出面上に絶縁膜を介し
て形成された第２の絶縁ゲート電極Ｇ₂から構成されて
いる。この半導体装置は、ｐ₁+層５０２，ｎ-層５０
０，ｐ-層５０４からなるｐｎｐトランジスタ(Ｑ₁）
と、ｎ-層５００，ｐ-層５０４，ｎ₂+層５０６からなる
ｎｐｎトランジスタ(Ｑ₂）とで構成されるサイリスタを
内蔵している。また、第１の絶縁ゲート電極Ｇ₁，ｎ₁+
層５０５，ｐ-層５０４，ｎ₂+層５０６からなるｎチャ
ネルMISFET(Ｍ₁）と第２の絶縁ゲート電極Ｇ₂，ｎ₂+層
５０６，ｐ-層５０４，ｎ- 層５００からなるｎチャネ
ルMISFET(Ｍ₂）を有している。更に、寄生素子として、
ｎ₁+層５０５，ｐ₂+層５０３，ｎ- 層５００，ｐ₁+層５
０２からなる寄生サイリスタを含んでいる。

【０００７】図１７は図１６の半導体装置の等価回路を
示す。以下、図１６及び図１７を用いて動作原理を述べ
る。まず、半導体装置をターンオンさせるにはカソード
電極５０９に負の電位、アノード電極５１０に正の電位
を印加し、第１及び第２の絶縁ゲート電極Ｇ₁，Ｇ₂にカ
ソード電極５０９よりも正側に大きい電位を印加する。
これにより第１及び第２の絶縁ゲート電極Ｇ₁，Ｇ₂の下
のｐ- 層５０４の表面に反転層が形成され、ｎ₁+層５０
５，ｎ₂+層５０６及びｎ- 層５００が短絡され、ｎチャ
ネルMISFET(Ｍ₁）及び、ｎチャネルMISFET(Ｍ₂）がオン
する。この結果、カソード電極５０９からｎチャネルMI
SFET(Ｍ₁）及びｎチャネルMISFET(Ｍ₂）を通して注入さ
れた電子（ＭＩＳ電流）がｎ-層５００を通過しｐ₁+層
５０２に流れ込むと、ｐ₁+層５０２よりホールがｎ- 層
５００へ注入される。このホール電流がｐ-層５０４に
達してカソード電極５０９へ流れると、ｐ-層５０４の
横方向抵抗ｒ₂によって電位差が生じる。この電位差が
ｐ-層５０４とｎ₂+層５０６の拡散電位(シリコンでは室
温では約０.７Ｖ）を超えると、ｎ₂+層５０６から電子
が直接ｎ- 層５００に注入されるようになり、Ｑ₁とＱ₂
からなるサイリスタが点弧し、半導体装置がオン状態と
なる。尚、抵抗ｒ₁はｐ₂+層５０３が高不純物濃度であ
るため十分に小さく、Ｑ₃とＱ₄からなる寄生サイリスタ
はオンしづらい。一方、ターンオフするには、第１及び
第２の絶縁ゲート電極Ｇ₁，Ｇ₂の電位をカソード電極５
０９と同電位にするか或いはカソード電極５０９の電位
よりも負の電位にすることで、第１及び第２の絶縁ゲー
ト電極Ｇ₁及びＧ₂の下のｐ- 層５０４表面の反転層が消
滅し、ｎ₂+層５０６からの電子の注入が遮断される結
果、ｐ₁+層５０２からのホール注入もなくなり、半導体
装置はオフ状態になる。

【０００８】このような半導体装置の特徴は、サイリス
タ動作を用いることにより、カソード電極５０９からｎ
チャネルMISFET(Ｍ₁）を通して供給される電子が、ｎ₂+
層５０６の横方向に広がって流れるため、導通時のオン
電圧（抵抗損失）を従来のＩＧＢＴに比べて小さくでき
ることにある。また、絶縁ゲート電極への電位の印加・
除去によってオン・オフすることができ、従来のＩＧＢ
Ｔと同様にゲート回路が極めて簡略化される特長を有し
ている。

【０００９】

【発明が解決しようとする課題】しかしながら、上述の
半導体装置の内ＩＧＢＴは高耐圧化及び大電流化が難し
いことから、大容量のインバータ装置への適用が難しい
という問題点を持っている。図１５にＩＧＢＴの定常オ
ン状態でのカソード側の電流流線シミュレーション結果
を示す。カソード電極４０５から反転層（ｎチャネル）
を通してｎ- 層４００に流入する電子は、ゲート電極４
０７直下のｎ- 層４００表面に形成されるｎ+蓄積層で
若干横方向に広がるが、ｎ+蓄積層の抵抗が大きいため
十分には広がりきらない。従って、カソード電極４０５
から遠いところ（図１５では右側の絶縁ゲート電極の
下）では電流が流れ難く、このためオン電圧が大きくな
る。一方、ｐ層４０３の下部領域もｎ- 層４００の電位
降下による空乏化のため電流が流れ難い。この現象は、
ｎ- 層４００の不純物濃度が低い高耐圧のもの程顕著に
なる。即ち、高耐圧になるもの程ゲート長を長くする必
要があり、この結果上記横方向への電流広がりが更に悪
くなる。換言すれば、カソード側からの電子の供給が少
なく、電導率変調効果が小さい。このため、ＩＧＢＴで
は高耐圧化するとオン電圧の増加が著しく、大容量化が
難しい問題があった。

【００１０】また、上述のＭＩＳゲート型サイリスタ
は、点弧しづらいという問題がある。従来装置では、前
述したようにターンオン時にまず絶縁ゲート電極Ｇ₁，
Ｇ₂の下のｐ-層５０４表面に反転層が形成され、ｎチャ
ネルMISFET(Ｍ₁)及びｎチャネルMISFET(Ｍ₂）がオン
し、ｎ₁+層５０５，ｎ₂+層５０６，ｎ- 層５００が短絡
される。この結果、カソード電極５０９からｎ- 層５０
０に注入される電子（ＭＩＳ電流）は、図１７の等価回
路からも明らかなように、Ｍ₁及びＭ₂の２つのMISFETの
反転層（チャネル）を通らなければならず、このチャネ
ル抵抗によって電子電流が制限される。従って、ｐ₁+層
５０２からのホール電流も小さいため、Ｑ₁及びＱ₂か
らなるサイリスタが点弧しづらい。これを防ぐために、
Ｍ₂のエリア（チャネル幅）を大きくするか、或いはｎ₂
+層５０６のエリアを小さくする方法もあるが、これは
半導体装置全体に占める主電流を流すサイリスタ領域の
面積を小さくすることであり、導通時の抵抗損失（オン
電圧）が大きくなってしまい、従来のＩＧＢＴと同様な
問題が生ずる。

【００１１】本発明の目的は、従来の欠点を除去して、
導通時の抵抗損失（オン電圧）が小さく、高耐圧化に適
した絶縁ゲート電極を有する複合半導体装置を提供する
ことにある。

【００１２】本発明の他の目的は、以下の実施例の説明
から明らかとなろう。

【００１３】

【課題を解決するための手段】本発明複合半導体装置の
特徴とするところは、ＩＧＢＴ領域とサイリスタ領域が
半導体基体内に隣接配置され、半導体基体の両主表面に
一対の主電極が設けられ、ＩＧＢＴ領域は一対の主電極
に直接接続され、サイリスタ領域のカソード側の端部領
域はＩＧＢＴ領域に存在するＭＩＳＦＥＴ領域を介して
カソード側の主電極に接続され、アノード側の端部領域
はアノード側の主電極に直接接続されている構成とした
点にある。

【００１４】本発明複合半導体装置の特徴を具体的にい
えば、一対の主表面を有し、一方導電型の第１の半導体
層と、一方の主表面及び第１の半導体層とに隣接し第１
の半導体層より高不純物濃度を有する他方導電型の第２
の半導体層と、他方の主表面から第１の半導体層内に延
び第１の半導体層より高不純物濃度を有する他方導電型
の第３の半導体層と、他方の主表面から第３の半導体層
内に延び第３の半導体層より高不純物濃度を有する一方
導電型の第４の半導体層と、他方の主表面から第１の半
導体層内に延び一部が第３の半導体層に接し第４の半導
体層から離れ第３の半導体層より高不純物濃度を有する
一方導電型の第５の半導体層と、第１の半導体層及び第
５の半導体層との間に位置し第３の半導体層から離れ第
１の半導体層と第５の半導体層との間の不純物濃度を有
する他方導電型の第６の半導体層とを有する半導体基
体，半導体基体の一方の主表面において、第２の半導体
層に低抵抗接触する第１の主電極，半導体基体の他方の
主表面において、第３の半導体層及び第４の半導体層に
低抵抗接触する第２の主電極，半導体基体の他方の主表
面において、第４の半導体層と第５の半導体層との間に
露出する第３の半導体層表面に絶縁膜を介して形成され
た制御電極を具備する点にある。

【００１５】本発明の他の特徴は以下の実施例の説明か
ら明らかとなろう。

【００１６】

【作用】本発明複合半導体装置によれば、ＩＧＢＴ領域
にサイリスタ領域を最良の形で複合化したことにより、
点弧特性を損なうことなく、カソード電極からＭＩＳチ
ャネルを通って供給される電子がサイリスタ領域に十分
に広がって流れるので、オン電圧が十分低くできる。即
ち、ＩＧＢＴ領域のｐベース層とサイリスタ領域のｐベ
ース層を分離して設け、サイリスタ領域のｎエミッタ層
が部分的にｎベース層に接するようにしたことにより、
ＩＧＢＴ領域に存在する一個のＭＩＳＦＥＴでＩＧＢＴ
電流とサイリスタ電流を制御できる。即ち、サイリスタ
領域を点弧させるに必要なＭＩＳ電流がＭＩＳＦＥＴの
チャネル抵抗を一つだけしか介さないので、小さなＩＧ
ＢＴ（またはＭＩＳ）領域で容易にサイリスタを点弧で
きる。また、サイリスタ領域もＭＩＳＦＥＴのチャネル
抵抗を一つだけしか介さないので、十分に低いオン電圧
が実現できる。

【００１７】

【実施例】以下、本発明を実施例として示した図面を用
いて詳細に説明する。

【００１８】図１は本発明複合半導体装置の一実施例を
示す概略断面図である。図において、１は一対の主表面
１１，１２と、両主表面から離れて形成され第１の層部
分１３１(ｎ-）及び第１の層部分１３１に隣接しそれよ
り高不純物濃度を有する第２の層部分１３２とからなる
ｎ層１３と、ｎ層１３の第２の層部分１３２と主表面１
２に隣接し第２の層部分１３２より高不純物濃度を有す
るｐ₁+層１４と、主表面１１及びｎ層１３の第１の層部
分１３１に隣接し第１の層部分１３１より高不純物濃度
を有する第１の層部分１５１と主表面１１から第１の層
部分１５１内に延びそれより高不純物濃度を有する第２
の層部分１５２とからなるｐ層１５と、主表面１１から
ｐ層１５内に延び大部分が第２の層部分１５２に隣接す
る第２の層部分１５２より高不純物濃度を有するｎ₁+層
１６と、主表面１１に隣接しｎ層１３の第１の層部分１
３１及びｐ層１５の第１の層部分１５１内に延び両者よ
り高不純物濃度を有するｎ₂+層１７と、ｐ層１５の第１
の層部分１５１から離れｎ層１３の第１の層部分１３１
とｎ₂+層１７との間に形成され両者の間の不純物濃度を
有するｐ- 層１８とを具備する半導体基体である。２は
半導体基体の主表面１１においてｎ₁+層１６及びｐ層１
５の第２の層部分１５２に低抵抗接触したカソード電
極、３は半導体基体の主表面１２においてｐ₁+層１４に
低抵抗接触したアノード電極、４は半導体基体の主表面
１１においてｎ₁+層１６とｎ₂+層１７との間に露出する
ｐ層１５の第１の層部分１５１の表面上に絶縁膜５を介
して載置した絶縁ゲート電極である。ｐ層１５の第２の
層部分１５２は絶縁ゲート電極４から離れた個所におい
てｎ₁+層１６に隣接し、ｐ- 層１８は絶縁ゲート電極４
から離れた個所においてｎ₂+層１７に隣接している。こ
の複合半導体装置は、ｐ₁+層１４，ｎ層１３，ｐ-層１
８で構成されるｐｎｐトランジスタ（Ｑ₁）と、ｎ層１
３，ｐ-層１８，ｎ2+層１７で構成されるｎｐｎトラン
ジスタ（Ｑ₂）からなるサイリスタを内蔵している。更
に、絶縁ゲート電極４，ｎ₁+層１６，ｐ層１５の第１の
層部分１５１，ｎ2+層１７からなるｎチャネルMISFET
(Ｍ₁）と、ｎ₁+層１７，ｐ層１５，ｎ層１３からなるｎ
ｐｎトランジスタ(Ｑ₃）と、ｐ層１５，ｎ層１３，ｐ₁+
層１４からなるｐｎｐトランジスタ(Ｑ₄）から構成され
るＩＧＢＴ領域が存在する。即ち、図１の複合半導体装
置は、図２の等価回路で示すようにＩＧＢＴとサイリス
タをカソ−ド側で共通のｎチャネルMISFET(Ｍ₁）で接続
した複合装置とみなすことができる。

【００１９】以下、図１及び図２を用いて動作原理を述
べる。まず、複合半導体装置をターンオンさせるには、
カソード電極２に負の電位、アノード電極３に正の電位
を印加し、絶縁ゲート電極４にカソード電極２よりも正
に大きい電位を加える。これにより絶縁ゲート電極４の
下のｐ層１５の第１の層部分１５１表面に反転層（チャ
ネル）が形成され、ｎ₁+層１６とｎ₂+層１７とがｎ層１
３の第１の層部分131の反転層を介して接続され、所謂
ｎチャネルMISFET(Ｍ₁）がオンする。この結果、カソー
ド電極２からｎチャネルMISFET(Ｍ₁）を通して注入され
た電子（ＭＩＳ電流）がｎ層１３を通過してｐ₁+層１４
に流れ込み、ｎｐｎトランジスタ(Ｑ₁）が動作し、ｐ₁+
層１４よりホールがｎ層１３へ注入される。このホール
電流がｐ層１５へ流れ込むと、ｐ層１５の電位がもち上
がる（これはｐ層１５とｎ₂+層１７が極めて大きな抵抗
ｒｏで結ばれていると見なすことができる）。この電位
差がｐ層１５とｎ₂+層１７の拡散電位(シリコンでは室
温では約０.７Ｖ）を超えるとｎｐｎトランジスタ
(Ｑ₂）が動作し、ｎ₂+層１７から電子が直接にｎ層１３
に注入されるようになる。この結果、ｎｐｎトランジス
タ（Ｑ₁）と（Ｑ₂）からなるサイリスタが点弧し、複合
半導体装置がオン状態となる。尚、抵抗ｒ₂はｐ層１５
の第２の層部分１５２が高不純物濃度であるため十分に
小さく、ｎ₁+層１６，ｐ層１５の第２の層部分１５２，
ｎ層１３，ｐ₁+層１４からなる寄生サイリスタは極めて
オンしづらい。また、比較的高不純物濃度のｎ層１３の
第２の層部分１３２はｎｐｎトランジスタ（Ｑ₁）及び
（Ｑ₂）のホール注入効率を抑えるものであり、寄生サ
イリスタのラッチアップ防止やターンオフ時のテール電
流により生ずる損失を低減する目的で設けられたもので
ある。従って、その不純物濃度や厚みは、必要とされて
いる複合半導体装置の特性によって設定されるべきもの
であり、ホール注入効率を抑えるものなら他の手段を用
いてもよい。例えばｎ層１３の第２の層部分１３２が部
分的にアノード電極３に短絡している構造や、ｐ₁+層１
４とｎ層１３の接合近傍の第２の層部分１３２に少数キ
ャリアのライフタイムを下げる手段を備えてもよい。

【００２０】一方、ターンオフするには、絶縁ゲート電
極４の電位をカソード電極２と同電位にするか、或いは
カソード電極２の電位よりも負の電位にすることで、絶
縁ゲート電極４下のｐ層１５の第１の層部分１５１表面
の反転層が消滅し、ｎ₁+層１６からｎ₂+層１７への電子
注入が遮断されると同時に、ｎ₂+層１７からｎ層１３へ
の電子注入が遮断される。この結果、ｐ₁+層１４からの
ホール注入もなくなり、複合半導体装置はオフ状態にな
る。

【００２１】図１の複合半導体装置の定常オン状態での
カソード電極２側の電流流線シミュレーション結果を図
３に示す。ＩＧＢＴにサイリスタ領域を最良の形で付加
したことにより、図１５に示した従来のＩＧＢＴの電流
流線と比較して、カソード電極２からＭＩＳチャネルを
通って供給される電子がサイリスタ領域に十分に広がっ
て一様に流れるのが分かる。このためオン電圧が十分低
くできる。また、IGBT領域に位置するｐ層１５の第１の
層部分１５１とサイリスタ領域に位置するｐ-層１８と
が分離しているため、サイリスタ領域のｎ₂+層１７が部
分的にｎ層１３に接するようにしたことにより、一つの
ｎチャネルMISFET(Ｍ₁）でＭＩＳ電流とサイリスタ電流
を制御できる。即ち、サイリスタを点弧させるに必要な
ＭＩＳ電流がｎチャネルMISFET(Ｍ₁）のチャネル抵抗を
一つだけ通ればよく、また、サイリスタ部もチャネル抵
抗を一つだけしか通らないので、小さなＭＩＳＦＥＴ領
域（チャネル幅）で容易にサイリスタを点弧できる。Ｍ
ＩＳＦＥＴ領域（チャネル幅）を小さくできることは、
素子全体に占めるサイリスタ領域の面積を大きくできる
ことであり、オン電圧の十分な低減が可能となる。即
ち、高耐圧化または大電流化が容易に達成できることに
なる。更に、従来装置よりも絶縁ゲート電極の面積を格
段に小さくできるので、ゲートの充放電電流が小さくて
済み、スイッチング動作の高速化とゲート回路の小型化
が図れるという利点もある。

【００２２】また、図１の複合半導体装置は、絶縁ゲー
ト電極への電位の印加・除去によって容易にオン・オフ
することができ、ｎチャネルMISFET(Ｍ₁）の飽和特性を
利用しているので、サイリスタ動作であるにも係らず、
限流作用を持つという特徴がある。通常、図１の構造を
１つのセルとして、これを同一の半導体基体に数百から
数万個集積化して並列動作をさせるようにして製品化さ
れる。この時、限流作用を各セルがもっていると１つの
セルに電流が集中することなく、均一に各セルが電流を
分担するため、電流集中による半導体装置の破壊を防止
できる。即ち、従来装置よりも大きな電流を極めて簡略
化されたゲート回路で半導体装置を破壊することなくオ
ン・オフ制御できる利点がある。

【００２３】図４は、図１の実施例と同じ半導体装置の
単位セルの具体例を示す平面図及び断面鳥瞰図である。
図１と異なる部分のみを説明する。カソード電極２はｎ
₁+層１６，ｐ層１５の第２の層部分１５２とそれぞれオ
ーミック接触し、絶縁ゲート電極４及びｎ₂+層１７とは
それぞれ絶縁膜６によって電気的に絶縁されて、主表面
１１全面に設けられている。但し、図面では絶縁ゲート
電極の形状が分かり易いように、カソード電極２及び絶
縁膜６を部分的に除去して示してある。このようにする
ことによって、カソード電極２の微細な加工が不要であ
るばかりでなく、カソード電極２から各セルのｎ₁+層１
７及びｐ層１５の第２の層部分１５２までの電気抵抗を
小さくできる。また、半導体基体１からの放熱効率もよ
くなる効果がある。尚、本図に示す左右の絶縁ゲート電
極２は、独立のものではなく図示以外の個所で互いに接
続されているものである。

【００２４】図５は本発明の他の実施例を示す概略断面
図である。この複合半導体装置と図４のそれとの相違点
は、図の左側ではｎ₂+層１７がｐ- 層１８によって包囲
されていること、及びｐ層１５の第１の層部分１５１が
ｎ層１３の第１の層部分131によってｐ-層１８から離れ
ていることで、右側ではｐ-層１８とｐ層１５の第１の
層部分１５１とが接触するように形成したことでそれぞ
れ相違している。絶縁ゲート電極４のゲート長は左側に
配置されている部分４１が右側に配置されている部分４
２のそれより長く形成されている。この実施例の複合半
導体装置は、ｐ₁+層１４，ｎ層１３，ｐ層１５で構成さ
れるｐｎｐトランジスタ（Ｑ₁）と、ｎ層１３，ｐ層１
５，ｎ₂+層１７で構成されるｎｐｎトランジスタ
（Ｑ₂）からなるサイリスタを内蔵している。更に、絶
縁ゲート電極４の左側の部分４１，ｎ₁+層１６，ｐ層１
５，ｎ層１３から構成されるｎチャネルMISFET(Ｍ₁）
と、絶縁ゲート電極４の左側の部分４２，ｎ₁+層１６，
ｐ層１５，ｎ層１３，ｐ₁+層１４（Ｑ₃，Ｑ₄）からなる
ＩＧＢＴ領域と、左側の絶縁ゲート電極４，ｎ層１３，
ｐ- 層１８，ｎ₂+層１７で構成されるｎチャネルMISFET
(Ｍ₂）と、絶縁ゲート電極４の右側の部分４２，ｎ₁+層
１６，ｐ層１５の第１の層部分１５１，ｎ₂+層１７で構
成されるｎチャネルMISFET(Ｍ₃）を有している。即ち、
ＩＧＢＴとサイリスタを複合した半導体装置とみなせ
る。図６は図５の複合半導体装置の等価回路を示す。

【００２５】以下、図５及び図６を用いて動作原理を述
べる。まず、この複合半導体装置をターンオンさせるに
は、カソード電極２に負の電位、アノード電極３に正の
電位を印加し、絶縁ゲート電極４にカソード電極２より
も正に大きい電位を加える。これにより、カソード電極
２からｎチャネルMISFET(Ｍ₁）を通して注入された電子
（ＭＩＳ電流）がｎ層１３を通過し、ｐ₁+層１３に流れ
込むとｐｎｐトランジスタ(Ｑ₁）が動作し、ｐ₁+層１３
よりホールがｎ層１３に注入される。このホール電流が
ｐ-層１８へ流れ込むと、ｐ-層１８の抵抗ｒ₂の電圧降
下により、ｐ-層１８の電位が上昇する。ｐ-層１８の電
位がｐ-層１８とｎ₂+層１７との間の拡散電位を超える
と、ｎ₁+層１６からｎチャネルMISFET(Ｍ₃）を通してｎ
₂+層１７に流れ込んだ電子がｎｐｎトランジスタ(Ｑ₂）
の動作でｎ層１３に注入されるようになる。これと同時
にｎ₁+層１６からｎチャネルMISFET(Ｍ₁）とｎチャネル
MISFET(Ｍ₂）を通してｎ₂+層１７に流れ込んだ電子がｎ
ｐｎトランジスタ(Ｑ₂）の動作でｎ層１３に注入され
る。この結果、ｐ₁+層１４からのホール注入が更に増大
し、ｐｎｐトランジスタ（Ｑ₁）とｎｐｎトランジスタ
（Ｑ₂）からなるサイリスタが点弧し、複合半導体装置
がオン状態となる。尚、抵抗ｒ₂はｐ層１５の第２の層
部分１５２が高不純物濃度であるため十分に小さく、ｎ
₁+層１６，ｐ層１５の第２の層部分１５２，ｎ層１３，
ｐ₁+層１３からなる寄生サイリスタは極めてオンしづら
い。

【００２６】一方、ターンオフするには、絶縁ゲート電
極４の電位をカソード電極２と同電位にするか或いはカ
ソード電極２の電位よりも負の電位にすることで、ｎチ
ャネルMISFET(Ｍ₁），ｎチャネルMISFET(Ｍ₂），ｎチャ
ネルMISFET(Ｍ₃）がオフし、ｎ₁+層１６からｎ層１３へ
の電子電流と、ｎ₁+層１６からｎ₂+層１７への電子電流
が遮断され、ｎ₂+層１７からｎ層１３への電子注入が遮
断される。この結果、ｐ₁+層１４からのホール注入もな
くなり、複合半導体装置はオフ状態になる。

【００２７】この実施例の複合半導体装置は、サイリス
タを点弧させるに必要なＭＩＳ電流がｎチャネルMISFET
(Ｍ₁）のチャネル抵抗を一つだけ通ればよく、また、サ
イリスタの電子電流も少なくともｎチャネルMISFET
(Ｍ₃）のチャネル抵抗の一つを通ればよいので、小さな
ＭＩＳＦＥＴ領域（チャネル幅）で容易にサイリスタが
点弧し、その電圧降下は十分に小さくできる。ＭＩＳＦ
ＥＴ領域（チャネル幅）を小さくできることは、素子全
体に占めるサイリスタ領域の面積を大きくできることで
あり、オン電圧の十分な低減が可能となる。即ち、高耐
圧化、または大電流化が容易に達成できる。

【００２８】また、この実施例の複合半導体装置は、絶
縁ゲート電極４への電位の付与・除去によって容易にオ
ン・オフさせることができ、ｎチャネルMISFET(Ｍ₁）の
飽和特性を利用しているので、サイリスタ動作であるに
も係らず、限流作用を持っている。通常、図５の構造を
１つのセルとして、これを１個の半導体基体に数百から
数万個集積化し、並列動作させる。この時、限流作用を
各セルがもっているので１つのセルに電流が集中するこ
となく、均一に各セルが電流を分担するため、電流集中
による半導体装置の破壊を防止できる。即ち、従来装置
よりも大きな電流を極めて簡略化されたゲート回路で半
導体装置が破壊せずにオン・オフできる特長がある。

【００２９】この実施例は図１に示す複合半導体装置に
比較して耐圧の再現性が優れ、製造しやすいという利点
がある。即ち、図１の複合半導体装置ではｎ₂+層１７が
ｎ層１３の第１の層部分１３１に直接接触する部分があ
り、この部分の幅によって耐圧が左右される。例えば、
幅が狭くなると耐圧低下はないが、幅が広すぎると耐圧
が低下してしまう。従って、この幅を再現性よく形成し
なければならないという製造上の制約を受ける。これに
対し、図５に示す構造にするとｎ₂+層１７がｎ層１３の
第１の層部分１３１に直接接触する部分がなくなり、か
つ通常のセルフアライン技術によって実現できることか
ら図１のような問題は解消できる。

【００３０】図７は図５に示す複合半導体装置の変形例
を示す概略斜視断面図である。尚、（ｂ）は主表面１１
上から電極及び絶縁膜を除去した状態を示している。断
面は左右が反対になっているが図５と同一である。図５
との相違点は、絶縁ゲート電極４が一方向に沿って図５
の左側に示したゲート長の長い部分４１と右側に示した
ゲート長の短い部分４２とが交互に形成された形状とな
っていることにある。このように形成することによっ
て、サイリスタ領域が半導体基体全体で均等に動作しオ
ン電圧を低減できるという効果がある。即ち、図６の等
価回路から判るように、サイリスタ領域に流れる電流は
カソ−ド電極からｎチャネルMISFET(Ｍ₁）とｎチャネル
MISFET(Ｍ₂）を介する第１の通路と、ｎチャネルMISFET
(Ｍ₃）を介する第２の通路とが存在する。ＭＩＳＦＥＴ
のオン抵抗を考慮すると第２の通路が低抵抗のため、サ
イリスタ領域に流れる電流は主として第２の通路を通っ
て流れる。従って、サイリスタ領域の両側にゲート長の
長い部分４１とゲート長の短い部分４２とが均一に分布
する構成にすれば、サイリスタ領域全面が導通に寄与す
ることになり、オン電圧を低減できるのである。

【００３１】また、カソード電極２は絶縁膜７によって
絶縁ゲート電極４から電気的に絶縁されて主表面１１全
面に設けられている。但し、図では絶縁ゲート電極の形
状が判り易いように、カソ−ド電極２と絶縁膜７を部分
的に除去して示してある。このようにすることによっ
て、カソード電極２の微細な加工が不要であるばかりで
なく、カソード電極２から各セルのｎ₁+層１７及びｐ層
１５の第２の層部分152までの電気抵抗を小さくでき
る。また、半導体基体からの放熱効率もよくなる効果が
ある。この複合半導体装置は、断面では複雑な形状に見
えるが、図７から判るように平面的には極めて単純な形
状でよい。ｐ層１５の第１の層部分１５１とｐ- 層１８
をゲート・セルフアライメントに形成し、絶縁ゲート電
極４のゲート長の長い部分４１のゲート長ををｐ層１５
の第１の層部分１５１とｐ- 層１８の拡散深さの和より
も大きくに設定し、絶縁ゲート電極４のゲート長の短い
部分４２のゲート長をｐ層１５の第１の層部分１５１と
ｐ- 層１８の拡散深さの和以下（望ましくはｐ層１５の
第１の層部分１５１の拡散深さ以下）に設定すれば、絶
縁ゲート電極４のゲート長の長い部分４１の下にはｎチ
ャネルMISFET(Ｍ₁），（Ｍ₂)、そしてゲート長の短い部
分４２の下にはｎチャネルMISFET(Ｍ₃）がセルフアライ
メントで形成される。従って、この複合半導体装置は、
複雑な平面形状や特別な製造技術を用いずに容易に製作
できるのである。

【００３２】図８〜図１０は図７で示した複合半導体装
置の変形例を示す絶縁ゲート電極側の概略平面図であ
る。図８は絶縁ゲート電極４のゲート長の長い部分４１
と短い部分４２とを一方向に沿って交互に形成する場合
に、一方向とは直角方向に並設される複数個の絶縁ゲー
ト電極の隣接相互間においてゲート長の長い部分４１と
短い部分４２とが隣接するようにした場合を、図９はゲ
ート長の長い部分４１とゲート長の長い部分４１，短い
部分４２と短い部分４２がそれぞれ隣接するようにした
場合を、図１０は図９においてゲート長の長い部分４１
相互を接続した場合をそれぞれ示している。図８の構成
にすれば、ＩＧＢＴ領域が均一に分布するため、オンオ
フ動作を速くできる。図９の構成にすれば、ゲート長の
短い部分４２のｎチャネルMISFET(Ｍ₃）に隣接するサイ
リスタ領域が広く、絶縁ゲート電極４のゲート長の長い
部分４１のｎチャネルMISFET(Ｍ₁），(Ｍ₂）に隣接する
サイリスタ領域が狭くなっているため、サイリスタ領域
を有効に動作させることができ、オン電圧を低減でき
る。図１０の構成にすれば、図９と同様にオン電圧を低
減できる。これらの例はあくまでも一例にすぎず、他に
も種々の変形が考えられる。しかし、ゲート電極の面積
は小さい方がサイリスタ領域の面積を大きくできるので
オン電圧が低減でき、また、絶縁ゲート電極で形成され
るコンデンサの充放電電流も小さくできるので好まし
い。従って、複合半導体装置の点弧特性および消弧特性
を損なわない範囲で、絶縁ゲート電極の面積をできるだ
け小さくできる平面構造が望ましい。尚、図７〜図９に
示した絶縁ゲート電極は、それぞれが独立のものではな
く、図示以外の個所で互いに接続されているものであ
る。

【００３３】図１１は図７に示した複合半導体装置の変
形例を示す概略斜視図である。図７と異なる点のみを説
明する。ｎ₁+層１６，ｎ₂+層１７，ｐ層１５の第２の層
部分１５２及び絶縁ゲート電極４上に低抵抗層８を設け
て、各層の横方向抵抗を低減したものである。低抵抗層
８として、例えばチタンシリサイドを４００ｎｍ形成す
ると、そのシート抵抗は約０.５Ω／□ となる。これに
より、特にｎ₂+層１７の横方向抵抗が小さくなること
で、ｎ₁+層１６からｎチャネルMISFET(Ｍ₃）を通してｎ
₂+層１７に流れ込んだ電子がｎ₂+層１７全体に拡がりや
すくなる。この結果、ｐ₁+層１４，ｎ層１３，ｐ-層１
８で構成されるｐｎｐトランジスタ（Ｑ₁）と、ｎ層１
３，ｐ-層１８，ｎ₂+層１７で構成されるｎｐｎトラン
ジスタ（Ｑ₂）からなるサイリスタの動作がｎ₂+層１７
全面で一様に起きやすくなり、オン電圧の更なる低減が
可能となる。また、絶縁ゲート電極の横方向抵抗が小さ
くなることで、絶縁ゲート電極で形成されるコンデンサ
の充放電時間の短縮と、複合半導体装置内に分散して配
置されている複数のセルの動作の均一性が図られるの
で、スイッチング速度と破壊耐量が向上する効果があ
る。

【００３４】図１２は本発明の複合半導体装置を用いて
構成した電動機駆動用インバータ装置の一例を示す電気
回路図である。図において、Ｔ₁及びＴ₂は直流電源に接
続される一対の直流端子、Ｔ₃，Ｔ₄及びＴ₅は三相誘導
電動機に接続され交流側の相数と同数の交流端子、ＳＷ
₁₁，ＳＷ₁₂，ＳＷ₂₁，ＳＷ₂₂，ＳＷ₃₁，ＳＷ₃₂は２個ず
つ直列接続されて一対の直流端子Ｔ₁及びＴ₂間に三相
分並列接続された本発明の複合半導体装置である。２個
の複合半導体装置の直列接続点はそれぞれ交流端子
Ｔ₃，Ｔ₄及びＴ₅に接続されている。Ｄ₁₁，Ｄ₁₂，
Ｄ₂₁，Ｄ₂₂，Ｄ₃₁，Ｄ₃₂は各複合半導体装置に逆並列接
続されたフライホイールダイオード，ＳＢ₁₁，ＳＢ₁₂，
ＳＢ₂₁，ＳＢ₂₂，ＳＢ₃₁，ＳＢ₃₂はダイオ−ドと抵抗と
の並列回路にコンデンサを直列接続して構成されたスナ
バ回路で各複合半導体装置に並列接続されている。本発
明の複合半導体装置は、絶縁ゲート電極への電位の印加
・除去によって容易にオン・オフすることができ、従来
の例えばＧＴＯサイリスタのようにゲート電極によって
多量の電流を流し込んだり、引き出す必要がなく、ゲー
ト回路が極めて簡略化される特長がある。更に、内蔵さ
れたＭＩＳＦＥＴの飽和特性を利用しているので、サイ
リスタ動作であるにも拘らず限流作用をもたせることが
でき、大きな電流を低いオン電圧で素子破壊せずに高速
で制御できる特長がある。従って、例えばＧＴＯサイリ
スタを用いた場合に比べ、高周波化や易制御性によるイ
ンバータ装置の小型，軽量，低損失化および低雑音化等
が達成できる。また、例えばＩＧＢＴを用いた場合に比
べ、低オン電圧化によるインバータ装置の大容量化，低
損失化等が達成できる。

【００３５】

【発明の効果】本発明によれば、ＩＧＢＴにサイリスタ
領域を最良の形で付加したことにより、カソード電極か
らＭＩＳチャネルを通って供給される電子がサイリスタ
領域に十分に広がって流れるので、点孤特性を損なうこ
となく、オン電圧を十分低くできる。即ち、ＩＧＢＴの
ｐベース層とサイリスタ領域のｐベース層を分離して設
け、サイリスタ領域のｎエミッタ層が部分的にｎベース
層に接しているようにして、一つ（一直列）のMISFETだ
けを通ってＭＩＳ電流（電子）とサイリスタ電流（電
子）が流れるようにしたので、点弧が容易で低いオン電
圧（大電流化）が達成できる。また、ＩＧＢＴのｐベー
ス層とサイリスタ領域のｐベース層をゲート電極下で分
離された領域を部分的に設けることにより、ＭＩＳ電流
（電子）とサイリスタ電流（電子）が少なくとも部分的
には一つのMISFETのチャネル抵抗だけを通って流れるよ
うにしたので、点弧が容易で低いオン電圧が達成でき
る。従って、半導体装置を高耐圧化または大電流化でき
る効果がある。

【図面の簡単な説明】

【図１】本発明複合半導体装置の一実施例を示す概略断
面図である。

【図２】図１に示す複合半導体装置の等価回路図であ
る。

【図３】図１に示す複合半導体装置のオン状態での電流
流線図である。

【図４】図１に示す複合半導体装置の具体例を示す概略
平面図及び斜視断面図である。

【図５】本発明複合半導体装置の他の実施例を示す概略
断面図である。

【図６】図５に示す複合半導体装置の等価回路図であ
る。

【図７】図５に示す複合半導体装置の変形例を示す断面
斜視断面図である。

【図８】図７で示した複合半導体装置の一変形例を示す
絶縁ゲート電極側の概略平面図である。

【図９】図７で示した複合半導体装置の他の変形例を示
す絶縁ゲート電極側の概略平面図である。

【図１０】図７で示した複合半導体装置の更に他の変形
例を示す絶縁ゲート電極側の概略平面図である。

【図１１】図７に示した複合半導体装置の変形例を示す
概略斜視図である。

【図１２】本発明複合半導体装置を用いて構成した電動
機駆動用インバータ装置の概略回路図である。

【図１３】本発明の従来技術として示したＩＧＢＴの概
略断面図である。

【図１４】図１３に示すＩＧＢＴの等価回路図である。

【図１５】図１３に示すＩＧＢＴのオン状態での電流流
線図である。

【図１６】本発明の従来技術として示した絶縁ゲート電
極でサイリスタを制御するようにした半導体装置の概略
断面図である。

【図１７】図１６に示す半導体装置の等価回路図であ
る。

【符号の説明】

１…半導体基体、１１，１２…主表面、１３…ｎ層、１
４…ｐ₁+層、１５…ｐ層、１６…ｎ₁+層、１７…ｎ₂+
層、１８…ｐ- 層、２…カソード電極、３…アノード電
極、４…絶縁ゲート電極。

Claims

(57)【特許請求の範囲】

【請求項１】一対の主表面を有し、一方導電型の第１の
半導体層と、一方の主表面及び第１の半導体層とに隣接
し第１の半導体層より高不純物濃度を有する他方導電型
の第２の半導体層と、他方の主表面から第１の半導体層
内に延び第１の半導体層より高不純物濃度を有する他方
導電型の第３の半導体層と、他方の主表面から第３の半
導体層内に延び第３の半導体層より高不純物濃度を有す
る一方導電型の第４の半導体層と、他方の主表面から第
１の半導体層内に延び一部が第１の半導体層及び第３の
半導体層に接し第４の半導体層から離れ第３の半導体層
より高不純物濃度を有する一方導電型の第５の半導体層
と、第１の半導体層及び第５の半導体層との間に位置し
第３の半導体層から離れ第１の半導体層と第５の半導体
層との間の不純物濃度を有する他方導電型の第６の半導
体層とを有する半導体基体、半導体基体の一方の主表面において、第２の半導体層に
低抵抗接触する第１の主電極、半導体基体の他方の主表面において、第３の半導体層及
び第４の半導体層に低抵抗接触する第２の主電極、半導体基体の他方の主表面において、第４の半導体層と
第５の半導体層との間に露出する第３の半導体層表面に
絶縁膜を介して形成された制御電極を具備することを特
徴とする複合半導体装置。
【請求項２】請求項１において、第１の半導体層が第１
の層部分とそれより高不純物濃度を有し第２の半導体層
に隣接する第２の層部分とから構成され、第３の半導体
層が第１の半導体層の第１の層部分及び第５の半導体層
に隣接する第１の層部分とそれより高不純物濃度を有し
第２の主電極に接触する他方の主表面及び第４の半導体
層の制御電極から離れた個所に隣接する第２の層部分と
から構成されていることを特徴とする複合半導体装置。
【請求項３】一対の主表面を有し、一方導電型の第１の
半導体層と、一方の主表面及び第１の半導体層とに隣接
し第１の半導体層より高不純物濃度を有する他方導電型
の第２の半導体層と、他方の主表面から第１の半導体層
内に延び第１の半導体層より高不純物濃度を有する他方
導電型の第３の半導体層と、他方の主表面から第３の半
導体層内に延び第３の半導体層より高不純物濃度を有す
る一方導電型の第４の半導体層と、他方の主表面から第
１の半導体層内に延び第１の半導体層より高不純物濃度
を有する他方導電型の第５の半導体層と、他方の主表面
から第５の半導体層内に延び第５の半導体層より高不純
物濃度を有する一方導電型の第６の半導体層と、他方の
主表面から第５の半導体層内に延び第６の半導体層から
離れ第５の半導体層より高不純物濃度を有する一方導電
型の第７の半導体層とを有する半導体基体、半導体基体の一方の主表面において、第２の半導体層に
低抵抗接触する第１の主電極、半導体基体の他方の主表面において、第３の半導体層，
第４の半導体層，第５の半導体層及び第７の半導体層に
低抵抗接触する第２の主電極、半導体基体の他方の主表面において、第４の半導体層と
第６の半導体層との間に露出する第３の半導体層，第１
の半導体層及び第５の半導体層表面に絶縁膜を介して形
成された第１の制御電極、半導体基体の他方の主表面において、第６の半導体層と
第７の半導体層との間に露出する第５の半導体層表面に
絶縁膜を介して形成された第２の制御電極を具備するこ
とを特徴とする複合半導体装置。
【請求項４】請求項３において、第１の制御電極及び第
２の制御電極が半導体基体の他方の主表面の一方向に延
びていることを特徴とする複合半導体装置。
【請求項５】請求項３または４において、第１の制御電
極の一方向と直角方向の幅が第２の制御電極のそれより
長いことを特徴とする複合半導体装置。
【請求項６】一対の直流端子と、交流出力の相数と同数の交流端子と、一対の直流端子間に接続され、それぞれスイッチング素
子と逆極性のダイオードの並列回路を２個直列接続した
構成からなり、並列回路の相互接続点が異なる交流端子
に接続された交流出力の相数と同数のインバータ単位と
を具備し、スイッチング素子が一対の主表面を有し、一
方導電型の第１の半導体層と、一方の主表面及び第１の
半導体層とに隣接し第１の半導体層より高不純物濃度を
有する他方導電型の第２の半導体層と、他方の主表面か
ら第１の半導体層内に延び第１の半導体層より高不純物
濃度を有する他方導電型の第３の半導体層と、他方の主
表面から第３の半導体層内に延び第３の半導体層より高
不純物濃度を有する一方導電型の第４の半導体層と、他
方の主表面から第１の半導体層内に延び一部が第１の半
導体層及び第３の半導体層に接し第４の半導体層から離
れ第３の半導体層より高不純物濃度を有する一方導電型
の第５の半導体層と、第１の半導体層及び第５の半導体
層との間に位置し第３の半導体層から離れ第１の半導体
層と第５の半導体層との間の不純物濃度を有する他方導
電型の第６の半導体層とを有する半導体基体、半導体基体の一方の主表面において、第２の半導体層に
低抵抗接触する第１の主電極、半導体基体の他方の主表面において、第３の半導体層及
び第４の半導体層に低抵抗接触する第２の主電極、半導体基体の他方の主表面において、第４の半導体層と
第５の半導体層との間に露出する第３の半導体層表面に
絶縁膜を介して形成された制御電極を具備することを特
徴とする電力変換装置。
【請求項７】一対の直流端子と、交流出力の相数と同数の交流端子と、一対の直流端子間に接続され、それぞれスイッチング素
子と逆極性のダイオードの並列回路を２個直列接続した
構成からなり、並列回路の相互接続点が異なる交流端子
に接続された交流出力の相数と同数のインバータ単位と
を具備し、スイッチング素子が一対の主表面を有し、一
方導電型の第１の半導体層と、一方の主表面及び第１の
半導体層とに隣接し第１の半導体層より高不純物濃度を
有する他方導電型の第２の半導体層と、他方の主表面か
ら第１の半導体層内に延び第１の半導体層より高不純物
濃度を有する他方導電型の第３の半導体層と、他方の主
表面から第３の半導体層内に延び第３の半導体層より高
不純物濃度を有する一方導電型の第４の半導体層と、他
方の主表面から第１の半導体層内に延び第１の半導体層
より高不純物濃度を有する他方導電型の第５の半導体層
と、他方の主表面から第５の半導体層内に延び第５の半
導体層より高不純物濃度を有する一方導電型の第６の半
導体層と、他方の主表面から第５の半導体層内に延び第
６の半導体層から離れ第５の半導体層より高不純物濃度
を有する一方導電型の第７の半導体層とを有する半導体
基体、半導体基体の一方の主表面において、第２の半導体層に
低抵抗接触する第１の主電極、半導体基体の他方の主表面において、第３の半導体層，
第４の半導体層，第５の半導体層及び第７の半導体層に
低抵抗接触する第２の主電極、半導体基体の他方の主表面において、第４の半導体層と
第６の半導体層との間に露出する第３の半導体層，第１
の半導体層及び第５の半導体層表面に絶縁膜を介して形
成された第１の制御電極、半導体基体の他方の主表面において、第６の半導体層と
第７の半導体層との間に露出する第５の半導体層表面に
絶縁膜を介して形成された第２の制御電極を具備するこ
とを特徴とする電力変換装置。