JP2777990B2

JP2777990B2 - 自己消弧形サイリスタ

Info

Publication number: JP2777990B2
Application number: JP1195746A
Authority: JP
Inventors: 義信大坪
Original assignee: Toyo Denki Seizo KK
Current assignee: Toyo Denki Seizo KK
Priority date: 1989-07-28
Filing date: 1989-07-28
Publication date: 1998-07-23
Anticipated expiration: 2013-07-23
Also published as: JPH0360160A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は電力用半導体デバイスに関し、特にスイッチ
ング動作時のゲートアバランシェ損失を低減化するため
の所定のアバランシェ領域をゲート領域に具備すること
を特徴とするスイッチング損失の改善された自己消弧形
サイリスタに関する。

〔従来の技術〕

電力用半導体デバイスの中には自己消弧可能なサイリ
スタ、即ちゲートターンオフサイリスタ（GTO）或いは
静電誘導サイリスタ（SIサイリスタ）等が存在するが、
ここではこのような自己消弧形サイリスタの中から、SI
サイリスタを例として従来例を説明する。即ち、第６図
（ａ），（ｂ）及び（ｃ）は、従来例としての埋め込み
ゲート型SIサイリスタのそれぞれ部分平面図、第６図
（ａ）のＸ−Ｘ′線に沿う断面構造図及び第６図（ａ）
のＹ−Ｙ′線に沿う断面構造図を模式的に図示してい
る。各部を説明すると以下の通りである。即ち、第６図
（ａ），（ｂ）及び（ｃ）において、２は高抵抗半導体
基板であって空乏層が広がってSIサイリスタの耐圧を実
現し、キャリアの走行時のドリフト層ともなる領域であ
る。３はp⁺アノード領域、４及び41はp⁺ゲート領域であ
り、第６図（ｃ）１から明らかなようにp⁺ゲート41は結
晶基板中に埋め込まれて形成されている。５はn^-もしく
はｎ型のエピタキシャル層であって、ゲート領域４とn⁺
カソード領域６との間に形成されている。この領域５中
には空乏層が広がることでゲート・カソード間の耐圧が
実現されることになる。７はアノード電極８はゲート電
極、９はカソード電極である。

第６図（ａ），（ｂ）及び（ｃ）に図示された従来の
埋め込みゲート型SIサイリスタでは、p⁺埋め込みゲート
41の間のチャネル領域40に電位障壁を発生させ、カソー
ド領域６からの電子注入を制御し、このチャネル中の電
位障壁の高さを引き下げることで、カソードからの電子
の注入量が増大し、ターンオン状態に移行する。このSI
サイリスタをターンオフさせる場合には、ゲートに零を
含む逆バイアスを印加することで、電位障壁の高さを高
くし、従って、カソード領域６からの電子の注入を阻止
し、同時にアノード領域３の前面における正孔に対する
電位障壁の高さも回復することからp⁺アノード領域３か
らの正孔の注入も阻止され、最終的にゲート・ターン・
オフが行なわれることになる。ゲート電位が零バイアス
の状態、即ち、ゲートカソード間が短絡されている状態
においてもチャネル40中に充分高い電位障壁の高さが発
生してアノード・カソード間順方向印加電圧が阻止され
ている時、このSIサイリスタはノーマリ・オフ型と呼ば
れる。一方で、ゲート逆バイアス電圧の印加によって順
方向電圧が阻止され、ゲート電圧が零の時にはSIサイリ
スタがオン状態か或いは比較的低い電圧の阻止状態にあ
るものはノーマリ・オン型と呼ばれる。このようにSIサ
イリスタはノーマリ・オン型にもノーマリ・オフ型にも
設計することができる。また、第６図（ａ），（ｂ）及
び（ｃ）ではゲート構造は埋め込みゲート型となってい
るが平面プレーナゲート型、或いは切り込みゲート型、
ショットキーゲート型等として形成することも可能であ
る。

しかるに、第６図（ａ），（ｂ）及び（ｃ）におい
て、ゲート領域４もしくは41とカソード領域６との間の
ｎもしくはn^-領域５の厚さL2は素子内で、同じ厚さの寸
法を維持して広がっている。そして、ゲート・カソード
間の降伏（プレークダウン）電圧（V_GBD）が素子内で一
様になるように設計されている。すなわち、ｎもしくは
n^-領域５は同じ厚さL2でしかも均一な不純物密度分布を
もって形成されることでブレークダウン電圧も一様に設
計されているわけである。このようなゲートカソード間
の寸法とその領域の不純物密度を一様に均一にしようと
することは、埋め込みゲート型に限らず、平面ゲート型
等においても同様に行なわれていることである。

第６図に模式的断面構造図を図示した1200V−300A級
の埋め込みゲート型SIサイリスタについてアノード電圧
V_AK＝600（Ｖ）、アノード電流I_A＝160（Ａ）のスイッ
チング条件にてターンオフさせた時の電流波形の一例を
第７図に図示する。即ち、第７図においてアノード電流
I_A＝160（Ａ）がスイッチオフされ、V_AK＝600（Ｖ）が
回復し、同時にゲート電流I_Gがピーク時において100A以
上導通し、同時にゲートの逆回復時においてゲート回路
内のインダクタンス成分L_Gにもとづく逆起電力（ここでi_Gはゲート回路内のゲート電流成分であり、はその時間変化である）によって−60V以上の逆方向の
スパイク電圧V_Sが発生している様子がわかる。ターン・
オフ動作において、アノード電流I_Aが急減するターン・
オフ・フォール（下降）過程ではゲート電流I_Gがピーク
レベルから急減する過程に入り、ゲート・カソード間に
はスパイク電圧V_Sが発生する。スパイク電圧V_Sの値がゲ
ート・カソード間の降伏（ブレークダウン）電圧
（V_GBD）に達するとアバランシェ降伏が起こる。従っ
て、このアバランシェ降伏の発生による電圧スパイクの
抑制されたピーク値及びアバランシェ降伏電流によっ
て、アバランシェ降伏に伴うアバランシェ損失がゲート
カソード近傍において発生することになる。このアバラ
ンシェ損失による素子破壊を抑制するために通常、サイ
リスタのゲート・カソード電極間に素子と並列にツェナ
ーダイオードを接続している。第８図はSIサイリスタに
対してツェナーダイオードを並列にゲート・カソード間
に接続した回路図である。第８図においてZ_Dはツェナー
ダイオード、Ｄはダイオードである。アバランシェ損失
をこのツェナーダイオードで分担させるようにしている
わけである。第８図の回路における損失の例では100kHz
の動作時、SIサイリスタの素子損失329Wに対し、素子損
失の中のゲート損失は23W、ツェナーダイオードの損失
は45Wであった。ゲートとカソード間の損失の66％（45/
23＋45）がツェナーダイオードで発生している。

しかるに、このようにツェナーダイオードをゲートカ
ソード間に接続するとサイリスタの周辺回路が複雑にな
るという問題点がある。しかも、大容量のサイリスタに
対しては、大容量のツェナーダイオードを接続する必要
があるが、大容量のツェナーダイオードは入手困難であ
り、従って小容量のツェナーダイオードを多数並列使用
することからさらに回路が複雑となるという問題点があ
った。また外部にツェナーダイオードを接続しないスイ
ッチングを行なった波形としての第６図より明らかなよ
うに、ターンオフ時の損失はターンオフに伴うアノード
損失とゲート損失に分担され、いずれもターンオフのフ
ォール（下降）過程において最も高い損失値を示してい
る。即ち、アノード損失はアノード電流I_Aとアノード電
圧V_AKのスイッチング過程に伴う損失であり、ゲート損
失はゲート電流I_Gとゲート電圧変化V_GKに伴う損失であ
る。これらの損失はスイッチング周波数が高くなると、
素子の温度を上昇させ、接合温度の上層によって素子が
充分に冷却されないまま次のスイッチイング動作が起こ
ることになり素子破壊の要因ともなっている。

〔発明が解決しよとする課題〕

本発明の目的の１つは、ゲート・カソード間のアバラ
ンシェ降伏（ブレークダウン）に伴うゲート損失の抑制
化された自己消弧形サイリスタを提供することである。

さらに具体的に本発明の目的の１つは、主サイリスタ
と並列に積極的にゲートアバランシェ動作を行なう領域
（ダイオード部）を設定し、主サイリスタのゲート・カ
ソード間のアバランシェ降伏に伴うゲートアバランシェ
損失をこの新たに設定されたアバランシェ動作領域（ダ
イオード部）で分担させ、損失の発生場所を分担させる
ことで主サイリスタのスイッチング損失が低減され、高
周波のスイッチングの行なえる自己消弧形サイリスタを
提供することである。

〔課題を解決するための手段〕

その手段は、（１）請求項１第１の導電形のゲート領域と第２の導電形のカソード
領域との間に厚さがL2の第２の導電形で領域を具備し、
かつゲート領域に接続されたゲート電極には、ゲート引
出し電極が、またカソード領域に接続されたカソード電
極には、カソード引出し電極が接続された主サイリスタ
部及びカソード領域とアノード領域の間に厚さがL4の第
２導電形領域を有するダイオード部が前記サイリスタ部
のカソード領域とゲート部との間に並列配置された構造
を有する自己消弧形サイリスタにおいて、前記ダイオー
ド部の第２導電形領域の厚さがL4の領域に相対するカソ
ード領域に、一部カソード領域が除かれたカソード短絡
構造を有することを特徴とする自己消弧形サイリスタで
ある。

（２）請求項２前記第２導電形領域の厚さと相対するカソード領域の
厚さの和において、サイリスタ部の第２導電形領域の厚
さL2とカソード領域の厚さL3との和（L2＋L3）がダイオ
ード部の第２導電形領域の厚さL4とカソード領域の厚さ
L5との和（L4＋L5）よりも小さいことを特徴とする請求
項１記載の自己消弧形サイリスタである。

〔作用〕

本発明による自己消弧形サイリスタではゲートアバラ
ンシェ降伏に伴う損失を主サイリスタ部のゲート・カソ
ード間の損失から分離させ、新たに設定したゲートアバ
ランシェ領域（ダイオード部）において分担させるべ
く、このゲートアバランシェ領域を主サイリスタに並列
に設定し、しかもゲートアバランシェ領域のアバランシ
ェ降伏電圧を主サイリスタのゲート・カソード間の降伏
電圧よりも低く設計している。このような構成とするこ
とでターンオフスイッチング動作に伴うゲート・カソー
ド間電流は大部分は主サイリスタのゲート領域からゲー
トアバランシェ領域を通して流出し、主サイリスタ領域
のゲート損失を低減化させている。従って、主サイリス
タ部分の損失が低下し、温度上昇も抑制させるため、よ
り高い周波数でのスイッチングも行なえるようになって
いる。外部から観測されるターンオフに伴うスイッチン
グ波形は第７図と同様である。即ち、外部から見たスイ
ッチング波形の様子としては、変化はないがゲート電圧
波形のスパイク電圧は、新たに設定したゲートアバラン
シェ領域（ダイオード部）のアバランシェブレークダウ
ン電圧に等しくなり、一方、ゲート電流波形は、主サイ
リスタとダイオード部の両方を流れるゲート電流の和と
して観測され、しかもこのゲートスパイクによる損失の
大部分はゲートアバランシェ領域によるものである。

上記構造において、アバランシェ動作領域（ダイオー
ド部）を含む寄生サイリスタ領域が形成されることを防
止し、アバランシェ動作領域のトリガ防止も配慮された
構造としている。具体的には、例えば、アバランシェ動
作領域（ダイオード部）ではカソード短絡構造を導入
し、即ち、ダイオード部のカソード領域の一部分を除去
してｎもしくはｎ−層が直接ダイオード部のカソード電
極に接触した構成として、カソード領域からの電子の注
入量を抑制し、寄生サイリスタ動作を抑制している。或
いは、ダイオード部を含む寄生サイリスタ領域としての
アノード領域をｐ型からｎ型と変換し、サイリスタ動作
を抑制させている。以上のようなアバランシェ動作領域
の寄生サイリスタ動作を抑制する構成とすることでアバ
ランシェ動作領域におけるdv/dt耐量も向上することに
なる。

〔実施例〕

第１図は本発明による実施例としての自己消弧形サイ
リスタの模式的断面構造図である。第１図は埋め込みゲ
ート形SIサイリスタのゲート・カソード間に並列にゲー
トアバランシェ領域（ダイオード部）を設けた構造とな
っている。ここで各部分を説明する。第１図において、
２は高抵抗半導体基板であり、空乏層が広がることでゲ
ートアノード間耐圧を実現している領域である。３はｐ
形アノード領域であり、４はp⁺ゲート領域であり、41及
び42も同様にp⁺ゲート領域４と同一領域として形成され
ている。41は結晶中に埋め込まれた構造として図示され
ている。５はp⁺ゲート領域（4,41）とn⁺カソード領域６
との間のｎもしくはn^-層であり、主サイリスタ部分のゲ
ート・カソード間耐圧を確保するための領域として形成
されている。７はアノード電極、８はゲート電極、９は
カソード電極である。以上の説明により、埋め込みゲー
ト型SIサイリスタ構造を一例とするサイリスタ構造が形
成されているが、第１図を参照すると明らかなように本
発明による実施例では、さらに主サイリスタのゲートカ
ソード領域に並列な新たなアバランシェ動作領域（ダイ
オード領域）が形成されている。即ちp⁺領域42をアノー
ド領域、ｎもしくはn⁺領域61をカソード領域として、ｎ
もしくはn^-領域５を中間層として形成されるｐ＋nn⁺も
しくはp⁺n^-nもしくはp⁺n構造のアバランシェダイオード
が配設されている。p⁺領域42は主サイリスタのp⁺ゲート
領域４もしくは41と電気的に共通とされており、一方n⁺
領域61は主サイリスタのn⁺カソード領域６と電気的に共
通となされている。しかるにダイオード部においてはｎ
もしくはn^-層５の厚さL4は主サイリスタ部のｎもしくは
n^-層５の厚さL2に比べて短く設計（L4＜L2）されてお
り、ダイオード部のn⁺カソード領域61の厚さL5は主サイ
リスタ部のn⁺カソード領域６の厚さL3に比べて深く形成
されている。さらにダイオード部のカソード領域61は一
部分が拡散されておらず、カソード電極９と接触する領
域はn⁺カソード領域61とｎもしくはn^-層５との両方の領
域であり、カソード短絡構造となされている。

第１図に図示した、本発明による実施例として自己消
弧形サイリスタにおいては、カソードのセグメント毎
に、カソードのセグメント内においてアバランシェ動作
領域を配設するものであり、アバランシェ損失の比較的
少ない場合及び圧接構造として素子を実装する場合にお
いて適した構造である。第１図に図示したSIサイリスタ
のターンオフ時に発生するゲートアバランシェ電流は主
として主サイリスタのゲート（4,41）及びカソード領域
６間を流れるのではなく、ゲート・カソード間に並列に
構成されたアバランシェ動作領域としてのダイオード部
のp⁺アノード領域42及びn⁺カソード領域61間を流れるわ
けである。従って、アバランシェ損失は上記のダイオー
ド部においての損失であって、主サイリスタ領域におい
ての損失は低減化されるわけである。

第１図において、ダイオード部のアバランシェ降伏電
圧V_GBDAを主サイリスタのアバランシェ降伏電圧V_GBDに
比べて低く設計する手段としては、（ｉ）L5＞L3とする
こと、（ii）L4＞L2とすること、の他に（iii）p⁺（4
2）（５）n⁺（61）間のダイオードのアバランシェ臨界
電界強度をp⁺（4,41）ｎ（５）n⁺（６）間のダイオード
のアバランシェ臨界電界強度に比べて低く設定するため
にダイオード部におけるp⁺領域42、或いはｎ領域５或い
はｎ領域61の不純物密度を、それぞれ対応する主サイリ
スタ部のp⁺ゲート領域（4,41）、或いはｎ領域５、或い
はn⁺領域６の不純物密度に比べて高く選定することによ
っても得ることができる。

さらに、第１図においては、ダイオード部の下側とし
ての対応するアノード面近傍にｎ型領域30を設ける等の
工夫を施すことによって、n⁺（61）p⁺（42）n^-（２）ｐ
（３）からなる寄生サイリスタがラッチングアップする
のを防止することもできる。前述のカソード領域61にお
けるカソード短絡構造と同様であって、ダイオード部に
おけるdv/dt耐量を上昇させる構造となっている。

第２図は本発明による別の実施例としての自己消弧形
サイリスタの模式的断面構造図を図示している。第２図
において、主サイリスタ部は第１図に図示した構造と同
様に埋め込みゲート形SIサイリスタとして形成されてお
り、同一の領域は同一の参照番号を付して説明は特に省
略する。またダイオード部においても第１図と同様の領
域については同一の参照番号を付して説明は省略する。
第２図に図示した構造上の特徴はアバランシェ動作領域
となるダイオード部をSIサイリスタのカソードセグメン
トとは別個に設置している点である。主サイリスタ部に
おけるアバランシェ損失が大きく、バイパスとしての動
作をするダイオード部を所定の面積分必要となるような
場合において適した構造であって、或いはまた実装とし
て圧接構造を適用する場合に適した構造である。

アバランシェ動作領域の寸法、及び不純物密度の設
定、dv/dt耐量を向上させるためのカソード短絡構造の
導入、ｎ型アノードショート構造の導入等についても第
１図に図示した実施例と同様に行なうことができる。

第３図は本発明によるさらに別の実施例としての自己
消弧形サイリスタの模式的断面構造図である。第３図に
おいては、主サイリスタ部及びアバランシェ動作領域と
してのダイオード部における各部分の参照番号は、第１
図及び第２図の実施例と同様に対応する部分は同一の参
照番号を付して図示している。第３図において、p⁺領域
12はp⁺埋め込み層（4,42）へのコンタクト拡散領域であ
り、ゲート電極８を平面ゲート電極形状として形成する
ことが可能となっている13はSiO2膜等の絶縁層である。
９はカソード電極であるが、第３図を参照すると明らか
なようにカソード電極の下に主サイリスタのカソード領
域６とアバランシェ領域としてのカソード領域61が形成
されている。即ち、アバランシェ動作領域を例えばカソ
ード電極９のボンディングパッド領域の下側に設置する
構造となっており、面積も有効に利用することができ、
かつdv/dt耐量も改善されるという特徴がある。第３図
におけるアバランシェ動作領域としてのダイオード部の
各部の寸法、不純物密度及び構造的特徴については第１
図及び第２図における構造と同様に選定されている。

第４図は本発明によるさらに別の実施例としての自己
消弧形サイリスタの模式的断面構造図である。第４図
（ａ）は部分平面図であり、カソード電極９、ゲート電
極８のパターンが図示されている。第４図（ｂ）は第４
図（ａ）の部分平面図においてＸ−Ｘ′線に沿う断面構
造図である。第４図（ｃ）は第４図（ａ）の部分平面図
においてＹ−Ｙ′線に沿う断面構造図である。第４図
（ｃ）に本実施例における構造的特徴が現れている。即
ち、埋め込みゲート形SIサイリスタのゲート・カソード
間に並列にアバランシェ領域としてのダイオード部を形
成しているが、ダイオード部のｎもしくはｎ−層５の厚
さL4はエッチングにより削り取られており、主サイリス
タ部の対応する厚さL2に比べ薄くなされている。さらに
またカソード電極９をボンディングパッドとして形成し
ているが、このカソードボンディングパッドの下側に主
サイリスタ部とダイオード部分が隣接して近接して設置
されている構造となっいる。従って、面積の有効利用を
計ることができ、かつdv/dt耐量の高い構造となってい
る。各構成部分については基本的には第１図と同様であ
るため、同一の参照番号を付している。

ゲート引出し電極（Ｇ）に対してダイオード部を主サ
イリスタ部によりも遠い位置に配置することを特徴とす
る。

第５図は、カソードセグメント（９）角度ピッチθで
放射状に配置し、中心部にゲート引出し電極を設けたセ
ンターゲート構造にさらに最外周にダイオード部を配置
した構造を示す。そして主サイリスタ部とダイオード部
のカソード電極（９）には共通のカソード引出し電極
（Ｋ）が圧接される。

一方センターゲートの圧接形SIサイリスタはターン・
オフ・フォール過程にゲート・カソード間に発生するス
パイク電圧V_Sは、ゲート引出し電極近くよりも、外周の
方がたとえば３〜７％高いことが観測される。このこと
は、ゲート引出し電極（Ｇ）と、カソード引出し電極
（Ｋ）の間のインダクタンスは外周の方が高いことによ
ると考えられる。このことから、ゲートアバランシェ動
作を行なうダイオード部をスパイク電圧V_Sが大きい最外
周に配置することにより、主サイリスタ部でのゲートア
バランシェ動作の抑制に有効といえる。

以上、本発明による実施例について、説明したが、本
発明は第１図乃至第５図に図示した実施例に限られるも
のでなく平面ゲート構造のSIサイリスタに適用しても良
く、またゲート・ターン・オフ（GTO）サイリスタ、埋
め込みゲートGTO、MOS制御サイリスタ（MOS−Controlle
d Thyristor）、ダブルゲートサイリスタ等の他の自己
消弧形電力用半導体デバイスに適用してもよいことはも
ちろんである。

以下本発明による実施態様を述べる。即ち、本発明
は、第１の導電形のゲート領域（４）と第２の導電形の
カソード領域（６）との間に第２の導電形で厚さがL2の
領域（５）を具備し、かつゲート領域（４）に接続され
たゲート電極（８）には、ゲート引出し電極（Ｇ）が、
またカソード領域（６）に接続されたカソード（９）に
は、カソード引出し電極（Ｋ）が接続された主サイリス
タ部とカソード領域（61），アノード領域（42）を有す
るダイオード部が前記サイリスタのカソード領域（６）
とゲート部（４）との間に並列配置される構造を有する
自己消弧形サイリスタであって、前記ダイオード部にお
いて、領域（５）の厚さがL4の領域に相対するカソード
領域（61）に、一部カソード領域（61）が除かれたカソ
ード短絡構造を有することを特徴とする自己消弧形サイ
リスタであり、さらにまた前記領域（５）の厚さと相対
するカソード領域（6,61）の厚さの和において、領域
（５）の厚さL2とカソード領域（６）の厚さL3との和
（L2＋L3）が領域（５）の厚さL4とカソード領域（61）
の厚さL5との和（L4＋L5）よりも小さいことを特徴とす
る自己消弧形サイリスタであってもよく、さらにまた前
記ダイオード部とゲート引出し電極（Ｇ）の間に、前記
主サイリスタ部が配置されることを特徴とする自己消弧
形サイリスタに関するものである。

〔発明の効果〕

ゲート・カソード間にアバランシェ電圧以上の逆電圧
が印加されて使用されるようなゲートアバランシェ形素
子において、サイリスタのオン電流が流れる主サイリス
タ領域と並列に新たにアバランシェ領域を設けることに
より、この領域ではオン電流は流れないが、ターンオフ
時のアバランシェ電流が相対的に主サイリスタ部のゲー
トカソード間よりも多く流れることから、スイッチング
動作時のゲートアバランシェ損失はアバランシェ領域で
発生し、従ってサイリスタの損失がその分だけ低減化さ
れ、より高い周波数においてスイッチング動作の行なえ
る自己消弧形サイリスタが実現されるという利点が存在
する。

【図面の簡単な説明】

第１図は本発明による実施例として自己消弧形サイリス
タの模式的断面構造図を示し、第２図は本発明による別の実施例として自己消弧形サイ
リスタの模式的断面構造図を示し、第３図は本発明によるさらに別の実施例として自己消弧
形サイリスタの模式的断面構造図を示し、第４図は本発明によるさらに別の実施例であり、（ａ）
は部分平面図、（ｂ）及び（ｃ）は模式的断面構造図を
示している。第５図は本発明の実施例としての放射状パターンの配置
図である。第６図は従来例としての埋め込みゲート型SIサイリスタ
の（ａ）は部分平面図、（ｂ）及び（ｃ）は模式的断面
構造図である。第７図は1200V−300A級のSIサイリスタの600V,160Aのス
イッチング条件におけるターン・オフスイッチング波形
例である。第８図はSIサイリスタのゲート・カソード間にダイオー
ドＤ、ツェナーダイオードZ_Dを接続した回路図である。２……n^-高抵抗半導体基板３……アノード領域 4,41……ゲート領域５……n/n^-層６……カソード領域７……アノード電極８……ゲート電極９……カソード電極 12……コンタクト拡散領域 13……絶縁層 30……ｎ形アノードショート領域 40……チャネル領域 42……（アバランシェ動作領域としての）ダイオード部
のアノード領域 61……（アバランシェ動作領域としての）ダイオード部
のカソード領域

Claims

(57)【特許請求の範囲】

【請求項１】第１の導電形のゲート領域と第２の導電形
のカソード領域との間に厚さがL2の第２の導電形で領域
を具備し、かつゲート領域に接続されたゲート電極に
は、ゲート引出し電極が、またカソード領域に接続され
たカソード電極には、カソード引出し電極が接続された
主サイリスタ部及びカソード領域とアノード領域の間に
厚さがL4の第２導電形領域を有するダイオード部が前記
サイリスタ部のカソード領域とゲート部との間に並列配
置された構造を有する自己消弧形サイリスタにおいて、
前記ダイオード部の第２導電形領域の厚さがL4の領域に
相対するカソード領域に、一部カソード領域が除かれた
カソード短絡構造を有することを特徴とする自己消弧形
サイリスタ。
【請求項２】前記第２導電形領域の厚さと相対するカソ
ード領域の厚さの和において、サイリスタ部の第２導電
形領域の厚さL2とカソード領域の厚さL3との和（L2＋L
3）がダイオード部の第２導電形領域の厚さL4とカソー
ド領域の厚さL5との和（L4＋L5）よりも小さいことを特
徴とする請求項１記載の自己消弧形サイリスタ。