JPH0360160A - 自己消弧形サイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電力用半導体デバイスに関し、特にスイッチン
グ動作時のゲートアバランシェ損失を低減化するための
所定のアバランシェ領域をゲート領域に具備することを
特徴とするスイッチング損失の改善された自己消弧形サ
イリスタに関する。

〔従来の技術〕

電力用半導体デバイスの中には自己消弧可能なサイリス
タ、即ちゲートターンオフサイリスタ（ＧＴＯ）或いは
静電誘導サイリスタ（Ｓｌサイリスタ）等が存在するが
、ここではこのような自己消弧形サイリスタの中から、
Ｓｌサイリスタを例として従来例を説明する。即ち、第
６図（ａ）、　（ｂ）及び（Ｃ）は、従来例としての埋
め込みゲート型Ｓｌサイリスタのそれぞれ部分平面図、
第６図（ａ）のＸ一Ｘ′線に沿う断面構造図及び第６図
（ａ）のＹ−Ｙ　’線に沿う断面構造図を模式的に図示
している。各部を説明すると以下の通りである。即ち、
第６図（ａ）、　（ｂ）及び（Ｃ）において、２は高抵
抗半導体基板であって空乏層が広がってＳｌサイリスタ
の耐圧を実現し、キャリアの走行時のドリフト層ともな
る領域である。３はｐ゛アノード領域４及び４１はｐ゛
ゲー　９Ｍ域であり、第６図（Ｃ）１から明らかなよう
にｐ″−ゲート４１は結晶基板中に埋め込まれて形成さ
れている。５はｎ−もしくはｎ型のエピタキシャル層で
あって、ゲート領域４とｎ＋カソード領域６との間に形
成されている。この領域５中には空乏層が広がることで
ゲート・カソード間の耐圧が実現されることになる。７
はアノード電極、８はゲート電極、９はカソード電極で
ある第６図（ａ）、　（ｂ）及び（Ｃ）に図示された従
来の埋め込みゲート型Ｓｌサイリスタでは、ｐ４埋め込
みゲート４１の間のチャネル領域４０に電位障壁を発生
させ、カソード領域６からの電子注入を制御し、このチ
ャネル中の電位障壁の高さを引き下げることで、カソー
ドからの電子の注入量が増大し、ターンオン状態に移行
する。このＳｌサイリスタをターンオフさせる場合には
、ゲートに零を含む逆バイアスを印加することで、電位
障壁の高さを高くし、従って、カソード領域６からの電
子の注入を阻止し、同時にアノード領域３の前面におけ
る正孔に対する電位障壁の高さも回復することからｐ゛
アノード領域３からの正孔の注入も阻止され、最終的に
ゲート・ターン・オフが行なわれることになる。ゲート
電位が零バイアスの状態、即ち、ゲートカソード間が短
絡されている状態においてもチャネル４０中に充分高い
電位障壁の高さが発生してアノード・カソード間順方向
印加電圧が阻止されている時、この３１サイリスタはノ
ーマリ・オフ型と呼ばれる。一方で、ゲート逆バイアス
電圧の印加によって順方向電圧が阻止され、ゲート電圧
が零の時にはＳｌサイリスタがオン状態か或いは比較的
低い電圧の阻止状態にあるものはノーマリ・オン型と呼
ばれる。このようにＳｌサイリスタはノーマリ・オン型
にもノーマリ・オフ型にも設計するとかできる。また、
第６図（ａ）、　（ｂ）及び（Ｃ）ではゲート構造は埋
め込みゲート型となっているが、平面プレーナゲート型
、或いは切り込みゲート型、ショットキーにゲート型等
として形成することも可能である。

しかるに、第６図（ａ）、　（ｂ）及び（Ｃ）において
、ゲート領域４もしくは４１とカソード領域６との間の
ｎもしくはｎ−領域５の厚さＬ２は素子内で、同じ厚さ
の寸法を維持して広がっている。そして、ゲート・カソ
ード間の降伏（ブレークダウン）電圧（Ｖｅｌｌｏ　）
が素子内で一様になるように設計されている。すなわち
、ｎもしくはｎ−領域５は同じ厚さＬ２でしかも均一な
不純物密度分布をもって形成されることでブレークダウ
ン電圧も一様に設計されているわけである。このような
ゲートカソード間の寸法とその領域の不純物密度を一様
に均一にしようとすることは、埋め込みゲート型に限ら
ず、平面ゲート型等においても同様に行なわれているこ
とである。

第６図に模式的断面構造図を図示した１２００Ｖ−３０
０Ａ級の埋め込みゲート型Ｓｌサイリスタニツイテアノ
ート電圧ＶＡＩｌ＝　６００　（Ｖ）　、アノード電流
１　ａ　＝　ｔ　６０　（Ａ）のスイッチング条件にて
ターンオフさせた時の電流波形の一例を第７図に図示す
る。即ち、第７図においてアノード電流Ｉａ　＝ｉ　６
０　（Ａ）がスイッチオフされ、■ＡＫ＝６００（Ｖ）
が回復し、同時にゲート電流Ｉ。

がピーク時において１００Ａ以上導通し、同時にゲート
の逆回復時においてゲート回路内のインダクタンス成分
り、にもとづく逆起電カーＬ、×によって一６０Ｖ以上
の逆方向のスパイク電圧ＶＳが発生している様子がわか
る。ターン・オフ動作において、アノード電流■、が急
減するターン・オフ・フォール（下降）過程ではゲート
電流■。

がピークレベルから急減する過程に入り、ゲート・カソ
ード間にはスパイク電圧■、が発生する。

スパイク電圧Ｖ、の値がゲート・カソード間の降伏（ブ
レークダウン〉電圧（Ｖａｍｐ　）に達するとアバラン
シェ降伏が起こる。従って、このアバランシェ降伏の発
生による電圧スパイクの抑制されたピーク値及びアバラ
ンシェ降伏電流によって、アバランシェ降伏に伴うアバ
ランシェ損失がゲートカソード近傍において発生するこ
とになる。このアバランシェ損失による素子破壊を抑制
するために通常、サイリスタのゲート・カソード電極間
に素子と並列にツェナーダイオードを接続している。第
８図はＳｌサイリスタに対してツェナーダイオードを並
列にゲート・カソード間に接続した回路図である。第８
図においてＺＤはツェナーダイオード、Ｄはダイオード
である。アバランシェ損失をこのツェナーダイオードで
分担させるようにしているわけである。第８図の回路に
おける損失の例では１００ｋＨｚの動作時、Ｓｌサイリ
スタの素子損失３２９Ｗに対し、素子損失の中のゲート
損失は２３Ｗ、ツェナーダイオードの損失は４５Ｗであ
った。ゲートとカソード間の損失の６６％（４５／２３
＋４５）が゛ツェナーダイオードで発生している。

しかるに、このようにツェナーダイオードをゲートカソ
ード間に接続するとサイリスタの周辺回路が複雑になる
という問題点がある。しかも、大容量のサイリスタに対
しては、大容量のツェナーダイオードを接続する必要が
あるが、大容量のツェナーダイオードが入手困難であり
、従って小容量のツェナーダイオードを多数並列使用す
ることからさらに回路が複雑となるという問題点があっ
た。また外部にツェナーダイオードを接続しないスイッ
チングを行なった波形としての第６図より明らかなよう
に、ターンオフ時の損失はターンオフに伴うアノード損
失とゲート損失に分担され、いずれもターンオフのフォ
ール（下降）過程において最も高い損失値を示している
。即ち、アノード損失はアノード電流■１とアノード電
圧ＶＡＫのスイッチング過程に伴う損失であり、ゲート
損失はゲート電流１．及びゲート電圧変化ＶＧＫに伴う
損失である。これらの損失はスイッチング周波数が高く
なると、素子の温度を上昇させ、接合温度の上昇によっ
て素子が充分に冷却されないまま次のスイッチング動作
が起こることになり素子破壊の要因ともなっている。

〔発明が解決しようとする課題〕

本発明の目的の１つは、ゲート・カソード間のアバラン
シェ降伏（ブレークダウン）に伴うゲート損失の抑制化
された自己消弧形サイリスタを提供することである。

さらに具体的に本発明の目的の１つは、主サイリスタと
並列に積極的にゲートアバランシェ動作を行なう領域（
ダイオード部）を設定し、主サイリスタのゲート・カソ
ード間のアバランシェ降伏に伴うゲートアバランシェ損
失をこの新たに設定されたアバランシェ動作領域（ダイ
オード部）で分担させ、損失の発生場所を分担させるこ
とで主サイリスタのスイッチング損失が低減され、高周
波スイッチングの行なえる自己消弧形サイリスタを提供
することである。

〔課題を解決するための手段〕

サイリスタの主電流としてのオン電流が流れる領域と並
列に、ゲート・カソード間のアバランシェ動作が起こる
領域（ダイオード部）を設定し、このアバランシェ動作
領域の降伏（ブレークダウン）電圧（ＶＧＩゎ、）はオ
ン電流の通電領域となる主サイリスタのゲート・カソー
ド間降伏（ブレークダウン）電圧（Ｖｃ＋＋１＋　）よ
りも低く設定する。

これによって第７図に図示したスイッチング波形は外見
としては変化はないが、主サイリスタ部分におけるゲー
ト損失の内の大部分は、新たに設定されたアバランシェ
動作領域（ダイオード部）において分担されるため主サ
イリスタ部分における損失は大きく低減化されることに
なる。このようなゲートアバランシェ動作領域の構成は
、（１）　　ゲート領域とカソード領域間のｎもしくは
ｎ−層の厚さを短くしてアバランシェ動作領域（ダイオ
ード部）の降伏（ブレークダン）電圧Ｖ　ＧＢＤＡを低
下させる、 （２）ダイオード部のカソード領域の拡散深さを主サイ
リスタ部のカソード領域の拡散深さよりも深く形成して
同様にｎもしくはｎ−層の厚さを短く設計し、ダイオー
ド部の降伏電圧（ＶＧＢＤＡ）を低下させる、 （３）アバランシェ動作領域（ダイオード部〉のｎもし
くはｎ−層半導体領域を薄く加工した後に、ダイオード
部としてのカソード領域を形成することにより、主サイ
リスタ部分のｎもしくはｎ層の厚さに比べ短く設計され
たｎもしくはｎ層を有するダイオード部を設ける、 （４）或いは、ダイオード部におけるアバランシェ降伏
が生ずるアバランシェ臨界電界強度を主サイリスタのゲ
ートカソード間ダイオードのアバランシェ臨界電界強度
よりも低くするべく、アノード、カソード、及びｎもし
くはｎ−層の不純物密度及び寸法を決定する、 等の構成としている。

さらにまたこのようなアバランシェ動作９Ｍ域（！゛イ
オー１部を主サイリスタと並列に構成することに伴い、
アバランシェ動作領域を含み寄生サイリスタ領域が形成
されることを防止し、アバランシェ動作領域のトリガ防
止も配慮された構造としている。具体的には、例えば、
アバランシェ動作領域（ダイオード部）ではカソード短
絡構造を導入し、即ち、ダイオード部のカソード領域の
一部分を除去してｎもしくはｎ−層が直接ダイオード部
のカソード電極に接触した構成として、カソード領域か
らの電子の注入量を抑制し、寄生サイリスタ動作を抑制
している。或いは、ダイオード部を含む寄生サイリスタ
領域としてのアノード領域をｐ型からｎ型と変換し、サ
イリスタ動作を抑制させている。以上のようなアバラン
シェ動作領域の寄生サイリスタ動作を抑制する構成とす
ることでアバランシェ動作領域におけるｄｖ／ｄｔ耐量
も向上することになる。

〔作　用〕

本発明による自己消弧形サイリスタではゲートアバラン
シェ降伏に伴う損失を主サイリスタ部のゲート・カソー
ド間の損失から分離させ、新たに設定したゲートアバラ
ンシェ領域（ダイオード部）において分担させるべく、
このゲートアバランシェ領域を主サイリスタに並列に設
定し、しかもゲートアバランシェ領域のアバランシェ降
伏電圧を主サイリスタのゲート・カソード間の降伏電圧
よりも低く設計している。このような構成とすることで
ターンオフスイッチング動作に伴うゲート・カソード関
電流は大部分は主サイリスタのゲート領域からゲートア
バランシェ領域を通して流出し、主サイリスタ領域のゲ
ート損失を低減化させている。従って、主サイリスタ部
分の損失が低下し、温度上昇も抑制されるため、より高
い周波数でのスイッチングも行なえるようになっている
。

外部から観測されるターンオフに伴うスイッチング波形
は第７図と同様である。即ち、外部から見たスイッチン
グ波形の様子としては、変化はないが、ゲート電圧波形
のスパイク電圧は、新たに設定したゲートアバランシェ
領域（ダイオード部）のアバランシェブレークダウン電
圧に等しくなり、一方、ゲート電流波形は、主サイリス
タとダイオード部の両方を流れるゲート電流の和として
観測され、しかもこのゲートスパイクによる損失の大部
分はゲートアバランシェ領域によるものである。

〔実施例〕

第１図は本発明による実施例としての自己消弧形サイリ
スタの模式的断面構造図である。第１図は埋め込みゲー
ト形ＳＩサイリスタのゲート・カソード間に並列にゲー
トアバランシェ領域（ダイオード部）を設けた構造とな
っている。ここで各部分を説明する。第１図において、
２は高抵抗半導体基板であり、空乏層が広がることでゲ
ートアノード間耐圧を実現している領域である。３はｐ
形アノード領域であり、４はｐ゛ゲート領域あり、４１
及び４２も同様にｐ゛アゲート域４と同一領域として形
成されている。４１は結晶中に埋め込まれた構造として
図示されている。５はｐ゛ゲート領域４．４１）とｎ゛
カソード領域６との間のｎもしくはｎ−層であり、主サ
イリスタ部分のゲート・カソード間耐圧を確保するため
の領域としての形成されている。７はアノード電極、８
はゲート電極、９はカソード電極である。以上の説明に
より、埋め込みゲート型Ｓ■サイリスタ構造を一例とす
るサイリスタ構造が形成されているが、第１図を参照す
ると明らかなように本発明による実施例では、さらに主
サイリスタのゲートカソード領域に並列に新たなアバラ
ンシェ動作領域（ダイオード領域）が形成されている。

即ち、ｐ″領域４２をアノード領域、ｎもしくはｎ″領
域６１をカソード領域とし、ｎもしくはｎ−６１域５を
中間層として形成されるｐ″ｎｎ”もしくはｐ″ｎ−ｎ
もし７くはｐ０ｎ構造のアバランシェダイオードが配設
されている。ｐ″領域４２は主サイリスタのｐ゛アゲー
ト域４もしくは４１と電気的に共通とされており、一方
ｎ＋領域６１は主サイリスタのｎ゛カソード領域６と電
気的に共通となされている。しかるにダイオード部にお
いてはｎもしくはｎ−層５の厚さＬ４は主サイリスタ部
のｎもしくはｎ−層５の厚さＬ２に比べて短く設計（Ｌ
４＜Ｌ２）されており、ダイオード部のｎ。

カソード領域６１の厚さＬ５は主サイリスタ部のｎ゛カ
ソード領域６の厚さＬ３に比べて深く形成されている。

さらにダイオード部のカソード領域６１は一部分が拡散
されておらず、カソード電極９と接触する領域はｎ゛カ
ソード領域６１とｎもしくはｎ−層５との両方の領域で
あり、カソード短絡構造となされている。

第１図に図示した、本発明による実施例としての自己消
弧形サイリスタにおいては、カソードのセグメント毎に
、カソードのセグメント内においてアバランシェ動作領
域を配設するものであり、アバランシェ損失の比較的少
ない場合及び圧接構造として素子を実装する場合におい
て適した構造である。第１図に図示したＳＩサイリスタ
のターンオフ時に発生するゲートアバランシェ電流は主
として主サイリスタのゲート（４，４１）及びカソード
領域６間を流れるのではなく、ゲート・カソード間に並
列に構成されたアバランシェ動作領域としてのダイオー
ド部のｐ゛アノード領域４２及びｎ゛カソード領域６１
間を流れるわけである。

従って、アバランシェ損失は上記のダイオード部におい
ての損失であって、主サイリスタ領域においての損失は
低減化されるわけである。

第１図において、ダイオード部のアバランシェ降伏電圧
Ｖ　ＧＩＤＡを主サイリスタのアバランシェ降伏圧ＶＧ
ＩＩＤに比べて低く設計する手段としては、（ｉ）Ｌ５
＞Ｌ３とすること、（ｉｉ）Ｌ４＜Ｌ２とすること、の
他に（ｉｉｉ）　ｐ”　　（４２）　　ｎ　（５）ｎ”
　　（６１）間のダイオードのアバランシェ臨界電界強
度をｐ”　　（４，４１）ｎ　（５）ｎ”　　（６）間
のダイオードのアバランシェ臨界電界強度に比べて低く
設定するためにダイオード部におけるｐ４領域４２、或
いはｎ領域５或いはｎ″領域６１の不純物密度を、それ
ぞれ対応する主サイリスタ部のｐ“ゲート領域（４，４
１）、或いはｎ領域５、或いはｎ″領域６の不純物密度
に比べて高く選定することによっても得ることができる
。

さらに、第１図においては、ダイオード部の下側として
の対応するアノード面近傍にｎ型領域３０を設ける等の
工夫を施すことによって、ｎ・　（６１）ｐ”　　（４
２）ｎ−（２）ｐ　（３）からなる寄生サイリスタがラ
ッチングアップするのを防止することもできる。前述の
カソード領域６１におけるカソード短絡構造と同様であ
って、ダイオード部におけるｄｖ／ｄｔ耐量を上昇させ
る構造となっている。

第２図は本発明による別の実施例としての自己消弧形サ
イリスタの模式的断面構造図を図示している。第２図に
おいて、主サイリスタ部は第１図に図示した構造と同様
に埋め込みゲート形ＳＩサイリスタとして形成されてお
り、同一の領域は同一の参照番号を付して説明は特に省
略する。またダイオード部においても第１図と同様の領
域については同一の参照番号を付して説明は省略する。

第２図に図示した構造上の特徴はアバランシェ動作領域
となるダイオード部をＳＩサイリスタのカソードセグメ
ントとは別個に設置している点である。主サイリスタ部
におけるアバランシェ損失が大きく、バイパスとしての
動作をするダイオード部を所定の面積分必要となるよう
な場合において適した構造であって、或いはまた実装と
して圧接構造を適用する場合に適した構造である。

アバランシェ動作領域の寸法、及び不純物密度の設定、
ｄ　ｖ　／　ｄ　を耐量を向上させるためのカソード短
絡構造の導入、ｎ型アノードショート構造の導入等につ
いても第１図に図示した実施例と同様に行なうことがで
きる。

第３図は本発明によるさらに別の実施例としての自己消
弧形サイリスタの模式的断面構造図である。第３図にお
いても、主サイリスタ部及びアバランシェ動作領域とし
てのダイオード部における各部分の参照番号は、第１図
及び第２図の実施例と同様に対応する部分は同一の参照
番号を付して図示している。第３図において、ｐ１領域
１２はｐ゛埋め込み層（４，４２）へのコンタクト拡散
領域であり、ゲート電極８を平面ゲート電極形状として
形成することが可能となっている。１３はＳｉｎ、膜等
の絶縁層である。９はカソード電極であるが、第３図を
参照すると明らかなようにカソード電極の下に主サイリ
スタのカソード領域６とアバランシェ領域としてのカソ
ード領域６１が形成されている。即ち、アバランシェ動
作領域を例えばカソード電極９のポンディングパッド領
域の下側に設置する構造となっており、面積を有効に利
用することができ、かつｄｖ／ｄｔ耐量も改善されると
いう特徴がある。第３図におけるアバランシェ動作領域
としてのダイオード部の各部の寸法、不純物密度及び構
造的特徴については第１図及び第２図における構造と同
様に選定されている。

第４図は本発明によるさらに別の実施例としての自己消
弧形サイリスタの模式的断面構造図である。第４図（ａ
）は部分平面図であり、カソード電極９、ゲート電極８
のパターンが図示されている。

第４図（ｂｌは第４図（ａｌの部分平面図においてｘ−
ｘ　’線に沿う断面構造図である。第４図（Ｃ）は第４
図（ａ）の部分平面図においてＹ−Ｙ　’線に沿う断面
構造図である。第４図（Ｃ）に本実施例における構造的
特徴が現われている。即ち、埋め込みゲート形ｓＩサイ
リスタのゲート・カソード間に並列にアバランシェ領域
としてのダイオード部を形成しているが、ダイオード部
のｎもしくはｎ−層５の厚さＬ４はエツチングにより削
り取られており、主サイリスタ部の対応する厚さＬ２に
比べ薄くなされている。さらにまたカソード電極９をポ
ンディングパッドとして形成しているが、このカソード
ポンディングパッドの下側に主サイリスタ部とダイオー
ド部分が隣接して近接して設置されている構造となって
いる。従って１面積の有効利用を計ることができ、かつ
ｄｖ／ｄｔ耐量の高い構造となっている。各構成部分に
ついては基本的には第１図と同様であるため同一の参照
番号を付している。

ゲート引出し電極（Ｇ）に対してダイオード部を主サイ
リスタ部によりも遠い位置に配置することを特徴とする
。

第５図は、カソードセグメント（９〉を角度ピッチθで
放射状に配置し、中心部にゲート引矛出し電極を設けた
センターゲート構造にさらに最外周にダイオード部を配
置した構造を示す。そして主サイリスタ部とダイオード
部のカソード電極（９）には共通のカソード引出し電極
（Ｋ）が圧接される。

一方センターゲートの圧接形Ｓｌサイリスタはターン・
オフ・フォール過程にゲート・カソード間に発生するス
パイク電圧Ｖ、は、ゲート引出し電極近くよりも、外周
の方がたとえば３〜７％高いことが観測される。このこ
とは、ゲート引出し電極（Ｇ）と、カソード引出し電極
（Ｋ）の間のインダクタスは外周の方が高いことによる
と考えられる。このことから、ゲートアバランシェ動作
を行なうダイオード部をスパイク電圧Ｖ、が大きい最外
周に配置することにより、主サイリスタ部でのゲートア
バランシェ動作の抑制に有効といえる。

以上、本発明による実施例について、説明したが、本発
明は第１図乃至第５図に図示した実施例に限られるもの
ではなく平面ゲート構造のＳｌサイリスタに適用しても
良く、またゲート・ターン・オフ（ＧＴ○）サイリスタ
、埋め込みグー１０フ０． ｒｏｆｆｊ！ｅｄ　　Ｔｈｙｒｉｓｔｏｒ）　、ダブル
ゲートサイリスタ等の他の自己消弧形電力用半導体デバ
イスに通用してもよいことはもちろんである。

以下本発明による実施態様を述べる。即ち、本発明は、
第１の導電形のゲート領域（４）と第２の導電形のカソ
ード領域（６）との間に第２の導電形で厚さがＬ２の領
域（５）を具備し、かつゲート領域（４）に接続された
ゲート電極（８）には、ゲート引出し電極（Ｇ）またカ
ソード領域（６）に接続されたカソード電極（９）には
、カソード引出し電極（Ｋ）が接続された主サイリスタ
部を有する。自己消弧形サイリスタにおいて、前記領域
（５）の厚さをＬ２よりも薄い厚さＬ４を有する第２の
導電形の同一領域（５）を具備し、かつカソード領域（
６　１）　、アノード領域（４２）を有するダイオード
領域が前記サイリスタのカソード領域（６〉と、ゲート
部（４）との間に並列配置されることを特徴とする自己
消弧形サイリスタであり、或いはまた、前記ダイオード
領域において領域（５）の厚さがＬ４の領域に相対する
カソード領域（６１〉に、一部カソード領域（６１）が
除かれたカソード短絡構造を有することを特徴とする自
己消弧形サイリスタであってもよく、さらにまた前記領
域（５〉の厚さとカソード領域（６．６１）の厚さの和
（Ｌ　２　＋　Ｌ　３及びＬ４＋Ｌ５）が素子の面内で
一定であることを特徴とする自己消弧形サイリスタであ
ってもよく、或いは、前記領域（５）の厚さと相対する
カソード領域（６、６１）の厚さの和において、領域（
５）の厚さＬ２とカソード領域（６）の厚さＬ３との和
（Ｌ２＋Ｌ３）が領域（５）の厚さＬ４とカソード領域
（６１）の厚さＬ５との和（Ｌ４＋Ｌ５）よりも小さい
ことを特徴とする自己消弧形サイリスタであってもよく
、或いはまた前記ゲート６Ｍ域（４、４１）が埋め込み
構造に形成されていることを特徴とする自己消弧形サイ
リスタであってもよく、さらにまた　前記ゲーｆ　ｆｌ
Ｉ域が、（４．４１）が、埋め込み型表面ゲート構造に
形成されたことを特徴とする自己哨弧形サイリスタであ
ってもよく、さらにまた−１ｉ−４ｅ前記ダイオ一ド部
とゲート引出し電極（Ｇ）の間に前記主サイリスタ部が
配置されることを特徴とする自己消弧形サイリスタに関
するものである。

〔発明の効果〕

ゲート・カソード間にアバランシェ電圧以上の逆電圧が
印加されて使用されるようなゲートアバランシ工形素子
において、サイリスタのオン電流が流れる主サイリスタ
領域と並列に新たにアバランシェ領域を設けることによ
り、この領域ではオン電流は流れないが、ターンオフ時
のアバランシェ電流が相対的に主サイリスタ部のゲート
カソード間よりも多く流れることから、スイッチング動
作時のゲートアバランシェ損失はアバランシェ領域で発
生し、従ってサイリスタの損失がその分だけ低減化下さ
れ、より高い周波数においてスイッチング動作の行なえ
る自己消弧形サイリスタが実現されるという利点が存在
する。

【図面の簡単な説明】

第１図は本発明による実施例として自己消弧形サイリス
タの模式的断面構造図を示し、第２図は本発明による別
の実施例としての自己消弧形サイリスタの模式的断面構
造図を示し、第３図は本発明によるさらに別の実施例と
しての自己消弧形サイリスタの模式的断面構造図を示し
、 第４図は本発明によるさらに別の実施例であり、（ａｌ
は部分平面図、（ｂｌ及び（Ｃ）は模式的断面構造図を
示している。 第５図は本発明の実施例としての放射状パターンの配置
図である。 第６図は従来例としての埋め込みゲート型Ｓ！サイリス
タの（ａ）部分平面図、（ｂ）及び（Ｃ）は模式的断面
構造図である。 第７図は１２００Ｖ−３００／［３１サイリスタの６０
０Ｖ、１６０Ａのスイッチング条件におけるターン・オ
フスイッチング波形例である。 第８図はＳ■サイリスタのゲート・カソード間にダイオ
ードＤ１ツェナーダイオードＺＤを接続した回路図であ
る。 ２・・・ｎ−高抵抗半導体基板 ３・・・アノード領域 ４．４１・・・ゲート領域 ５・・・ｎ　／　ｎ−層 ６・・・カソード領域 ７・・・アノード電極 ８・・・ゲート電極 ９・・・カソード電極 １２・・・コンタクト拡１ＰＩＮ域 １３・・・絶縁層 ３０・・・ｎ形アノードショート領域 ４０・・・チャネル領域 ４２・・・（アバランシェ動作領域としての〉ダイオー
ド部のアノード領域 ６１・・・（アバランシェ動作領域としての）ダイオー
ド部のカソード領域 部分平面図 第４図（ａ） 模式〇９ｖｔ面構造図 第４図（ｂ） 模式的ＤＩ橿追図 第４図（Ｃ） 本発明による別の実施例としての 自己消弧形サイリスタの手黄式的 断面横這図 第４図 グイオード邪と主サイリスタ部の平面配置口笛　５１ｉ
２１ スイ・ソチンゲ波形（７／　　ｈ　電圧ＶＡＫ　＝２０
０　Ｖ／ｄｉｖ　。 ７ノード電流ＩＡ−４０Ａ／ｄｉｖ、　　デート＠Ｋ　
ＩＧ＝１００４／ｄｉｖゲニト電圧ＶＧＫ−２０Ｖ／ｄ
ｉｖ　）第７図

Claims (1)

1. 【特許請求の範囲】 １、第１の導電形のゲート領域と第２の導電形のカソー
   ド領域との間に第２の導電形で厚さがＬ２の領域を具備
   し、かつゲート領域に接続されたゲート電極には、ゲー
   ト引出し電極が、またカソード領域に接続されたカソー
   ド電極には、カソード引出し電極が接続された主サイリ
   スタ部を有する自己消弧形サイリスタにおいて、前記領
   域の厚さＬ２よりも薄い厚さＬ４を有する第２の導電形
   の同一領域を具備し、かつカソード領域、アノード領域
   を有するダイオード領域が前記サイリスタのカソード領
   域とゲート部との間に並列配置されることを特徴とする
   自己消弧形サイリスタ。 ２、前記ダイオード領域において領域の厚さがＬ４の領
   域に相対するカソード領域に、一部カソード領域が除か
   れたカソード短絡構造を有することを特徴とする前記請
   求項１記載の自己消弧形サイリスタ。 ３、前記領域の厚さとカソード領域の厚さの和（Ｌ２＋
   Ｌ３及びＬ４＋Ｌ５）が素子の面内で一定であることを
   特徴とする前記請求項１乃至２のうち、いずれか１項記
   載の自己消弧形サイリスタ。 ４、前記領域の厚さと相対するカソード領域がの厚さの
   和において、領域の厚さＬ２とのカソード領域の厚さＬ
   ３との和（Ｌ２＋Ｌ３）が領域の厚さＬ４とカソード領
   域の厚さＬ５との和（Ｌ４＋Ｌ５）よりも小さいことを
   特徴とする前記請求項１もしくは３のうち、いずれか１
   項記載の自己消弧形サイリスタ。 ５、前記ゲート領域が埋め込み構造に形成されているこ
   とを特徴とする前記請求項１乃至４のうち、いずれか１
   項記載の自己消弧形サイリスタ。 ６、前記ゲート領域が、埋め込み型表面ゲート構造に形
   成されたことを特徴とする前記請求項１乃至４のうち、
   いずれか１項記載の自己消弧形サイリスタ。 ７、前記ダイオード部とゲート引出し電極（Ｇ）の間に
   、前記主サイリスタ部が配置されることを特徴とする前
   記請求項１乃至６のうち、いずれか１項記載の自己消弧
   形サイリスタ。