JPH08213591A - 埋込みゲート構造もしくは切込みゲート構造を有する逆導通サイリスタ - Google Patents

Abstract

(57)【要約】 【目的】 埋込みゲート構造もしくは切込みゲートによ
り高耐圧化を指向し、サイリスタ部とダイオード部の同
時製造が可能な高速・大電力性能を有する、埋込みゲー
ト構造もしくは切込みゲート構造を有する逆導通サイリ
スタを提供することにある。 【構成】 サイリスタ部に埋込みゲート構造もしくは切
込みゲート構造のＳＩサイリスタ、ダイオード部に埋込
み構造、もしくは切込み構造のＳＩダイオードを有し、
ダイオード部のカソード側にはｎエミッタ間ショットキ
ー接合もしくはダイオード・カソード短絡領域を有し、
サイリスタ部のアノード側にはｐ⁺ アノード層もしくは
波形ｐ⁺ アノード層、或いはアノードｎ⁺ 層によるＳＩ
アノードショート構造を有し、更に高耐圧化素子を指向
する場合にはｎバッファ層を有する構成である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電力用半導体装置の分野
に関し、特に埋込みゲート構造もしくは切込みゲート構
造を有する主サイリスタに逆並列に接続されるダイオー
ド部を埋込み構造もしくは切込み構造の静電誘導ダイオ
ードとしたことにより、高速の逆回復特性が得られ、サ
イリスタ部とダイオード部の同時形成が比較的容易な大
電力用途の埋込みゲート構造もしくは切込みゲート構造
を有する逆導通サイリスタに関する。

【０００２】

【従来の技術】従来の逆導通サイリスタは、主サイリス
タ部をゲート・ターン・オフサイリスタにより形成し、
ダイオード部を通常のｐｎ接合ダイオードもしくはｐｉ
ｎ構造のゲートとして形成した構成が主である。一方、
主サイリスタ部を静電誘導サイリスタにより構成する逆
導通静電誘導（ＲＣ−ＳＩ）サイリスタの例は、例え
ば、本件出願人により既に特願平５−３４２９２３号
「逆導通サイリスタ」、特願平５−３４４１２５号「電
界緩和分離帯構造を有する逆導通型サイリスタ」、特願
平６−１９４９１８号「自己消弧型逆導通サイリス
タ」、特願平６−２６４６６３号「逆導通半導体装置及
びその製造方法」において開示されている。

【０００３】更に、本件出願人はＲＣ−ＳＩサイリスタ
の試作を行ない、高耐圧ＲＣ−ＳＩサイリスタを設計製
作するにあたり、従来の逆導通ＧＴＯサイリスタ（以降
ＲＣ−ＧＴＯサイリスタと称す）と同様のサイリスタ部
とダイオード部の分離帯形成技術及びダイオード部形成
技術ではＲＣ−ＳＩサイリスタでは順方向耐圧の確保が
困難であり、あるいは信頼性を確保して安定的に製作出
来ないという事実を見出し、特にＳＩサイリスタ部をノ
ーマリオン特性として設計する場合に上記事実がより顕
著であるという結果を見出した。

【０００４】この問題点を解決するために、サイリスタ
部とダイオード部との間の分離帯領域の抵抗を高め、か
つダイオード部の逆回復特性を改善した「逆導通静電誘
導サイリスタ」を特願平６− 号に開示した。
上記特願平６− 号においても、従来技術の問題
点として指摘されている通り、ＳＩサイリスタの高速ス
イッチング性能に適合可能な高速ダイオードが望まし
く、しかも逆回復特性に優れ、高耐圧化の容易なダイオ
ードが望ましい。一方、ＳＩサイリスタの構造と製造上
の適合性も考慮する必要がある。

【０００５】本件出願人らは既に高耐圧、高速スイッチ
ング性能を有する静電誘導ダイオードについて検討を加
え、「プレーナ構造を有する静電誘導ダイオード」を特
願平４−２０４４３４号に、「埋込み構造もしくは切込
み構造を有する静電誘導ダイオード」を特願平４−２１
０７５１号に開示している。

【０００６】主サイリスタをプレーナ構造のＧＴＯもし
くはＳＩサイリスタとして形成する場合、ダイオード部
の構成は製造上同時プロセスが可能なプレーナ構造が望
ましい。更に、主サイリスタ部をＧＴＯにより形成した
場合にもＧＴＯに比べて高速のスイッチング性能の期待
できるＳＩダイオードをダイオード部に形成し、逆回復
性能を向上することが望ましい。

【０００７】本件出願人は、プレーナゲート構造を有す
る主サイリスタ部に対して、同時製造プロセスが可能な
プレーナ構造のＳＩダイオードを逆並列に接続して高速
の逆回復特性を得られる「プレーナゲート構造を有する
逆導通サイリスタ」を特願平７− 号に開示
した。

【０００８】上記特願平７− 号には、サイ
リスタ部をプレーナゲート構造を有するＧＴＯにより形
成し、逆並列ダイオードとしてプレーナ構造を有するＳ
Ｉダイオードを形成して、構造が容易で、逆回復特性に
優れた中・小電力用途のプレーナゲート構造を有する逆
導通サイリスタについても開示されている。

【０００９】更にまた、サイリスタ部をプレーナゲート
構造を有するＳＩサイリスタにより形成し、かつ逆並列
ダイオードとしてプレーナゲート構造を有するＳＩダイ
オードを形成したことにより、主サイリスタ部の高速性
に適合したダイオード性能を有することにより、構造が
容易でかつ高速の逆回復性能を有するプレーナゲート構
造を有する逆導通サイリスタについても開示されてい
る。

【００１０】一方、埋込みゲート構造もしくは切込みゲ
ート構造を有するサイリスタは高耐圧が容易に得られ、
チャネル数を増大することも容易であることから、大電
流を得るのに適している。主サイリスタ部を埋込みゲー
ト構造もしくは切込みゲート構造として形成する場合、
ダイオード部についても同時製造が容易な構成が望まし
い。主サイリスタ部に高速のＳＩサイリスタ構造を有す
る場合、ダイオード部についても主サイリスタの高速性
に適合して、逆回復電荷量が低減され、高速スイッチン
グ性能が得られ、しかも高耐圧素子を適用することが望
ましい。

【００１１】

【発明が解決しようとする課題】従って、本発明の目的
の１つは、主サイリスタ部に埋込みゲート構造もしくは
切込みゲート構造を有するサイリスタを配し、ダイオー
ド部に対して上記サイリスタ部と同時製造可能な埋込み
構造もしくは切込み構造を有する静電誘導ダイオードを
配して、主サイリスタ部の高耐圧、高速、大電流スイッ
チング性能と適合して逆回復特性に優れ、高耐圧大電流
スイッチング性能を有するダイオード特性によって、全
体として大電力の高速スイッチング性能が得られる、埋
込みゲート構造もしくは切込みゲート構造を有する逆導
通サイリスタを提供することにある。

【００１２】更に本発明の目的の１つは、主サイリスタ
部に埋込みゲート構造もしくは切込みゲート構造を有す
るゲート・ターン・オフサイリスタを有することを特徴
とする、埋込みゲート構造もしくは切込みゲート構造を
有する逆導通サイリスタを提供することにある。

【００１３】更に本発明の目的の１つは、主サイリスタ
部に埋込みゲート構造もしくは切込みゲート構造を有す
る静電誘導（ＳＩ）サイリスタを有することを特徴とす
る、埋込みゲート構造もしくは切込みゲート構造を有す
る逆導通サイリスタを提供することにある。

【００１４】更に具体的に本発明の目的の１つは、主サ
イリスタ部，ダイオード部ともに同時製造が容易な埋込
みゲート構造を有する逆導通サイリスタを提供すること
にある。

【００１５】更に具体的に本発明の目的の１つは、主サ
イリスタ部，ダイオード部ともに同時製造が容易な切込
みゲート構造を有する逆導通サイリスタを提供すること
にある。

【００１６】

【課題を解決するための手段】従って、本発明の構成は
以下に示す通りである。即ち、サイリスタ部とダイオー
ド部を具える逆導通サイリスタであって、サイリスタ部
は、半導体基板の第１の主表面近傍に埋込み構造に形成
された埋込みゲート領域と、前記第１の主表面上におい
て、前記埋込みゲート領域上に形成されたエピタキシャ
ル層を介して形成されたカソード領域と、前記半導体基
板の第２の主表面に形成されたサイリスタ・アノード領
域とから形成され、ダイオード部は、前記半導体基板の
第１の主表面近傍に埋込み構造に形成されたダイオード
・アノード領域と、前記第１の主表面上において、前記
ダイオード・アノード領域上に形成された前記エピタキ
シャル層と同一のエピタキシャル層を介して形成された
ダイオード・アノード短絡領域と、前記半導体基板の第
２の主表面に形成されたダイオード・カソード領域とか
ら形成され、前記第１の主表面近傍に形成された前記ダ
イオード・アノード領域と前記埋込みゲート領域は互い
に第１の主表面に形成された分離帯領域を介して絶縁分
離され、前記第２の主表面に形成された前記ダイオード
・カソード領域と前記サイリスタ・アノード領域は互い
に第２の主表面上に形成された総合アノード電極に接触
して共通電位となされ、前記サイリスタ・アノード領域
と前記ダイオード・アノード領域と前記ダイオード・ア
ノード短絡領域は総合カソード電極に接触して共通電位
となされ、前記ダイオード・アノード短絡領域は前記ダ
イオード・アノード領域に囲まれるとともに前記ダイオ
ード・アノード領域と前記半導体基板との間のｐｎ接合
の拡散電位によって前記半導体基板中に広がる空乏層に
よっても取り囲まれてシールドされ、前記ダイオード・
カソード領域とともに埋込み構造の静電誘導ダイオード
を形成し、かつ前記ダイオード・アノード領域と前記サ
イリスタ・ゲート領域はいずれも前記第１の主表面近傍
に埋込み構造に形成されたことを特徴とする埋込みゲー
ト構造を有する逆導通サイリスタとしての構成を有す
る。

【００１７】或いはまた、前記サイリスタ・カソード領
域は、前記埋込みゲート領域を含むサイリスタ・ベース
領域の前記第１の主表面上に形成され、前記サイリスタ
・アノード領域とともに埋込みゲート構造のゲート・タ
ーン・オフサイリスタを形成することを特徴とする埋込
みゲート構造を有する逆導通サイリスタとしての構成を
有する。

【００１８】或いはまた、前記サイリスタ・カソード領
域は前記埋込みゲート構造を有するサイリスタ・ゲート
領域によって取り囲まれるとともに、前記埋込みゲート
構造を有するサイリスタ・ゲート領域と前記半導体基板
との間のｐｎ接合の拡散電位によって前記半導体基板中
に広がる空乏層によっても取り囲まれてシールドされ、
前記サイリスタ・アノード領域とともに埋込みゲート構
造の静電誘導サイリスタを形成することを特徴とする埋
込みゲート構造を有する逆導通サイリスタとしての構成
を有する。

【００１９】或いはまた、サイリスタ部とダイオード部
を具える逆導通サイリスタであって、サイリスタ部は、
半導体基板の第１の主表面近傍に切込み構造に形成され
た切込みゲート領域と、前記第１の主表面上において、
前記切込みゲート領域上に形成されたエピタキシャル層
を介して形成されたカソード領域と、前記半導体基板の
第２の主表面上に形成されたサイリスタ・アノード領域
とから形成され、ダイオード部は、前記半導体基板の第
１の主表面近傍に切込み構造に形成されたダイオード・
アノード領域と、前記第１の主表面上において、前記ダ
イオード・アノード領域上に形成された前記エピタキシ
ャル層と同時形成されたエピタキシャル層を介して形成
されたダイオード・アノード短絡領域と、前記半導体基
板の第２の主表面に形成されたダイオード・カソード領
域とから形成され、前記第１の主表面近傍に形成された
前記ダイオード・アノード領域と前記埋込みゲート領域
は互いに第１の主表面に形成された分離帯領域を介して
絶縁分離され、前記第２の主表面に形成された前記ダイ
オード・カソード領域と前記サイリスタ・アノード領域
は互いに第２の主表面上に形成された総合アノード電極
に接触して共通電位となされ、前記サイリスタ・カソー
ド領域と前記ダイオード・アノード領域と前記ダイオー
ド・アノード短絡領域は総合カソード電極に接触して共
通電位となされ、前記ダイオード・アノード短絡領域は
前記切込み構造に形成されたダイオード・アノード領域
に囲まれるとともに、前記ダイオード・アノード領域と
前記半導体基板との間のｐｎ接合の拡散電位によって前
記半導体基板中に広がる空乏層によっても取り囲まれて
シールドされ、前記ダイオード・カソード領域とともに
切込み構造の静電誘導ダイオードを形成し、かつ前記ダ
イオード・アノード領域と前記サイリスタ・ゲート領域
はいずれも前記第１の主表面近傍に切込み構造に形成さ
れたことを特徴とする切込みゲート構造を有する逆導通
サイリスタとしての構成を有する。

【００２０】或いはまた、前記サイリスタ・カソード領
域は、前記切込みゲート領域を含むサイリスタ・ベース
領域の前記第１の主表面上に形成され、前記サイリスタ
・アノード領域とともに切込みゲート構造のゲート・タ
ーン・オフサイリスタを形成することを特徴とする切込
みゲート構造を有する逆導通サイリスタとしての構成を
有する。

【００２１】或いはまた、前記サイリスタ・カソード領
域は、前記切込みゲート領域を有するサイリスタ・ゲー
ト領域によって取り囲まれるとともに、前記切込みゲー
ト構造を有するサイリスタ・ゲート領域と前記半導体基
板との間のｐｎ接合の拡散電位によって前記半導体基板
中に広がる空乏層によっても取り囲まれてシールドさ
れ、前記サイリスタ・アノード領域とともに切込みゲー
ト構造の静電誘導サイリスタを形成することを特徴とす
る切込みゲート構造を有する逆導通サイリスタとしての
構成を有する。

【００２２】

【作用】本発明の埋込みゲート構造もしくは切込みゲー
ト構造を有する逆導通サイリスタは、埋込みゲート構造
もしくは切込みゲート構造を有するサイリスタ部１と埋
込みゲート構造もしくは切込み構造を有するダイオード
部３の逆並列構成によるスイッチング素子としての動作
を行なう。サイリスタ部の高速性に対応してダイオード
部を高速スイッチング性能を有するＳＩダイオードとす
ることにより、逆回復性能に優れ、高速のスイッチング
が可能となる。

【００２３】特に、埋込み構造もしくは切込み構造を採
用したことにより高耐圧、大電流のスイッチング性能に
優れている。同時製造の容易さを考慮した場合、主サイ
リスタ部を埋込みゲート構造とする場合、ダイオード部
は埋込み構造が望ましく、主サイリスタ部を切込みゲー
ト構造とする場合、ダイオード部は切込み構造とするこ
とがよい。

【００２４】

【実施例】

（実施例１）図１は本発明の第１の実施例としての埋込
みゲート構造を有する逆導通サイリスタの模式的断面構
造図を示す。図１においてサイリスタ部は埋込みゲート
構造の静電誘導サイリスタからなり、ダイオード部は埋
込み構造の静電誘導（ＳＩ）ダイオードからなる。

【００２５】図１において、１は高抵抗半導体基板３１
内に形成されたサイリスタ部、３はダイオード部、４は
分離帯部を示す。各部を説明する。高抵抗半導体基板３
１（ｎベース層）の第１の主表面近傍にはサイリスタ部
１のｐベース（ゲート）層１６、ｎエミッタ（カソー
ド）層１４、ダイオード部３のｐエミッタ（アノード）
層１５、ダイオード・アノード短絡領域２及び分離帯部
４のｐ⁺ 層２７が形成されている。高抵抗半導体基板３
１の第２の主表面上にはサイリスタ部１のｐエミッタ
（アノード）層１８、ダイオード部３のｎエミッタ（カ
ソード）層１９が形成され、分離帯部４には分離帯ショ
ットキー接合２６が形成されている。ダイオード部３の
ｎエミッタ層１９間には図１の実施例ではｎエミッタ間
ショットキー接合２５が形成されている。ｎエミッタ間
ショットキー接合２５の役割は、ダイオード・カソード
側からの電子の注入量を抑制し、かつダイオード・アノ
ード領域（ｐエミッタ層１５）側から注入された正孔を
ダイオード・カソード電極１２（総合アノード電極）へ
吸収する効果を高めることにある。分離帯ショットキー
接合２６の役割は分離帯部４におけるラッチ・アップを
抑制し、かつダイオード部３への余分な電子の注入を抑
制する点にある。

【００２６】逆導通サイリスタの場合、ダイオード・ア
ノード電極１０はサイリスタ・カソード電極１１と総合
カソード電極７により共通電位となされ、ダイオード・
カソード電極はサイリスタ・アノード電極１２と総合ア
ノード電極６により共通電位となされる。更に、本発明
の逆導通サイリスタの特徴であるダイオード・アノード
短絡領域２は図２に示される如くダイオード・アノード
領域１５とダイオード・アノード電極１０を介して短絡
されている。このダイオード・アノード短絡領域２の短
絡効果によって、ダイオード部３のアノード領域１５近
傍に分布する電子をダイオード・アノード短絡領域２を
介してダイオード・アノード電極１０へ吸収することが
できる。ダイオード・アノード領域１５から高抵抗層
（ｎ^- ）３１中に広がる空乏層によって取り囲まれたｎ
⁺ ダイオード・アノード短絡領域２近傍のｎ^- 層（３１
及び８）中の電子は、ダイオードのスイッチングにおけ
る逆回復時において電位障壁に囲まれているため、ダイ
オード・カソード側に注入されることなく、むしろ表面
側のダイオード・アノード電極１０に吸収される。この
ため、逆回復電荷量は低減され、ダイオードの逆回復性
能上、高速な特性が得られる。主サイリスタをＳＩサイ
リスタの如く高速性能のサイリスタを使用する場合、逆
回復電荷量が小さく発熱量が抑制され、かつ高速ターン
オフの可能なダイオードが望ましい。

【００２７】図１に示した実施例ではダイオード部３に
埋込み構造のＳＩダイオードが形成され、主サイリスタ
部１には埋込みゲート構造のＳＩサイリスタが形成され
て同時製造が容易な構成を示している。更に重要な点
は、埋込みゲート構造のサイリスタのゲート製造プロセ
ス上可能なパターンピッチと同程度に微細化したパター
ンピッチをダイオード部３にも適用可能となるため、サ
イリスタ部の入力側ゲート・カソード間のＲＣ時定数で
決まるスイッチング性能と同程度のスイッチング性能を
ＳＩダイオードに期待することができる。ＳＩダイオー
ドの動作上、前述の如くｎ⁺ ダイオード・アノード短絡
領域２からの電子の吸収は逆回復特性に大きな影響を与
えるが、ＳＩサイリスタと同じピッチでアノード領域を
製造されたＳＩダイオードにおいてはＳＩサイリスタに
おけるＳＩ効果と同じＳＩ効果を期待することができ
る。これはダイオード・アノード領域１５から高抵抗層
３１中に広がる空乏層の広がる速度に関係するが、ダイ
オードの逆回復時においてｐ⁺層１５からｎ^- 層３１へ
広がる空乏層によりｎ⁺ ダイオード・アノード短絡層２
が即座にシールドされることが望ましく、埋込み構造は
この点でも優れている。そのためには、埋込みゲート構
造のＳＩサイリスタのゲート・カソード間近傍と同様に
ダイオード部のアノード領域近傍も製造されるべきこと
を意味している。

【００２８】図１の実施例においてはサイリスタ部１の
アノード側はｐエミッタ層１８が配置されている。サイ
リスタのターンオフ時のテイル電流の抑制はスイッチン
グ特性を向上させるために重要なパラメータである。逆
導通ＳＩサイリスタにおいても同様にテイル成分を抑制
する必要があり、電子線照射等によるライフタイム制御
が図１の実施例１においても必要である。

【００２９】またダイオード部３のカソード側にはダイ
オード・カソード領域としてのｎエミッタ層１９がスト
ライプ状もしくは、島状に配置されている。前述の如く
ダイオード・カソード側からの電子の注入量の抑制と、
正孔の吸収効率を高めるための構成となっている。

【００３０】また分離帯部４では、第１の主表面上には
ｐ⁺ 層２７が複数、主サイリスタ部１の外周を取り囲む
ようにリング状に配置されている。複数個のｐ⁺ 層２７
は、一定の間隔を置いて形成されている。更に電位的な
安定を保つために、金属電極２８がｐ⁺ 層２７上に形成
されている。

【００３１】図１の実施例１の構造は埋込みゲートプロ
セスにより製造可能のため、各部のｐ⁺ 領域（１５，２
７，１６）は前述の如く同時製造が可能である。ＳｉＯ
₂ 等の絶縁膜５に対するパターニングによる窓開け、拡
散工程によって形成することができる。或いはＢのイオ
ン注入プロセス等を適用することができる。またｎエピ
タキシャル層８も同時に形成することができる。同様に
各部のｎ⁺ 領域（２，１４）もｎエピタキシャル層８に
対して同時製造が可能であり、拡散工程、或いはＰ，Ａ
ｓ等のイオン注入プロセスにより形成可能である。尚、
分離帯部４については、図１の実施例１ではｐ⁺ 層２７
を複数配置する例を示したが、図示の如く３個に限るこ
となく、例えば特願平６− 号「逆導通静電誘
導サイリスタ」において開示されたＳＩＳＡ構造と称す
る構成を適用することができる。更にまた主サイリスタ
部１とダイオード部３とのプロセス上の互換性のある分
離帯構造であれば、他の簡易な構成を採用してもよい。

【００３２】図１に示した実施例１の構造は埋込みゲー
ト構造を有するＳＩサイリスタのゲート領域１６，ｎエ
ピタキシャル層８及びｎ⁺ サイリスタ・カソード領域１
４等の形成工程と同時にＳＩダイオード部のｐ⁺ ダイオ
ード・アノード領域１５，ｎエピタキシャル層８及びｎ
⁺ ダイオード・アノード短絡領域２を形成することがで
きる点に大きな特徴がある。埋込み構造のパターンピッ
チ或いは、チャネル幅等はサイリスタ部１，ダイオード
部３において同一寸法にて形成してもよい。更に分離帯
部４のｐ⁺ 層２７のパターンピッチ或いは間隔等もサイ
リスタ部１或いはダイオード部３の埋込み構造と同一寸
法にて形成してもよい。

【００３３】しかし、ＳＩサイリスタ部１がノーマリオ
ン特性を有する場合には、サイリスタ部１のｐ⁺ 埋込み
ゲート領域１６のパターンピッチに比べてＳＩダイオー
ド部３は常にノーマリオフ特性が要求されることから、
埋込み構造のｐ⁺ ダイオード・アノード領域１５のパタ
ーンピッチは狭く設定する必要がある。ｐ⁺ ダイオード
・アノード領域１５からｎ^- エピタキシャル層８及び高
抵抗半導体基板３１中広がる空乏層によってｐ⁺ 層１５
間のチャネル部がつながり、ｎ⁺ ダイオード・アノード
短絡領域２中の電子に対する充分な電位障壁が形成され
ていればよい。

【００３４】埋込みゲート構造を有する逆導通サイリス
タの動作については前述の特願平６− 号
「逆導通静電誘導サイリスタ」に開示されている通りで
あるが、図１の実施例では埋込みゲート構造を有するＳ
Ｉサイリスタに対して逆並列構成の埋込み構造のＳＩダ
イオードを同時形成した構成を開示しており、主サイリ
スタ部のＳＩサイリスタの高速性に適合しかつプロセス
上も互換性のある埋込み構造の高耐圧・高速ＳＩダイオ
ードが同時形成された点に大きな特徴を有する。

【００３５】（実施例２）図２は本発明の第２の実施例
としての埋込みゲート構造を有する逆導通サイリスタの
模式的断面構造図である。高抵抗半導体基板３１の第１
の主表面側の構造は図１の実施例１と同様であるが、第
２の主表面側（アノード側）の構成が異なっている。即
ち、サイリスタ部１のアノード側は、ｐエミッタ層１８
が一定の間隔を置いて波形に配置されている。ｐエミッ
タ層１８のパターンピッチはサイリスタのｐベース層
（ゲート層）１６のパターンピッチと同程度もしくは多
少微細化して配置されている。波形形状することによ
り、ｐ⁺ エミッタ層１８に挟まれたｎ^- 層３１からサイ
リスタ・アノード電極１２への電子の吸収効率を高めて
いる。

【００３６】一方、ダイオード部３のカソード側にはｎ
エミッタ層１９が一定の間隔を置いて配置され、更にｎ
エミッタ層１９間にはｐ⁺ ダイオード・カソード短絡領
域１３が配置されている。ｐ⁺ ダイオード・カソード短
絡領域１３はダイオード部３のカソード側近傍の正孔を
ダイオードの逆回復時において有効にダイオード・カソ
ード電極（総合アノード電極）１２に吸収するための領
域となっている。ｎエミッタ層１９と高抵抗半導体基板
３１との間の拡散電位によって高抵抗半導体基板３１側
に広がる空乏層によってｐ⁺ ダイオード・カソード短絡
領域１３はシールドされている。逆回復時において、ダ
イオード・カソード側近傍の正孔をｐ⁺ダイオード・カ
ソード短絡領域１３から吸収し、一方、ダイオード・ア
ノード側近傍のｎ^- 層（８，３１）内に分布する電子を
ｎ⁺ ダイオード・アノード短絡領域２から吸収すること
により、逆回復電荷量Ｑｒｒを低減化することができる
構成となっている。高抵抗半導体基板３１の中央部に残
留する電荷に対してはライフタイム制御技術によるライ
フタイムキラーによって低減化を図ることもできる。

【００３７】また図２の構造上ｐ⁺ 領域１３とｐ⁺ 領域
１８は同時に製造可能である。

【００３８】（実施例３）図３は本発明の第３の実施例
としての埋込みゲート構造を有する逆導通サイリスタの
模式的断面構造図である。半導体基板３１の第１の主表
面側の構成は図１，２と同様である。図３の特徴は半導
体基板３１の第２の主表面側にある。即ち、サイリスタ
部１のアノード側においては静電誘導（ＳＩ）アノード
ショート構造を導入してターンオフ時のゲート引出し電
荷量を低減化しスイッチング性能を向上させている。ｐ
エミッタ層１８と高抵抗半導体基板３１との間の拡散電
位によって高抵抗半導体層３１中に広がる空乏層によっ
て、アノードｎ⁺ 層（ＳＩアノード短絡領域）２１はシ
ールドされている。サイリスタのターンオフスイッチン
グ時においてアノードｎ⁺ 層２１から有効に電子がアノ
ード電極１２に吸収されやすい構造となっている。

【００３９】一方、ダイオード部３のカソード側おいて
はｎ⁺ ダイオード・カソード領域１９が一定の間隔を置
いて配置されている。またｎエミッタ層１９間にはｎエ
ミッタ間ショットキー接合２５が形成され、分離帯部４
においても分離帯ショットキー接合２６が形成されてい
る。

【００４０】図３の構造上、ｎ⁺ 領域１９及び２１は同
時製造が可能である。

【００４１】（実施例４）図４は本発明の第４の実施例
としての埋込みゲート構造を有する逆導通サイリスタの
模式的断面構造図である。図４の実施例ではサイリスタ
部１のアノード側にｐエミッタ層を波形に配置し、ダイ
オード部３のカソード側にｎエミッタ層１９をｎエミッ
タ間ショットキー接合２５を挟んで配置した点に特徴を
有する。

【００４２】（実施例５）図５は本発明の第５の実施例
としての埋込みゲート構造を有する逆導通サイリスタの
模式的断面構造図を示す。図５の第５の実施例では、サ
イリスタ部１のアノード側は図１と同様に一様に拡散さ
れたｐエミッタ層１８を有するが、ダイオード部３のカ
ソード側においてはｎエミッタ層１９に挟まれた領域に
おいて拡張されたダイオード・カソード短絡領域１３０
を形成している。この拡張されたダイオード・カソード
短絡領域１３０の役割は図２に示したダイオード・カソ
ード短絡領域１３に比べてダイオード部３のカソード側
近傍の正孔をより広い領域にわたって有効に短絡領域１
３１に吸収する点にある。この短絡領域１３１も、ｎ⁺
（１９）ｎ^- （３１）間の拡散電位によりｎ^- （３１）
層中に広がる空乏層によってシールドされている点は図
２の例と同様である。この拡張されたダイオード・カソ
ード短絡領域１３０へ吸収される正孔量が増大すること
から、ダイオードの逆回復時の電荷量を更に低減化でき
る構成である。

【００４３】また図５の構成上ｐ⁺ 領域１３０及び１８
は同時製造が可能である。

【００４４】（実施例６）図６は本発明の第６の実施例
としての埋込みゲート構造を有する逆導通サイリスタの
模式的断面構造図を示す。図６の実施例６ではダイオー
ド部３のカソード側は図５の実施例５と同様の構成を有
するが、サイリスタ部１のアノード側においては、図３
の実施例３において説明した構成と同様のＳＩアノード
ショート構造が形成されている点に特徴を有する。

【００４５】（実施例７）図７は本発明の第７の実施例
としての埋込みゲート構造を有する逆導通サイリスタの
模式的断面構造図を示す。図７の実施例７においては、
高抵抗半導体基板３１に対してサイリスタ部１のアノー
ド側、ダイオード部３のカソード側及び分離帯部４にお
いてエピタキシャル成長もしくは拡散によりｎバッファ
層３０を形成してサイリスタ部１、ダイオード部３とも
にＰＩＮ構造を実現して高耐圧化，ｎ^- 層３１の薄層化
による高速化を実現した構成である。ｎバッファ層３０
に対しては、サイリスタ部１のアノード側においてはア
ノードｎ⁺ 層２１、ｐエミッタ層（サイリスタ・アノー
ド領域）１８を形成しており、ダイオード部３のカソー
ド側においてはｎエミッタ層（ダイオード・カソード領
域）１９及びダイオード・カソード短絡領域１３を形成
している。ダイオード・カソード短絡領域１３の役割は
前述の実施例２（図２）、実施例５（図５）、実施例６
（図６）と同様にダイオード部３のカソード側近傍の正
孔を逆回復時に有効にダイオード・カソード電極１２側
に吸収する点にある。

【００４６】サイリスタ部１のアノード側におけるアノ
ードｎ⁺ 層２１はバッファ層３０に対する短絡領域とな
っている。この短絡率を上昇するとサイリスタがラッチ
アップしなくなるため、適当な短絡率例えば３０％以下
が要求される。ｐエミッタ層（サイリスタ・アノード領
域）１８の拡散深さはアノードｎ⁺ 層２１に比べ浅く形
成されている例を図７は示している。ｐエミッタ層１８
の深さを変化することによってｎバッファ層３０の正孔
に対する実効的なベース長が変化する。従って、ｎバッ
ファ層３０の厚さ、ｐエミッタ層１８の濃度及び拡散深
さを調整することによって、ｎ^- 層３１中への正孔の注
入効率を調整することができる。ｎバッファ層３０の濃
度も正孔の注入効率に影響を与えるためあまり高く設定
することはできない。例えば１０¹⁵cm^-3〜１０¹⁷cm^-3程
度の範囲に設定される。

【００４７】図７の構成上ｎ⁺ 領域１９，２１は同時製
造が可能であり、ｐ⁺ 領域１３，１８も同時製造が可能
である。

【００４８】（実施例８）図８は本発明の第８の実施例
としての埋込みゲート構造を有する逆導通サイリスタの
模式的断面構造図を示す。図８において高抵抗半導体基
板３１の第１の主表面側は実施例１〜７と同様にサイリ
スタ部１、ダイオード部３いずれも埋込み構造を有する
が、ダイオード部３のカソード側においても埋込み構造
を有する例である。ｎバッファ層３０と同時に形成され
たｎエミッタ層（ダイオード・カソード領域）１９が埋
込み層として形成され、しかも一定の短絡ピッチによ
り、ダイオード・カソード電極１２に短絡化されてい
る。エピタキシャル層２３の形成後、ｐエミッタ層（サ
イリスタ・アノード領域）１８及びダイオード・カソー
ド短絡領域１３を形成している。図８の実施例８ではダ
イオード部３は、アノード側に埋込み構造を有し、カソ
ード側にも埋込み構造を有するＳＩダイオードが形成さ
れており、サイリスタ部１にはｎバッファ３０を有する
埋込みゲート構造のＳＩサイリスタが形成されている。
埋込み構造を有するｎエミッタ層（ダイオード・カソー
ド領域）１９によって、ダイオード部３においては高耐
圧化が容易となる。またダイオード・カソード短絡領域
１３を広い領域に形成できることから、ダイオード・カ
ソード電極１２への正孔の吸収効率も良好となる。

【００４９】（実施例９）図９は本発明の第９の実施例
としての埋込みゲート構造を有する逆導通サイリスタの
模式的断面構造図を示す。図９の特徴はサイリスタ部１
に対して静電誘導（ＳＩ）バッファ構造を導入した点に
ある。静電誘導（ＳＩ）バッファ構造については特願平
４−１１４１４０号「静電誘導バッファ構造を有する半
導体素子」において既に開示されている。図９において
サイリスタ部１のアノード側に形成されるアノードｎ⁺
層２１の短絡ピッチＬ2 は電子の拡散長Ｌｎの２倍以内
とする。埋込み構造として形成されるｎバッファ層３０
の形成ピッチは埋込み構造のサイリスタ・ゲート領域１
６の形成ピッチと同程度でよい。同様に、ダイオード部
３においてｎエミッタ層（ダイオード・カソード領域）
１９の形成ピッチは埋込み構造のダイオード・アノード
領域１５の形成ピッチと同程度でよい。ダイオード・カ
ソード領域１９のダイオード・カソード電極１２に対す
る短絡ピッチＬ1 は電子に対する拡散長Ｌｎの２倍より
も充分に短く設定する。この短絡構造によってダイオー
ド・カソード領域１９に対するコンタクトを形成してお
り、サイリスタ構造によるラッチアップを防止する必要
があるからである。

【００５０】（実施例１０〜１３）図１０乃至図１３は
それぞれ本発明の第１０乃至第１３の実施例としての埋
込みゲート構造を有する逆導通サイリスタの模式的断面
構造図を示す。いずれもｎバッファ層３０を有する構造
であり、実施例７（図７）の変形例となっている。

【００５１】図１０の実施例１０では共通に形成された
ｎバッファ層３０に対してサイリスタ部１では拡散によ
りｐエミッタ層（サイリスタ・アノード領域）１８を形
成しており、同時にダイオード部３においてダイオード
・カソード短絡領域１３を形成している。ｎバッファ層
３０がダイオード部３のダイオード・カソード領域１９
と共通領域として形成されている。図１１の実施例では
サイリスタ部１においてｐエミッタ層（サイリスタ・ア
ノード領域）１８が波形に形成された例である。図１２
の実施例ではサイリスタ部１のアノード側においては、
ｐエミッタ層（サイリスタ・アノード領域）１８が波形
に形成され、一方、ダイオード部３においてはｎエミッ
タ層（ダイオード・カソード領域）１９が一定の間隔を
置いて形成され、更にｎエミッタ層１９の間にｎエミッ
タ間ショットキー接合が形成された例である。図１３の
実施例１３では、共通に形成されたｎバッファ層３０に
対して実施例１２（図１２）の構造に加えて、サイリス
タ部１においては、更にアノードｎ⁺ 層２１が形成さ
れ、ダイオード部１においてはダイオード・カソード短
絡領域１３が形成された構造を有する。サイリスタ部１
のアノード側においてはｎバッファ層３０内の電子を有
効にアノードｎ⁺ 層２１を介してサイリスタ・アノード
電極１２に吸収することができ、またダイオード部３の
カソード側においてはダイオード部３のカソード側近傍
の正孔を有効にダイオード・カソード電極に吸収するこ
とができる。

【００５２】図１０乃至図１３に示した構造はいずれも
ｎバッファ層３０の効果によりダイオード部３、サイリ
スタ部１において高抵抗半導体基板３１の厚さを薄層化
可能であり、しかもサイリスタ部、ダイオード部ともに
埋込み層によるＰＩＮ構造としたことにより高耐圧を図
ることが容易な構造である。またダイオード部３、サイ
リスタ部１ともに高速のスイッチングが可能となる。

【００５３】（実施例１４）図１４は本発明の第１４の
実施例としての埋込みゲート構造を有する逆導通サイリ
スタの模式的断面構造図を示す。図１４の構成ではサイ
リスタ部１においては、アノードｎ⁺ 層２１とｐエミッ
タ層１８とにより従来型のアノードショート構造を形成
されており、一方、ダイオード部３においては一定の間
隔を置いてダイオード・カソード領域１９が形成されて
いる。図１４の構造上、ｎ⁺ 層１９及び２１は同時に形
成可能である。

【００５４】（実施例１５）図１５は本発明の第１５の
実施例としての切込みゲート構造を有する逆導通サイリ
スタの模式的断面構造図を示す。図１５においてサイリ
スタ部は切込みゲート構造の静電誘導サイリスタからな
り、ダイオード部は切込み構造の静電誘導（ＳＩ）ダイ
オードからなる。

【００５５】図１５において、１は高抵抗半導体基板３
１内に形成されたサイリスタ部、２はダイオード部、４
は分離帯部を示す。各部を説明する。高抵抗半導体基板
３１（ｎベース層）の第１の主表面近傍にはサイリスタ
部１のｐベース（ゲート）層１６、ｎエミッタ（カソー
ド）層１４、ダイオード部３のｐエミッタ（アノード）
層１５、ダイオード・アノード短絡領域２及び分離帯部
４のｐ⁺ 層２７が形成されている。高抵抗半導体基板３
１の第２の主表面上にはサイリスタ部１のｐエミッタ
（アノード）層１８、ダイオード部３のｎエミッタ（カ
ソード）層１９が形成され、分離帯部４には分離帯ショ
ットキー接合２６が形成されている。ダイオード部３の
ｎエミッタ層１９間には図１５の実施例１５ではｎエミ
ッタ間ショットキー接合２５が形成されている。ｎエミ
ッタ間ショットキー接合２５の役割は、ダイオード・カ
ソード側からの電子の注入量を抑制し、かつダイオード
・アノード領域（ｐエミッタ層１５）側から注入された
正孔をダイオード・カソード電極１２（総合アノード電
極）へ吸収する効果を高めることにある。分離帯ショッ
トキー接合２６の役割は分離帯部４におけるラッチ・ア
ップを抑制し、かつダイオード部３への余分な電子の注
入を抑制する点にある。

【００５６】図１５に示す逆導通サイリスタの場合にお
いても、ダイオード・アノード電極１０はサイリスタ・
カソード電極１１と総合カソード電極７により共通電位
となされ、ダイオード・カソード電極はサイリスタ・ア
ノード電極１２と総合アノード電極６により共通電位と
なされる。更に、ダイオード・アノード短絡領域２は図
１５に示される如くダイオード・アノード領域１５とダ
イオード・アノード電極１０を介して短絡されている。
このダイオード・アノード短絡領域２の短絡効果によっ
て、ダイオード部３のアノード領域１５近傍に分布する
電子をダイオード・アノード短絡領域２を介してダイオ
ード・アノード電極１０へ吸収することができる。ダイ
オード・アノード領域１５から高抵抗層（ｎ^- ）３１及
びｎ^- エピタキシャル層８中に広がる空乏層によって取
り囲まれたｎ⁺ ダイオード・アノード短絡領域２近傍の
ｎ^- 層（３１及び８）中の電子は、ダイオードのスイッ
チングにおける逆回復時において電位障壁に囲まれてい
るため、ダイオード・カソード側に注入されることな
く、むしろ表面側のダイオード・アノード電極１０に吸
収される。このため、逆回復電荷量は低減され、ダイオ
ードの逆回復性能が向上し、高速な特性が得られる。主
サイリスタをＳＩサイリスタの如く高速性能のサイリス
タを使用する場合、逆回復電荷量が小さく発熱量が抑制
され、かつ高速ターンオフの可能なダイオードが望まし
い。

【００５７】図１５に示した実施例ではダイオード部３
に切込み構造のＳＩダイオードが形成され、主サイリス
タ部１には切込みゲート構造のＳＩサイリスタが形成さ
れて同時製造が容易な構成を示している。更に重要な点
は、切込みゲート構造のサイリスタのゲート製造プロセ
ス上可能なパターン寸法と同程度に微細化したパターン
寸法をダイオード部３にも適用可能となるため、サイリ
スタ部の入力側ゲート・カソード間のＲＣ時定数で決ま
るスイッチング性能と同程度のスイッチング性能をＳＩ
ダイオードに期待することができる。ＳＩダイオードの
動作上、前述の如くｎ⁺ ダイオード・アノード短絡領域
２からの電子の吸収は逆回復特性に大きな影響を与える
が、ＳＩサイリスタと同程度のパターン寸法でアノード
領域を製造されたＳＩダイオードにおいてはＳＩサイリ
スタにおけるＳＩ効果と同じＳＩ効果を期待することが
できる。これはダイオード・アノード領域１５から高抵
抗層３１中に広がる空乏層の広がる速度に関係するが、
ダイオードの逆回復時においてｐ⁺ 層１５からｎ^- 層３
１へ広がる空乏層によりｎ⁺ ダイオード・アノード短絡
層２が即座にシールドされることが望ましく、切込み構
造はこの点でも優れている。そのためには、切込みゲー
ト構造のＳＩサイリスタのゲート・カソード間近傍と同
様にダイオード部のアノード領域近傍も製造されるべき
ことを意味している。

【００５８】図１５の実施例においてはサイリスタ部１
のアノード側はｐエミッタ層１８が配置されている。サ
イリスタのターンオフ時のテイル電流の抑制はスイッチ
ング特性を向上させるために重要なパラメータである。
逆導通ＳＩサイリスタにおいても同様にテイル成分を抑
制する必要があり、電子線照射等によるライフタイム制
御が図１５の実施例１５においても必要である。

【００５９】またダイオード部３のカソード側にはダイ
オード・カソード領域としてのｎエミッタ層１９がスト
ライプ状もしくは、島状に配置されている。前述の如く
ダイオード・カソード側からの電子の注入量の抑制と、
正孔の吸収効率を高めるための構成となっている。

【００６０】また分離帯部４では、第１の主表面上には
ｐ⁺ 層２７が複数、主サイリスタ部１の外周を取り囲む
ようにリング状に配置されている。複数個のｐ⁺ 層２７
は、一定の間隔を置いて形成されている。更に電位的な
安定を保つために、金属電極２８がｐ⁺ 層２７上に形成
されている。

【００６１】図１５の実施例１５の構造は切込みゲート
プロセスにより製造可能のため、各部のｐ⁺ 領域（１
５，２７，１６）は前述の如く同時製造が可能である。
ＳｉＯ₂ 等の絶縁膜５に対するパターニングによる窓開
け、拡散工程によって形成することができる。或いはＢ
のイオン注入プロセス等を適用することができる。また
ｎエピタキシャル層８も同時に形成することができる。
同様に各部のｎ⁺ 領域（２，１４）もｎエピタキシャル
層８に対して同時製造が可能であり、拡散工程、或いは
Ｐ，Ａｓ等のイオン注入プロセスにより形成可能であ
る。尚、分離帯部４については、図１の実施例１ではｐ
⁺ 層２７を複数配置する例を示したが、図示の如く３個
に限ることなく、例えば特願平６− 号「逆導
通静電誘導サイリスタ」において開示されたＳＩＳＡ構
造と称する構成を適用することができる。更にまた主サ
イリスタ部１とダイオード部３とのプロセス上の互換性
のある分離帯構造であれば、他の簡易な構成を採用して
もよい。

【００６２】図１５に示した実施例１５の構造は切込み
ゲート構造を有するＳＩサイリスタのゲート領域１６，
ｎエピタキシャル層８及びｎ⁺ サイリスタ・カソード領
域１４等の形成工程と同時にＳＩダイオード部のｐ⁺ ダ
イオード・アノード領域１５，ｎエピタキシャル層８及
びｎ⁺ ダイオード・アノード短絡領域２を形成すること
ができる点に大きな特徴がある。切込み構造のパターン
寸法或いは、チャネル幅等はサイリスタ部１，ダイオー
ド部３において同一寸法にて形成してもよい。更に分離
帯部４のｐ⁺ 層２７のパターン寸法或いは間隔等もサイ
リスタ部１或いはダイオード部３の切込み構造と同一寸
法にて形成してもよい。

【００６３】しかし、ＳＩサイリスタ部１がノーマリオ
ン特性を有する場合には、サイリスタ部１のｐ⁺ 切込み
ゲート領域１６のパターンピッチに比べてＳＩダイオー
ド部３は常にノーマリオフ特性が要求されることから、
切込み構造のｐ⁺ ダイオード・アノード領域１５のパタ
ーン寸法は狭く設定する必要がある。ｐ⁺ ダイオード・
アノード領域１５からｎ^- エピタキシャル層８及び高抵
抗半導体基板３１中広がる空乏層によってｐ⁺ 層１５間
のチャネル部がつながり、ｎ⁺ ダイオード・アノード短
絡領域２中の電子に対する充分な電位障壁が形成されて
いればよい。

【００６４】図１５の実施例では切込みゲート構造を有
するＳＩサイリスタに対して逆並列構成の切込み構造の
ＳＩダイオードを同時形成した構成を開示しており、主
サイリスタ部のＳＩサイリスタの高速性に適合しかつプ
ロセス上も互換性のある切込み構造の高耐圧・高速ＳＩ
ダイオードが同時形成された点に大きな特徴を有する。

【００６５】尚、図２乃至図１４に示した実施例２乃至
実施例１４におけるダイオード・カソード側及びサイリ
スタ・アノード側の構成と同様の構成を切込みゲート構
造を有する逆導通サイリスタに対して採用することがで
きることはもちろんである。例えば、ダイオード・カソ
ード側に対してダイオード・カソード短絡構造、拡張さ
れたダイオード・カソード短絡構造、ｎバッファを有す
る構造、ＳＩ型埋込み構造等を採用してもよい。また、
サイリスタ・アノード側に対して、波形ｐエミッタ構
造、ＳＩアノードショート構造、ｎバッファを有する構
造、ＳＩバッファ構造、ドリフトバッファ構造、従来型
アノードショート構造等を採用してもよい。

【００６６】（実施例１６）図１６は本発明の第１６の
実施例としての埋込みゲート構造を有する逆導通サイリ
スタの模式的断面構造図を示す。図１６の構造的特徴は
分離帯部４の構成にある。即ち、図１乃至図１４に示し
た実施例１乃至実施例１４においては分離帯部４のｐ⁺
２７はいずれもｎ⁺ 層（１４，２）及びｎ^- 層８に対し
てエッチングを施して露出された高抵抗半導体基板３１
内に形成されている。これに対して図１６に示した実施
例１６では分離帯部４のｐ⁺ 層２７は埋込み構造として
形成されている。ダイオード・アノード領域１５とサイ
リスタ・ゲート領域１６との間に所定の高抵抗が確保さ
れるならば、分離帯部４においても埋込み構造を採用し
てもよいからである。従って、実施例１６は、分離帯部
４においても埋込み構造の分離帯構造を有する点に特徴
を有する、埋込みゲート構造を有する逆導通サイリスタ
としての構成を有する。ダイオード・カソード側及びサ
イリスタ・アノード側の構成は図１６の例では図１と一
致している。

【００６７】（実施例１７）図１７は本発明の第１７の
実施例としての埋込みゲート構造を有する逆導通サイリ
スタの模式的断面構造図を示す。図１７の構造的特徴
は、ダイオード・アノード側にある。即ち、埋込み構造
を有するＳＩダイオードにおいて、埋込み層として形成
されるダイオード・アノード領域１５を比較的大きな領
域として形成するとともに、各ダイオード・アノード領
域１５に対してｐ⁺ 拡散領域１５´を形成して、ダイオ
ード・アノード電極１０に対するコンタクトを扱ってい
る点に特徴がある。ｐ⁺ ダイオード・アノード領域１５
を比較的大きな領域として形成することによって、高抵
抗半導体基板３１のより深い領域にまで正孔を注入し、
或いは逆回復時に吸収できるとともに、各ｐ⁺ 領域１５
に対してｐ⁺ 拡散領域１５´によってコンタクトが取ら
れることから逆回復時においてチャネル部に広がる空乏
層が高速に応答して、ダイオード・アノード側近傍のｎ
^- 層（８，３１）に分布する電子をより多くダイオード
・アノード短絡領域２に吸収することができる。

【００６８】ダイオード・カソード側及びサイリスタ・
アノード側の構成は先の実施例１０（図１０）の構成と
同様であるが、前述の実施例１乃至９或いは実施例１１
乃至１４と同様の構成を採用することもできることはも
ちろんである。

【００６９】（実施例１８）図１８は本発明の第１８の
実施例としての埋込みゲート構造を有する逆導通サイリ
スタの模式的断面構造図を示す。図１８の構造的特徴
は、主サイリスタ部１としてｐ^- エピタキシャル層８０
中に形成された埋込みゲート構造（１６）を有するＧＴ
Ｏを有し、ダイオード部３に対しては同じｐ^- エピタキ
シャル層８０中に形成された埋込み構造のダイオード・
アノード領域１５を有するＳＩダイオードを有する点に
ある。図１８の例では分離帯部４においてもｐ^- エピタ
キシャル層８０中に形成されているが、他の簡易な分離
帯構造を採用してもよい。

【００７０】図１８の例はノーマリオフ特性を指向する
場合に特に好都合である。サイリスタ部をノーマリオフ
特性の埋込みゲートＧＴＯ、ダイオード部を同じノーマ
リオフ特性の確保が容易な埋込み構造のＳＩダイオード
として形成することによって、製造上の互換性が得られ
る。ｐ^- エピタキシャル層８０の厚さは図１８の例に限
らず、より薄く形成してもよい。例えば、ｐ⁺ 層（１
５，２７，１６）に接してもよい。この場合には、図１
乃至図１４に示した実施例１乃至実施例１４においてｎ
^- エピタキシャル層８の代わりにｐ^- エピタキシャル層
８０を形成た例に担当する構成と考えることもできる。
即ち、ノーマリオフ特性の埋込みゲートＳＩサイリスタ
に対してノーマリオフ特性の確保が容易な埋込み構造の
ＳＩダイオードの逆並列構造が得られることなる。

【００７１】図１８においてサイリスタ・アノード側及
びダイオード・カソード側の構成は図７（実施例７）と
同様の構成を有するものであるが、他の構造、即ち、図
１乃至図６或いは図８乃至図１４の構造を採用してもよ
いことはもちろんである。

【００７２】尚、上記に述べた実施例は一例であり、各
種変形、拡張が可能である。例えば主サイリスタ部に埋
込みゲート構造或いは切込みゲート構造を有するＭＯＳ
制御サイリスタ或いはＭＯＳ制御ＳＩサイリスタを使用
してもよい。埋込みゲート構造或いは切込みゲート構造
を有するＭＯＳ制御サイリスタについては例えば特願平
４−１２９６７８号（特公平６−８５４３３号公報）
「縦型構造のＭＯＳ制御サイリスタ」に開示されている
通りである。

【００７３】またダイオード部の構造についても特願平
４−２１０７５１号「埋込み構造もしくは切込み構造を
有する静電誘導ダイオード」に開示された他の構成を採
用することも可能である。

【００７４】ＭＯＳ制御サイリスタを使用すると、ゲー
ト駆動の容易さとともに内蔵のｐチャネルＭＯＳＦＥＴ
によっても主サイリスタのターンオフが行なわれること
から、逆並列接続されたＳＩダイオードの働きを助ける
という利点がある。

【００７５】

【発明の効果】本発明の埋込みゲート構造もしくは切込
みゲート構造を有する逆導通サイリスタによれば、埋込
み構造或いは切込みゲート構造を有するため高耐圧化が
容易であり、マルチチャネル化することによって大電流
化も容易である。サイリスタ部に埋込みゲート構造或い
は切込みゲート構造のＳＩサイリスタ、ダイオード部に
埋込み構造或いは切込み構造のＳＩダイオードを有する
ため高電圧、大電流の高速のスイッチング性能、及び逆
回復特性を有する。アノード側に共通に形成されたバッ
ファ構造を導入することによりサイリスタ部、ダイオー
ド部の更なる高耐圧、高速化をともに達成することがで
きる。

【００７６】更に本発明の埋込みゲート構造もしくは切
込みゲート構造を有する逆導通サイリスタによればサイ
リスタ部及びダイオード部をともに埋込み構造の製造プ
ロセス或いは切込み構造の製造プロセスを用いて同時に
製造可能であり、製造プロセス上の整合性が良好であ
る。また本発明によれば、サイリスタ部の高速性に適合
したダイオードを同時に製造可能である点も大きな利点
である。即ち、埋込みゲート構造のＳＩサイリスタに対
しては埋込み構造のＳＩダイオードが耐圧、電流容量ス
イッチング性能の点で適合しており、更に埋込み構造に
比べてより高速性能を有する切込みゲート構造のＳＩサ
イリスタに対しては、切込み構造のＳＩダイオードがス
イッチング性能の点で適合している。

【図面の簡単な説明】

【図１】本発明の第１の実施例としての埋込みゲート構
造を有する逆導通サイリスタの模式的断面構造図

【図２】本発明の第２の実施例としての埋込みゲート構
造を有する逆導通サイリスタの模式的断面構造図

【図３】本発明の第３の実施例としての埋込みゲート構
造を有する逆導通サイリスタの模式的断面構造図

【図４】本発明の第４の実施例としての埋込みゲート構
造を有する逆導通サイリスタの模式的断面構造図

【図５】本発明の第５の実施例としての埋込みゲート構
造を有する逆導通サイリスタの模式的断面構造図

【図６】本発明の第６の実施例としての埋込みゲート構
造を有する逆導通サイリスタの模式的断面構造図

【図７】本発明の第７の実施例としての埋込みゲート構
造を有する逆導通サイリスタの模式的断面構造図

【図８】本発明の第８の実施例としての埋込みゲート構
造を有する逆導通サイリスタの模式的断面構造図

【図９】本発明の第９の実施例としての埋込みゲート構
造を有する逆導通サイリスタの模式的断面構造図

【図１０】本発明の第１０の実施例としての埋込みゲー
ト構造を有する逆導通サイリスタの模式的断面構造図

【図１１】本発明の第１１の実施例としての埋込みゲー
ト構造を有する逆導通サイリスタの模式的断面構造図

【図１２】本発明の第１２の実施例としての埋込みゲー
ト構造を有する逆導通サイリスタの模式的断面構造図

【図１３】本発明の第１３の実施例としての埋込みゲー
ト構造を有する逆導通サイリスタの模式的断面構造図

【図１４】本発明の第１４の実施例としての埋込みゲー
ト構造を有する逆導通サイリスタの模式的断面構造図

【図１５】本発明の第１５の実施例としての切込みゲー
ト構造を有する逆導通サイリスタの模式的断面構造図

【図１６】本発明の第１６の実施例としての埋込みゲー
ト構造を有する逆導通サイリスタの模式的断面構造図

【図１７】本発明の第１７の実施例としての埋込みゲー
ト構造を有する逆導通サイリスタの模式的断面構造図

【図１８】本発明の第１８の実施例としての埋込みゲー
ト構造を有する逆導通サイリスタの模式的断面構造図

【符号の説明】

１ サイリスタ部 ２ ダイオード・アノード短絡領域 ３ ダイオード部 ４ 分離帯部 ５ 絶縁膜 ６ 総合アノード電極 ７ 総合カソード電極 ８ ｎエピタキシャル層 ９ ゲート電極 １０ ダイオード・アノード電極 １１ サイリスタ・カソード電極 １２ サイリスタ・アノード電極（ダイオード・カソー
ド電極） １３ ダイオード・カソード短絡領域 １４ ｎエミッタ層（サイリスタ・カソード領域） １５ ｐエミッタ層（ダイオード・アノード領域） １５´ ｐ⁺ 拡散領域 １６ ｐベース層（サイリスタ・ゲート領域） １８ ｐエミッタ層（サイリスタ・アノード領域） １９ ｎエミッタ層（ダイオード・カソード領域） ２１ アノードｎ⁺ 領域 ２３ ｎエピタキシャル層 ２５ ｎエミッタ間ショットキー接合 ２６ 分離帯ショットキー接合 ２７ ｐ⁺ 層 ２８ 金属電極 ３０ ｎバッファ層 ３１ ｎベース層 ３５ 空乏層 ８０ ｐ^- エピタキシャル層 １３０ 拡張されたダイオード・カソード短絡領域 １３１ 拡張されたダイオード・アノード短絡領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 根三 神奈川県大和市上草柳字扇野338番地１ 東洋電機製造株式会社技術研究所内 (72)発明者 玉蟲 尚茂 東京都新宿区下落合２丁目18番７号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 サイリスタ部とダイオード部を具える逆
   導通サイリスタであって、 サイリスタ部は、 半導体基板の第１の主表面近傍に埋込み構造に形成され
   た埋込みゲート領域と、 前記第１の主表面上において、前記埋込みゲート領域上
   に形成されたエピタキシャル層を介して形成されたカソ
   ード領域と、 前記半導体基板の第２の主表面に形成されたサイリスタ
   ・アノード領域とから形成され、 ダイオード部は、 前記半導体基板の第１の主表面近傍に埋込み構造に形成
   されたダイオード・アノード領域と、 前記第１の主表面上において、前記ダイオード・アノー
   ド領域上に形成された前記エピタキシャル層と同一のエ
   ピタキシャル層を介して形成されたダイオード・アノー
   ド短絡領域と、 前記半導体基板の第２の主表面に形成されたダイオード
   ・カソード領域とから形成され、 前記第１の主表面近傍に形成された前記ダイオード・ア
   ノード領域と前記埋込みゲート領域は互いに第１の主表
   面に形成された分離帯領域を介して絶縁分離され、 前記第２の主表面に形成された前記ダイオード・カソー
   ド領域と前記サイリスタ・アノード領域は互いに第２の
   主表面上に形成された総合アノード電極に接触して共通
   電位となされ、 前記サイリスタ・アノード領域と前記ダイオード・アノ
   ード領域と前記ダイオード・アノード短絡領域は総合カ
   ソード電極に接触して共通電位となされ、 前記ダイオード・アノード短絡領域は前記ダイオード・
   アノード領域に囲まれるとともに前記ダイオード・アノ
   ード領域と前記半導体基板との間のｐｎ接合の拡散電位
   によって前記半導体基板中に広がる空乏層によっても取
   り囲まれてシールドされ、前記ダイオード・カソード領
   域とともに埋込み構造の静電誘導ダイオードを形成し、
   かつ前記ダイオード・アノード領域と前記サイリスタ・
   ゲート領域はいずれも前記第１の主表面近傍に埋込み構
   造に形成されたことを特徴とする埋込みゲート構造を有
   する逆導通サイリスタ。
2. 【請求項２】 前記サイリスタ・カソード領域は、前記
   埋込みゲート領域を含むサイリスタ・ベース領域の前記
   第１の主表面上に形成され、前記サイリスタ・アノード
   領域とともに埋込みゲート構造のゲート・ターン・オフ
   サイリスタを形成することを特徴とする請求項１記載の
   埋込みゲート構造を有する逆導通サイリスタ。
3. 【請求項３】 前記サイリスタ・カソード領域は前記埋
   込みゲート構造を有するサイリスタ・ゲート領域によっ
   て取り囲まれるとともに、前記埋込みゲート構造を有す
   るサイリスタ・ゲート領域と前記半導体基板との間のｐ
   ｎ接合の拡散電位によって前記半導体基板中に広がる空
   乏層によっても取り囲まれてシールドされ、前記サイリ
   スタ・アノード領域とともに埋込みゲート構造の静電誘
   導サイリスタを形成することを特徴とする請求項１記載
   の埋込みゲート構造を有する逆導通サイリスタ。
4. 【請求項４】 サイリスタ部とダイオード部を具える逆
   導通サイリスタであって、 サイリスタ部は、 半導体基板の第１の主表面近傍に切込み構造に形成され
   た切込みゲート領域と、 前記第１の主表面上において、前記切込みゲート領域上
   に形成されたエピタキシャル層を介して形成されたカソ
   ード領域と、 前記半導体基板の第２の主表面上に形成されたサイリス
   タ・アノード領域とから形成され、 ダイオード部は、 前記半導体基板の第１の主表面近傍に切込み構造に形成
   されたダイオード・アノード領域と、 前記第１の主表面上において、前記ダイオード・アノー
   ド領域上に形成された前記エピタキシャル層と同時形成
   されたエピタキシャル層を介して形成されたダイオード
   ・アノード短絡領域と、 前記半導体基板の第２の主表面に形成されたダイオード
   ・カソード領域とから形成され、 前記第１の主表面近傍に形成された前記ダイオード・ア
   ノード領域と前記埋込みゲート領域は互いに第１の主表
   面に形成された分離帯領域を介して絶縁分離され、 前記第２の主表面に形成された前記ダイオード・カソー
   ド領域と前記サイリスタ・アノード領域は互いに第２の
   主表面上に形成された総合アノード電極に接触して共通
   電位となされ、 前記サイリスタ・カソード領域と前記ダイオード・アノ
   ード領域と前記ダイオード・アノード短絡領域は総合カ
   ソード電極に接触して共通電位となされ、 前記ダイオード・アノード短絡領域は前記切込み構造に
   形成されたダイオード・アノード領域に囲まれるととも
   に、前記ダイオード・アノード領域と前記半導体基板と
   の間のｐｎ接合の拡散電位によって前記半導体基板中に
   広がる空乏層によっても取り囲まれてシールドされ、前
   記ダイオード・カソード領域とともに切込み構造の静電
   誘導ダイオードを形成し、かつ前記ダイオード・アノー
   ド領域と前記サイリスタ・ゲート領域はいずれも前記第
   １の主表面近傍に切込み構造に形成されたことを特徴と
   する切込みゲート構造を有する逆導通サイリスタ。
5. 【請求項５】 前記サイリスタ・カソード領域は、前記
   切込みゲート領域を含むサイリスタ・ベース領域の前記
   第１の主表面上に形成され、前記サイリスタ・アノード
   領域とともに切込みゲート構造のゲート・ターン・オフ
   サイリスタを形成することを特徴とする請求項４記載の
   切込みゲート構造を有する逆導通サイリスタ。
6. 【請求項６】 前記サイリスタ・カソード領域は、前記
   切込みゲート領域を有するサイリスタ・ゲート領域によ
   って取り囲まれるとともに、前記切込みゲート構造を有
   するサイリスタ・ゲート領域と前記半導体基板との間の
   ｐｎ接合の拡散電位によって前記半導体基板中に広がる
   空乏層によっても取り囲まれてシールドされ、前記サイ
   リスタ・アノード領域とともに切込みゲート構造の静電
   誘導サイリスタを形成することを特徴とする請求項４記
   載の切込みゲート構造を有する逆導通サイリスタ。