JP4093042B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、絶縁ゲート型バイポーラトランジスタ（以後、ＩＧＢＴと略す）に関する。
【０００２】
【従来の技術】
図１２は、従来のパンチスルー型ＩＧＢＴ（以後、ＰＴ−ＩＧＢＴと略す）の要部断面図である。ＰＴ−ＩＧＢＴは、オフ時においてｎ- ドリフト領域５５内を完全に空乏化しｎ+バッファ領域５３まで空乏端が到達することからその名称が付けられている。構造は、ｎ-ドリフト領域５５、ｎ+バッファ領域５３およびｐ++コレクタ領域５４からなるエピタキシャルウェハを使用している。なお、縦型ＩＧＢＴにおいては、オン電圧を低くするためにｐ++コレクタ領域５４の濃度を高くして、少しでも抵抗成分を小さくしなければならない。その結果、ｐ++コレクタ領域５４からｎ-ドリフト領域５５内に注入されるキャリアは非常に多く、このままではスイッチング損失およびスイッチング速度が著しく悪化するため、ライフタイムキラーを導入して、デバイス特性を調整している。
【０００３】
尚、図中の５１はｐ+ベース領域、５２はｎ++エミッタ領域、５７はトレンチ、５８はゲート絶縁膜、５９はゲート電極、６０は層間絶縁膜、６１はエミッタ電極、６２はコレクタ電極、２００はエピタキシャル成長で形成した半導体基板である。
図１３は、従来のノンパンチスルー型ＩＧＢＴ（以後、ＮＰＴ−ＩＧＢＴと略す）の要部断面図である。ＮＰＴ−ＩＧＢＴは、オフ時でもｎ-ドリフト領域６５内が完全に空乏化せず、ｐ++コレクタ領域５４まで空乏端が到達しないことからその名称が付けられている。構造は、ｎ-ドリフト領域６５およびｐ++コレクタ領域５４で形成されており、ｎ-ドリフト領域６５だけのＦＺウェハの裏面にｐ++コレクタ領域５４を低温拡散技術プロセスにて形成する。ＮＰＴ−ＩＧＢＴは、裏面のｐ++コレクタ領域５４の不純物濃度（厳密には厚みも寄与する）にて、デバイス特性を調整しているので、ＰＴ−ＩＧＢＴと違ってライフタイムキラーは導入していない。
【０００４】
最近では、更なる低損失化を目指した、フィールドストップ型ＩＧＢＴ（以後、ＦＳ−ＩＧＢＴと略す）が登場してきている（例えば、非特許文献１を参照）。図１４は、ＦＳ−ＩＧＢＴの要部断面図である。ＦＳ−ＩＧＢＴは、ＰＴ−ＩＧＢＴとＮＰＴ−ＩＧＢＴのそれぞれの長所を兼ね備えたＩＧＢＴとなっている。構造はｎ-ドリフト領域７５、ＦＳ領域７６およびｐ++コレクタ領域５４からなっている。ＦＳ領域７６（ｎ+層）を導入することで必要な耐圧を得るためのｎ-ドリフト領域７５の厚みを薄くすることができるのでオン電圧低減が可能である。更に、ＦＳ領域７６およびｐ++コレクタ領域５４が非常に薄いので、Ｔｒａｎｓｐａｒｅａｎｃｙ Ｅｍｉｔｔｅｒ効果（極めて厚みが薄いｐ++コレクタ領域５４から極めて薄いｎ型のＦＳ領域７６を介してｎ-ドリフト領域７５へ注入される正孔の数がこれらの領域の幅と不純物濃度で制御される効果のこと（非特許文献２を参照）により、各層に蓄積しているキャリアが少ないのでスイッチング損失が抑えられる。また、ＮＰＴ−ＩＧＢＴと同様に、ｐ++コレクタ領域の濃度でデバイス特性を調整しているため、ライフタイムキラーは導入していない。
【０００５】
縦型パワーデバイスであるＩＧＢＴは、そのデバイス厚の超薄型化が総合損失低減の為の重要なアイテムになる。先に紹介したＩＧＢＴは、ＰＴ−ＩＧＢＴからＮＰＴ−ＩＧＢＴとなり、ＮＰＴ−ＩＧＢＴからＦＳ−ＩＧＢＴと進歩するに従い、そのデバイス厚みが薄くなってきている。
総合損失の低減は先の薄型化で達成できるが、一方、薄型化に伴いターンオフ時の電圧・電流波形の振動現象が懸念される。
総合損失とは、デバイスの本質的な特性を示すもので、その内訳は定常損失（ＩＧＢＴのオン電圧）＋ターンオフ損失（ターンオフ時の損失）＋ターンオン損失（ターンオン時の損失）のそれぞれの和である。ここでの総合損失とは、定常損失＋ターンオフ損失と位置付ける。その理由は、ターンオン損失は主にアプリケーション上の回路定数またはＩＧＢＴとペアで設置されるダイオードの特性に大きく寄与するからである。つまり、デバイス厚みの薄型化は、総合損失の低減に直結する。
【０００６】
一方、ターンオフ時の電圧・電流波形の振動現象とは、図１５に示すように、電流・電圧波形が振動波形となることを言う。この波形振動が起こると、アプリケーション上でのノイズ問題となり、更には、発振によるサージ電圧により素子破壊を招く恐れがある。デバイスの厚さを薄くしていくと、ターンオフ損失は低減するもののターンオフ時の電圧・電流波形の振動が激しくなり、その結果、サージ電圧（振動のピークの電圧）は急上昇の一途をたどる。
また、ターンオフ損失を減少させるために、バッファ層を２段とし、最初に空乏層の先端が当たる第１段の不純物濃度を高くし、第２段の不純物濃度を小さくして、さらに第１段のバッファ層に多数のライフタイムキラーを導入する方法が開示されている（例えば、特許文献１参照）。しかし、この特許文献ではターンオフ時の電圧・電流波形の振動現象については説明されていない。
【０００７】
【特許文献１】
特許第２５２６６５３号公報
【非特許文献１】
ＩＳＰＳＤ'００．ｐｐ３５５〜ｐｐ３５８（２０００）
【非特許文献２】
ＩＥＥＥ'９７，ｐｐ２１３〜ｐｐ２１６（１９９７）
【０００８】
【発明が解決しようとする課題】
前記のように、従来のＦＳ−ＩＧＢＴでは、半導体基板の薄膜化によって、ターンオフ損失と定常損失を合わせた総合損失を低減することはできるが、ターンオフ時の電圧・電流波形の振動を抑制することは困難である。
この発明の目的は、前記の課題を解決して、半導体基板を薄膜化し、ターンオフ損失と定常損失を合わせた総合損失の一層の低減と、ターンオフ時の電圧・電流波形の振動の抑制を図ることができる半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
前記の目的を達成するために、第１導電形の半導体基板の第１主面に形成した第２導電形の第１半導体領域（ｐ+ベース領域）と、該第１半導体領域の表面に形成した第１導電形の第２半導体領域（ｎ++エミッタ領域）と、前記第１半導体領域と前記半導体基板に挟まれた前記第１半導体領域上にゲート絶縁膜を介して形成したゲート電極と、前記第２半導体領域上に形成した第１主電極と、前記半導体基板の第２主面に形成した第２導電形の第３半導体領域（ｐ++コレクタ領域）と、該第３半導体領域上に形成した第２主電極とを具備する半導体装置（ＩＧＢＴ）もしくは、第１導電形の半導体基板の第１主面に形成した第２導電形の第１半導体領域と、該第１半導体領域の表面層に形成した第１導電形の第２半導体領域と、前記第１半導体領域と前記第２半導体領域を貫通し前記半導体基板に達して形成されたトレンチと、該トレンチ内にゲート絶縁膜を介して形成したゲート電極と、前記第２半導体領域上に形成した第１主電極と、前記半導体基板の第２主面に形成した第２導電形の第３半導体領域と、該第３半導体領域上に形成した第２主電極とを具備する半導体装置において、 前記第１半導体領域と前記第３半導体領域に挟まれた前記半導体基板（第１のｎ-ドリフト領域）内に前記第１半導体領域（ｐ+ベース領域）および前記第３半導体領域（ｐ++コレクタ領域）と離して、前記半導体基板より高い不純物濃度の第１導電形の第４半導体領域（ｎ+バッファ領域）を形成し、定格電圧の印加により形成される空乏層の先端が、該第４半導体領域内に留まり、かつ前記第１半導体領域と前記第４半導体領域に挟まれた前記半導体基板の厚さをＷ１（μｍ）とし、定格電圧をＶ ces （Ｖ）としたとき、
【数３】
０．０６０×Ｖ ces ≦Ｗ１≦０．０７５×Ｖ ces を満足する構成とする。
【００１０】
また、第１導電形の半導体基板と、該半導体基板の第１主面に形成した第２導電形の第１半導体領域と、該第１半導体領域の表面に形成した第１導電形の第２半導体領域と、前記第１半導体領域と前記半導体基板に挟まれた前記第１半導体領域上にゲート絶縁膜を介して形成するゲート電極と、前記第２半導体領域上に形成する第１主電極と、前記半導体基板の第２主面に形成する第２導電形の第３半導体領域と、該第３半導体領域上に形成した第２主電極とを具備する半導体装置もしくは、第１導電形の半導体基板と、該半導体基板の第１主面の表面層に形成した第２導電形の第１半導体領域と、該第１半導体領域の表面層に形成した第１導電形の第２半導体領域と、前記第１半導体領域と前記第２半導体領域を貫通し前記半導体基板に達して形成されたトレンチと、該トレンチ内をゲート絶縁膜を介して形成したゲート電極と、前記第２半導体領域上に形成した第１主電極と、前記半導体基板の第２主面に形成した第２導電形の第３半導体領域と、該第３半導体領域上に形成した第２主電極とを具備する半導体装置において、前記第１半導体領域と前記第３半導体領域に挟まれた前記半導体基板（第１のｎ-ドリフト領域）内に前記第１半導体領域および前記第３半導体領域と離して、前記半導体基板より高い不純物濃度の第１導電形の第５半導体領域（第１のｎ+バッファ領域）を形成し、前記第３半導体領域と前記第５半導体領域に挟まれた前記半導体基板（第２のｎ-ドリフト領域）内であって、前記第３半導体領域と接し、前記半導体基板より高い不純物濃度の第１導電形の第６半導体領域（第２のｎ+バッファ領域）を形成し、定格電圧の印加により形成される空乏層の先端が、前記第６半導体領域内に留まる構成とする。
【００１１】
また、前記第５半導体領域と前記第６半導体領域に挟まれた前記半導体基板内に、前記第５半導体領域と前記第６半導体領域に接して形成され、前記半導体基板より高く、前記第５、第６半導体領域より低い不純物濃度の第１導電形の第７半導体領域を形成し、定格電圧の印加により形成される空乏層の先端が、前記第６半導体領域内に留まる構成とするとよい。
また、前記第５半導体領域と前記第６半導体領域のそれぞれの不純物ドーズ量を合計した不純物ドーズ量に対して、前記第５半導体領域の不純物ドーズ量の割合が４０％以上であるとよい。
【００１２】
【００１３】
また、前記第３半導体領域と前記第４半導体領域に挟まれた前記半導体基板（第２のｎドリフト領域）の厚さが、５μｍ以上で、１５μｍ以下であるとよい。
また、前記第１半導体領域と前記第４半導体領域に挟まれ、前記第５、第６半導体領域を含んだ前記半導体基板（第１、第２のｎドリフト領域と第１、第２のｎバッファ領域を含む領域）の厚さをＷ２（μｍ）とし、定格電圧をＶces（Ｖ）としたとき、
【００１４】
【数４】
０．０７５×Ｖces ≦Ｗ２≦０．０７５×Ｖces ＋３５を満足するとよい。
また、前記第４の半導体領域の不純物ドーズ量が、１×１０12ｃｍ-2以上であるとよい。
また、前記第５半導体領域と前記第６半導体領域の不純物ドーズ量の合計の不純物ドーズ量が、１×１０12ｃｍ-2以上であるとよい。
【００１５】
また、前記第５半導体領域の不純物ドーズ量が、前記第５半導体領域と前記第６半導体領域の合計の不純物ドーズ量の４０％以上であるとよい。
〔作用〕
ＩＧＢＴの電界分布について説明する。図１６は従来型の電界分布と理想状態の電界分布の模式図であり、同図（ａ）はＰＴ−ＩＧＢＴの場合の図、同図（ｂ）はＮＰＴ−ＩＧＢＴの場合の図、同図（ｃ）はＦＳ−ＩＧＢＴの場合の図、同図（ｄ）は理想的な電界強度分布の図である。ここでの電界強度を距離で積分したものが電圧（耐圧）となる。最も薄くするための理想の電界分布は、四角形状の電界分布である。この四角形状の電界分布を達成するためには、基板比抵抗を非常に高比抵抗（数１００Ωｃｍ以上）にするか、ここでは説明を省くが、縦型ｐｎｐｎ接合を繰り返した接合を有する超接合構造で得ることができる。
【００１６】
ここでデバイスの定格電圧（ここでは、スペック表示されるコレクタ・エミッタ間の定格電圧値（ＶＣＥＯの値）のことをいう）を得るドリフト領域の最小の厚さｔは、〔数６〕から求まる。例えば、定格電圧が６００Ｖの場合、ドリフト領域として最小の厚みは、３５μｍである。１２００Ｖ耐圧クラスの場合は単純に２倍の７０μｍとなる。
定格電圧Ｖcesは、アバランシェ電圧Ｖavに対して０．８倍程度から１倍未満で決定される。アバランシェ電圧Ｖavは、アバランシェ降伏電界Ｅavとなる電圧であり、その値は１．７５×１０5 Ｖ／ｃｍである。
【００１７】
また、このアバランシェ降伏電界が、ドリフト領域全域に印加されるとして、アバランシェ電圧Ｖav（Ｖ）とドリフト領域の厚さｔ（ｃｍ）の関係は次式で表される。
【００１８】
【数５】
t Ｖav＝∫Ｅavｄｔ
0 となる。
尚、∫は積分記号であり、ｔは図１、図５、図９のｎドリフト領域５の厚さＷ１に相当する。Ｖav＝６００Ｖとした場合のドリフト領域の厚さの最小値ｔMIN0を求めると
【００１９】
【数６】
tMIN0 ６００＝∫１．７５×１０5 ｄｔ＝１．７５×１０5 ×ｔ
0 ｔMIN ＝３４×１０-4ｃｍ＝３４μｍとなる。
従って、アバランシェ降伏が起こらないドリフト領域の厚さの最小値としては３４μｍより大きな３５μｍとする。つまり、定格電圧Ｖces＝６００Ｖを印加したときの、ドリフト領域の厚さの最小値ｔMIN（Ｗ１の最小値）を３５μｍとする。
【００２０】
一方、定格電圧Ｖces＝６００Ｖを印加したときのドリフト領域の厚さの最大値ｔMAX0は、
【００２１】
【数７】
tMAX0 ６００＝∫０．８×Ｅavｄｔ
0
tMAX0
＝∫０．８×１．７５×１０5 ｄｔ＝１．４×１０5 ×ｔ
0 ｔMAX0＝４３μｍとなる。
【００２２】
従って、多少余裕をみて、ドリフト領域の厚さの最大値ｔMAX（Ｗ１の最大値）を４５μｍとする。
前記のことから、６００Ｖ定格電圧のＩＧＢＴに対して、ドリフト領域の厚さｔは
【００２３】
【数８】
３５μｍ≦Ｗ１≦４５μｍとなる。
また、定格電圧Ｖcesで一般化し、他の定格電圧にもドリフト領域の厚さを適用できるようにすると
【００２４】
【数９】
０．０６０×Ｖces≦Ｗ１≦０．０７５×Ｖcesとなる。しかし、このまま従来のＦＳ−ＩＧＢＴを作製してしまうと、ターンオフ・スイッチング時に空乏層がコレクタ層まで一気に広がってしまい、振動波形を引き起こす。この振動波形を抑制するためには、ターンオフが終了するまでにコレクタ側により多くのキャリアを残しておくことが必要である。
【００２５】
そのために、バッファ領域とコレクタ領域の間に第２ドリフト領域を設け、この箇所にキャリアを蓄積することで、振動を抑制する。この第２ドリフト領域の厚さは５μｍから１５μｍの範囲がよい。
また、コレクタ領域に第２のバッファ領域を接して形成する場合は、定格電圧を印加したとき、空乏層の先端が第２のバッファ領域に達するようにする。その場合のドリフト領域全体（第１、第２のバッファ層を含む）の厚さＷ２（μｍ）は、
【００２６】
【数１０】
０．０７５×Ｖces≦Ｗ２≦０．０７５×Ｖces＋３５とすることで、従来のＦＳ−ＩＧＢＴよりドリフト領域の厚さを薄くできて、定格電圧の安定した確保と電圧波形の振動を抑制することができる。
【００２７】
【発明の実施の形態】
以下の説明では、第１導電型をｎ型、第２導電型をｐ型としているが、逆であっても構わない。
〔実施例１〕
図１は、この発明の第１実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のＹ−Ｙ線での不純物プロフィルの図である。ここでは、トレンチ型のＩＧＢＴのセルを示した。勿論、プレーナ型のＩＧＢＴでも構わない。
【００２８】
ｎ半導体基板１００の表面層にｐ+ベース領域１を形成し、このｐ+ベース領域１の表面層にｎ++エミッタ領域２を形成し、ｐ+ベース領域１とｎ++エミッタ領域２を貫通し、ｎ半導体基板１００に達するトレンチ７を形成し、トレンチ７内をゲート絶縁膜８を介してポリシリコンを充填してゲート電極９を形成し、ｎ++エミッタ領域２上にエミッタ電極１１を形成する。尚、図中の１０は層間絶縁膜である。
一方、ｎ半導体基板１００内にｎ+バッファ領域３を形成し、ｎ半導体基板１００の裏面にｐ++コレクタ領域４を形成し、ｐ++コレクタ領域４上にコレクタ電極１２を形成する。
【００２９】
前記のｎ半導体基板１００で、ｐ+ベース領域１とｎ+バッファ領域３に挟まれた領域が第１ｎ-ドリフト領域５、ｎ+バッファ領域３とｐ++コレクタ領域４に挟まれた領域が第２ｎ-ドリフト領域６である。
前記のように、ｎ+バッファ領域３をｐ+ベース領域１とｐ++コレクタ領域４に挟まれたｎ半導体基板１００に形成し、その不純物ドーズ量を１０12ｃｍ-2以上とし、定格電圧を印加したとき、空乏層の先端がこのｎ+バッファ領域内で停止するように、第１ｎ-ドリフト領域５の厚さＷ１（μｍ）を次式の範囲に設定する。
【００３０】
【数１１】
０．０６０Ｖces≦Ｗ１（μｍ）≦０．０７５Ｖces但し、Ｖces（Ｖ）は定格電圧である。このように第１ｎ-ドリフト領域５の厚さＷ１を薄く設定することで総合損失（ターンオフ損失と定常損失を合わせた損失）を低減できる。また、第２ｎ+バッファ領域６の厚さＷ２を５μｍ〜１５μｍとすることで、ターンオフ時のコレクタ・エミッタ間電圧電圧波形の振動が抑制され、安定した定格電圧を確保できる。
【００３１】
前記の不純物ドーズ量が１０12ｃｍ-2未満では、６００Ｖの定格電圧が確保が困難となる。また、Ｗ１＜０．０６０Ｖcesとなると、電界強度が高く成りすぎて、ＩＧＢＴが絶縁破壊を起こす。一方、Ｗ１＞０．０７５Ｖcesとなると、ドリフト領域が長くなり総合損失が大きくなる。また、第２ｎ-ドリフト領域を５μｍ未満とすると、ターンオフ時にこの箇所に蓄積するキャリアが減少して電圧波形の振動が大きくなり、１５μｍを超えるとドリフト領域が長くなり総合損失が大きくなる。
つぎに、このＩＧＢＴの定格電圧を６００Ｖとした場合の諸元の一例を具体的に説明する。ｎ半導体基板の厚さは５６μｍ、第１ｎ-ドリフト領域は厚さＷ１は４４μｍで比抵抗は３００Ωｃｍである。ｎ+バッファ領域の厚さは１μｍで不純物ドーズ量は１．６×１０12ｃｍ-2である。第２ｎ-ドリフト領域の厚さは１０．８μｍで比抵抗は３００Ωｃｍである。ｐ++コレクタ領域の厚さは０．２μｍで不純物ドーズ量は１×１０15ｃｍ-2である。尚、トレンチ深さは５μｍで、ｐ+ベース領域の厚さは４μｍで不純物ドーズ量は１×１０14ｃｍ-2であり、ｎエミッタ領域の厚さｔは１μｍで不純物ドーズ量は１×１０15ｃｍ-2である。これらの諸元でシミュレーションした結果についてつぎに説明する。
【００３２】
図２は、図１のＩＧＢＴの定格電圧印加時の内部状態をシミュレーションした図である。第１ｎ-ドリフト領域内に広がった電界分布は四角形状となっており、理想の電界分布に近い。またｎ+バッファ領域３の不純物ドーズ量としては、耐圧がｎ++エミッタ領域２側のアバランシェで決まるドーズ量に決定するのが良く、表１から、このドーズ量は１．０×１０12ｃｍ-2以上がよい。
【００３３】
【表１】
尚、表のリーチスルーモードとは、アバランシェ電圧で空乏層がｎ+バッファ領域を突き抜けるモードであり、ノンリーチスルーモードとは、アバランシェ電圧で空乏層が突き抜けないモードであり、空乏層がｎ+バッファ領域内に留まるモードをいう。
図３は、図１のＩＧＢＴの室温でのターンオフ波形をシミュレーションした図である。電流は１５０Ａで印加電圧は３００Ｖとした。ｎ半導体基板１００の厚さは５６μｍとした。ターンオフ時の電圧・電流波形の振動は図１５と比べて大幅に抑制されている。その結果、サージ電圧（振動波形のピークの電圧）も大幅に低減している。
【００３４】
図４は、図１のＩＧＢＴのターンオフ時の内部状態をシミュレーションした図である。前記したように、振動波形抑制、サージ電圧の低減のためにはｐ++コレクタ領域４側により多くのキャリアを蓄積しておくことが重要である。図示しないが従来のＦＳ−ＩＧＢＴは空乏層がＦＳ領域に到達すると、ＦＳ領域から吐き出されたキャリアが少なく、そのため、（−ｄｉ／ｄｔ）が極めて大きくなり、この大きな（−ｄｉ／ｄｔ）に相当して、大きな電圧（＋ｄｖ／ｄｔ）が発生し、これがサージ電圧となる。
一方、本発明のＩＧＢＴはｎバッファ領域に空乏層が届いてもｎ+バッファ領域３−ｐ++コレクタ領域４の間に１×１０16ｃｍ-3以上の十分なキャリアが留まっていることで、ターンオフ時の電圧ピーク（サージ電圧）を低くすることが出来る。
【００３５】
尚、図１７に示すアバランシェ電圧Ｖavと比抵抗の関係から、比抵抗が１００Ωｃｍ以上あればアバランシェ電圧Ｖavは７５０Ｖ以上となり、６００Ｖの定格電圧Ｖcesを十分確保できる。また、１００Ωｃｍ以上では、電界強度は厚さに対してほぼフラットとなり、理想的な電界強度分布（四角形）となる。
〔実施例２〕
図５は、この発明の第２実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のＹ−Ｙ線の不純物プロフィルの図である。ここでは、トレンチ型のＩＧＢＴのセルを示した。勿論、プレーナ型のＩＧＢＴでも構わない。
【００３６】
第１実施例との違いは、ｐ++コレクタ領域４と接する第２ｎ+バッファ領域１４を形成し、定格電圧を印加したときの空乏層の先端が、第１ｎ+バッファ領域１３を通り抜け第２ｎ+バッファ領域１４に達する点である。
第１ｎ+バッファ領域１３と第２ｎ+バッファ領域１４を合わせた不純物ドーズ量を1 ×１０12ｃｍ-2以上とし、第１ｎ+バッファ領域１３の不純物ドーズ量の割合を４０％以上とし、その他の諸元を第１実施例と同じにすることで、第１実施例と同様の効果を得ながら、電圧波形の振動を一層抑制することができる。このように第２ｎ+バッファ領域１４を形成することで、第１ｎ+バッファ領域１３の不純物ドーズ量を低下させることができる点がこの実施例の特徴である。この第１ｎ+バッファ領域１３の不純物ドーズ量を低下させることで、第２ｎ-ドリフト領域６に蓄積した正孔を第１ｎ+バッファ領域１３を超えて第１ｎ-ドリフト領域５へ効果的に注入できるため、ターンオフ時の電圧波形の振動が図１のＩＧＢＴより抑制される。
【００３７】
この第１ｎ+バッファ領域１３の不純物ドーズ量の割合を４０％未満とすると、空乏層の先端が容易に第１ｎ+バッファ領域１３を通過し、第１ｎ+バッファ領域１３を形成した効果が小さくなり、電圧波形の振動が大きくなる。
また、ｐ+ベース領域１とｐ++コレクタ領域４の間の距離をＷ２（μｍ）としたとき（Ｗ２は、第１ｎ-ドリフト領域５の厚さ、第１ｎ+バッファ領域１３の厚さ、第２ｎ-ドリフト領域６の厚さ、第２ｎ+バッファ領域４の厚さを含む）、
【００３８】
【数１２】
０．０７５Ｖces≦Ｗ２＜０．０７５Ｖces＋３５とすることで安定した定格電圧を確保できる。Ｗ２が０．０７５Ｖces（μｍ）未満になると、電界強度が高くなり過ぎて、安定した耐圧が得にくくなり、（０．０７５Ｖces（μｍ）＋３５（μｍ））以上となると、第１ｎ+バッファ領域１３がない従来のＦＳ−ＩＧＢＴのＦＳ領域の厚さとドリフト領域の厚さを合計した厚さと同じになり、総合損失を低減することができない。
【００３９】
つぎに、このＩＧＢＴの定格電圧を６００Ｖとした場合の諸元の一例を具体的に説明する。ｎ半導体基板の厚さは５６μｍ、第１ｎ-ドリフト領域は厚さＷ１は４４μｍで比抵抗が３００Ωｃｍである。第１ｎ+バッファ領域の厚さは１μｍで、第２ｎ+バッファ領域の厚さは１μｍである。第２ｎ-ドリフト領域の厚さは１０．８μｍで比抵抗は３００Ωｃｍである。ｐ++コレクタ領域の厚さは０．２μｍで不純物ドーズ量は１×１０15ｃｍ-2である。第１ｎ+バッファ領域１３と第２ｎ+バッファ領域１４を合わせた不純物ドーズ量を１．０×１０12ｃｍ-2以上とする。ここでは、第１ｎ+バッファ領域１３の不純物ドーズ量を０．８×１０12ｃｍ-2、第２ｎ+バッファ領域１４の不純物ドーズ量を１．２×１０12ｃｍ-2とし、合わせた不純物ドーズ量を２．０×１０12ｃｍ-2とする。尚、トレンチ７の深さは５μｍで、ｐ+ベース領域１の厚さは４μｍで不純物ドーズ量は１×１０14ｃｍ-2であり、ｎ++エミッタ領域２の厚さは１μｍで不純物ドーズ量は１×１０15ｃｍ-2である。これらの諸元でシミュレーションした結果についてつぎに説明する。
【００４０】
図６は、図５のＩＧＢＴの定格電圧印加時の内部状態をシミュレーションした図である。
第１ｎ+バッファ領域１３と第２ｎ+バッファ領域１４を合わせた不純物ドーズ量を１０12ｃｍ-2以上とし、第１ｎ+バッファ領域１３の不純物ドーズ量の割合を４０％以上とする。空乏層は第２ｎ+バッファ領域１４まで達し、第１ｎ-ドリフト領域５および第２ｎ-ドリフト領域６内に広がった電界分布は四角形状となっている。
図７は、図５のＩＧＢＴのターンオフ時の電圧電流波形を示す図である。条件は接合部温度Ｔｊは室温、電流は１５０Ａ、印加電圧は３００Ｖである。図５のＩＧＢＴは、電圧ピークが過ぎた後に第１ｎバッファ領域１３を介してキャリアが第１ｎ-ドリフト領域５内に徐々に注入されるので、図１のＩＧＢＴよりもソフトターンオフ波形（電圧上昇率が緩やかで、ピーク電圧後の立ち下がり電圧の減少率も緩やかな波形で、振動が抑制された波形：ここでは振動が発生していない）となる。つまりターンオフ時の電圧波形の振動は図１のＩＧＢＴよりさらに抑制される。
【００４１】
図８は、図５のＩＧＢＴのターンオフ時の内部状態をシミュレーションした図である。図４と比べると第１ｎ+バッファ領域１３の不純物ドーズ量が少ないために、第２ｎ+ドリフト領域６に蓄積したキャリアが第１ｎ-ドリフト領域５に入り込み、そのために図７で示すように電圧の振動は消滅している。
〔実施例３〕
図９は、この発明の第３実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のＹ−Ｙ線の不純物プロフィルの図である。ここでは、トレンチ型のＩＧＢＴのセルを示した。勿論、プレーナ型のＩＧＢＴでも構わない。
【００４２】
図５のＩＧＢＴとの違いは、第２ｎ-ドリフト領域１５の不純物濃度を第１ｎ-ドリフト領域５より高く、第１ｎ+バッファ領域１６より低くした点である。このように、第２ｎ-ドリフト領域１５の不純物濃度を高くすることで、定格電圧を印加したときの空乏層が伸びにくくなり、第２ｎ + バッファ領域１７の不純物ドーズ量を図５のＩＧＢＴより低くできる。第２ｎ+バッファ領域１７の不純物ドーズ量を低下させることで、ｐ++コレクタ領域４から第２ｎ-ドリフト領域１５への正孔の注入効率を高め、第２ｎ-ドリフト領域１５に蓄積するキャリアを増加できる。第２ｎ-ドリフト領域１５に蓄積するキャリアが増加することで、第１ｎ+バッファ領域１６を介して第１ｎ-ドリフト領域５へ流れるキャリアが増えて、ターンオフ時の電圧波形の振動を図５のＩＧＢＴよりさらに抑制できる。
【００４３】
また、注入効率が高くなることで、第２ｎドリフト領域の厚さを減少させても振動を抑制するために必要なキャリア量が確保できる。そのため、第２ｎドリフト領域の厚さを減少させても、振動を抑制できる。また、第２ｎドリフト領域の厚さが減少することで総合損失を低減できる。
尚、第１実施例のｎ+バッファ領域３および第２、第３実施例の第１ｎ+バッファ領域１３、１６は、平面的には半導体基板全面に形成されるが、選択的に形成した場合も同様の効果が期待される。
〔実施例４〕
図１０は、この発明の第４実施例の半導体装置であり、その不純物プロフィル図である。
【００４４】
図５のＩＧＢＴの不純物プロフィル（図５（ｂ））との違いは、第１ｎ+バッファ領域２０の不純物濃度分布が正規分布をして、第１ｎ+バッファ領域２０の幅が広くなり、不純物濃度のピーク値が低くなっている点である。但し、不純物ドーズ量は図５のＩＧＢＴの第１ｎ+バッファ領域１３と同じである。この不純物濃度分布は、製造工程中の熱処理で広くなった場合を示し、実デバイスでのバッファ領域の不純物濃度分布はこのようになる。この場合も、図５のＩＧＢＴと同様の効果が得られる。
図１１は、図１０のＩＧＢＴのターンオフ時の電圧電流波形の図である。第１ｎ+バッファ領域２０の厚さ（底部の幅）は１４μｍとし、中心位置は図５の第１ｎ+バッファ領域１３の厚さの中心位置と一致させた。
【００４５】
このように、第１ｎ+バッファ領域２０の不純物ドーズ量と第１ｎ+バッファ領域２０の中心位置を、図５のＩＧＢＴの第１ｎ+バッファ領域１３の不純物ドーズ量と中心位置に合わせることで、第１ｎ+バッファ領域２０の厚さ（幅）と不純物濃度のピーク値に関係なく、図５と同じように、ターンオフ時の電圧・電流波形の振動を抑制することができる。このことは、第２ｎ+バッファ領域１４についても同様である。また、定格電圧が異なるＩＧＢＴにおいても同様である。
【００４６】
【発明の効果】
この発明によれば、ドリフト領域内にバッファ領域を形成することで、定格電圧を安定に確保し、ターンオフ損失と定常損失を合わせた総合損失の低減を図りながら、さらにターンオフ時の電圧波形の振動を抑制できる。
また、コレクタ領域と接して、第２のバッファ領域を形成することで、ドリフト領域内に形成する第１のバッファ領域の不純物ドーズ量を低減できて、定格電圧を安定に確保し、ターンオフ損失と定常損失を合わせた総合損失の低減を図りながら、さらにターンオフ時の電圧波形の振動を抑制できる。
【００４７】
また、第１のバッファ領域と第２のバッファ領域の間のドリフト領域の不純物濃度を高めることで、定格電圧を安定に確保し、ターンオフ損失と定常損失を合わせた総合損失の低減を図りながら、さらにターンオフ時の電圧波形の振動を抑制できる。
【図面の簡単な説明】
【図１】 この発明の第１実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は（ａ）のＹ−Ｙ線での不純物プロフィルの図
【図２】 図１のＩＧＢＴの定格電圧印加時の内部状態をシミュレーションした図
【図３】 図１のＩＧＢＴの室温でのターンオフ波形をシミュレーションした図
【図４】 図１のＩＧＢＴのターンオフ時の内部状態をシミュレーションした図
【図５】 この発明の第２実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は（ａ）のＹ−Ｙ線の不純物プロフィルの図
【図６】図５のＩＧＢＴの定格電圧印加時の内部状態をシミュレーションした図
【図７】 図５のＩＧＢＴのターンオフ時の電圧電流波形を示す図
【図８】 図５のＩＧＢＴのターンオフ時の内部状態をシミュレーションした図
【図９】 この発明の第３実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は（ａ）のＹ−Ｙ線の不純物プロフィルの図
【図１０】 この発明の第４実施例の半導体装置であり、その不純物プロフィル図
【図１１】 図１０のＩＧＢＴのターンオフ時の電圧電流波形の図
【図１２】 従来のパンチスルー型ＩＧＢＴ（ＰＴ−ＩＧＢＴ）の要部断面図
【図１３】 従来のノンパンチスルー型ＩＧＢＴ（ＮＰＴ−ＩＧＢＴの要部断面図
【図１４】 ＦＳ−ＩＧＢＴの要部断面図
【図１５】 ターンオフ時の電圧・電流波形図
【図１６】 従来型の電界分布と理想状態の電界分布の模式図を示し、（ａ）はＰＴ−ＩＧＢＴの場合の図、（ｂ）はＮＰＴ−ＩＧＢＴの場合の図、（ｃ）はＦＳ−ＩＧＢＴの場合の図、（ｄ）は理想的な電界強度分布（四角形）の図
【図１７】 アバランシェ電圧Ｖavと比抵抗の関係を示す図
【符号の説明】
１ ｐ+ベース領域
２ ｎ++エミッタ領域
３ ｎ+バッファ領域
４ ｐ++コレクタ領域
５ 第１ｎ-ドリフト領域
６、１５ 第２ｎ-ドリフト領域
７ トレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 層間絶縁膜
１１ エミッタ電極
１２ コレクタ電極
１３、１６ 第１ｎ+バッファ領域
１４、１７、２０ 第２ｎ+バッファ領域
１５ 第２ｎドリフト領域
１００ ｎ半導体基板
【発明の属する技術分野】
この発明は、絶縁ゲート型バイポーラトランジスタ（以後、ＩＧＢＴと略す）に関する。
【０００２】
【従来の技術】
図１２は、従来のパンチスルー型ＩＧＢＴ（以後、ＰＴ−ＩＧＢＴと略す）の要部断面図である。ＰＴ−ＩＧＢＴは、オフ時においてｎ- ドリフト領域５５内を完全に空乏化しｎ+バッファ領域５３まで空乏端が到達することからその名称が付けられている。構造は、ｎ-ドリフト領域５５、ｎ+バッファ領域５３およびｐ++コレクタ領域５４からなるエピタキシャルウェハを使用している。なお、縦型ＩＧＢＴにおいては、オン電圧を低くするためにｐ++コレクタ領域５４の濃度を高くして、少しでも抵抗成分を小さくしなければならない。その結果、ｐ++コレクタ領域５４からｎ-ドリフト領域５５内に注入されるキャリアは非常に多く、このままではスイッチング損失およびスイッチング速度が著しく悪化するため、ライフタイムキラーを導入して、デバイス特性を調整している。
【０００３】
尚、図中の５１はｐ+ベース領域、５２はｎ++エミッタ領域、５７はトレンチ、５８はゲート絶縁膜、５９はゲート電極、６０は層間絶縁膜、６１はエミッタ電極、６２はコレクタ電極、２００はエピタキシャル成長で形成した半導体基板である。
図１３は、従来のノンパンチスルー型ＩＧＢＴ（以後、ＮＰＴ−ＩＧＢＴと略す）の要部断面図である。ＮＰＴ−ＩＧＢＴは、オフ時でもｎ-ドリフト領域６５内が完全に空乏化せず、ｐ++コレクタ領域５４まで空乏端が到達しないことからその名称が付けられている。構造は、ｎ-ドリフト領域６５およびｐ++コレクタ領域５４で形成されており、ｎ-ドリフト領域６５だけのＦＺウェハの裏面にｐ++コレクタ領域５４を低温拡散技術プロセスにて形成する。ＮＰＴ−ＩＧＢＴは、裏面のｐ++コレクタ領域５４の不純物濃度（厳密には厚みも寄与する）にて、デバイス特性を調整しているので、ＰＴ−ＩＧＢＴと違ってライフタイムキラーは導入していない。
【０００４】
最近では、更なる低損失化を目指した、フィールドストップ型ＩＧＢＴ（以後、ＦＳ−ＩＧＢＴと略す）が登場してきている（例えば、非特許文献１を参照）。図１４は、ＦＳ−ＩＧＢＴの要部断面図である。ＦＳ−ＩＧＢＴは、ＰＴ−ＩＧＢＴとＮＰＴ−ＩＧＢＴのそれぞれの長所を兼ね備えたＩＧＢＴとなっている。構造はｎ-ドリフト領域７５、ＦＳ領域７６およびｐ++コレクタ領域５４からなっている。ＦＳ領域７６（ｎ+層）を導入することで必要な耐圧を得るためのｎ-ドリフト領域７５の厚みを薄くすることができるのでオン電圧低減が可能である。更に、ＦＳ領域７６およびｐ++コレクタ領域５４が非常に薄いので、Ｔｒａｎｓｐａｒｅａｎｃｙ Ｅｍｉｔｔｅｒ効果（極めて厚みが薄いｐ++コレクタ領域５４から極めて薄いｎ型のＦＳ領域７６を介してｎ-ドリフト領域７５へ注入される正孔の数がこれらの領域の幅と不純物濃度で制御される効果のこと（非特許文献２を参照）により、各層に蓄積しているキャリアが少ないのでスイッチング損失が抑えられる。また、ＮＰＴ−ＩＧＢＴと同様に、ｐ++コレクタ領域の濃度でデバイス特性を調整しているため、ライフタイムキラーは導入していない。
【０００５】
縦型パワーデバイスであるＩＧＢＴは、そのデバイス厚の超薄型化が総合損失低減の為の重要なアイテムになる。先に紹介したＩＧＢＴは、ＰＴ−ＩＧＢＴからＮＰＴ−ＩＧＢＴとなり、ＮＰＴ−ＩＧＢＴからＦＳ−ＩＧＢＴと進歩するに従い、そのデバイス厚みが薄くなってきている。
総合損失の低減は先の薄型化で達成できるが、一方、薄型化に伴いターンオフ時の電圧・電流波形の振動現象が懸念される。
総合損失とは、デバイスの本質的な特性を示すもので、その内訳は定常損失（ＩＧＢＴのオン電圧）＋ターンオフ損失（ターンオフ時の損失）＋ターンオン損失（ターンオン時の損失）のそれぞれの和である。ここでの総合損失とは、定常損失＋ターンオフ損失と位置付ける。その理由は、ターンオン損失は主にアプリケーション上の回路定数またはＩＧＢＴとペアで設置されるダイオードの特性に大きく寄与するからである。つまり、デバイス厚みの薄型化は、総合損失の低減に直結する。
【０００６】
一方、ターンオフ時の電圧・電流波形の振動現象とは、図１５に示すように、電流・電圧波形が振動波形となることを言う。この波形振動が起こると、アプリケーション上でのノイズ問題となり、更には、発振によるサージ電圧により素子破壊を招く恐れがある。デバイスの厚さを薄くしていくと、ターンオフ損失は低減するもののターンオフ時の電圧・電流波形の振動が激しくなり、その結果、サージ電圧（振動のピークの電圧）は急上昇の一途をたどる。
また、ターンオフ損失を減少させるために、バッファ層を２段とし、最初に空乏層の先端が当たる第１段の不純物濃度を高くし、第２段の不純物濃度を小さくして、さらに第１段のバッファ層に多数のライフタイムキラーを導入する方法が開示されている（例えば、特許文献１参照）。しかし、この特許文献ではターンオフ時の電圧・電流波形の振動現象については説明されていない。
【０００７】
【特許文献１】
特許第２５２６６５３号公報
【非特許文献１】
ＩＳＰＳＤ'００．ｐｐ３５５〜ｐｐ３５８（２０００）
【非特許文献２】
ＩＥＥＥ'９７，ｐｐ２１３〜ｐｐ２１６（１９９７）
【０００８】
【発明が解決しようとする課題】
前記のように、従来のＦＳ−ＩＧＢＴでは、半導体基板の薄膜化によって、ターンオフ損失と定常損失を合わせた総合損失を低減することはできるが、ターンオフ時の電圧・電流波形の振動を抑制することは困難である。
この発明の目的は、前記の課題を解決して、半導体基板を薄膜化し、ターンオフ損失と定常損失を合わせた総合損失の一層の低減と、ターンオフ時の電圧・電流波形の振動の抑制を図ることができる半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
前記の目的を達成するために、第１導電形の半導体基板の第１主面に形成した第２導電形の第１半導体領域（ｐ+ベース領域）と、該第１半導体領域の表面に形成した第１導電形の第２半導体領域（ｎ++エミッタ領域）と、前記第１半導体領域と前記半導体基板に挟まれた前記第１半導体領域上にゲート絶縁膜を介して形成したゲート電極と、前記第２半導体領域上に形成した第１主電極と、前記半導体基板の第２主面に形成した第２導電形の第３半導体領域（ｐ++コレクタ領域）と、該第３半導体領域上に形成した第２主電極とを具備する半導体装置（ＩＧＢＴ）もしくは、第１導電形の半導体基板の第１主面に形成した第２導電形の第１半導体領域と、該第１半導体領域の表面層に形成した第１導電形の第２半導体領域と、前記第１半導体領域と前記第２半導体領域を貫通し前記半導体基板に達して形成されたトレンチと、該トレンチ内にゲート絶縁膜を介して形成したゲート電極と、前記第２半導体領域上に形成した第１主電極と、前記半導体基板の第２主面に形成した第２導電形の第３半導体領域と、該第３半導体領域上に形成した第２主電極とを具備する半導体装置において、 前記第１半導体領域と前記第３半導体領域に挟まれた前記半導体基板（第１のｎ-ドリフト領域）内に前記第１半導体領域（ｐ+ベース領域）および前記第３半導体領域（ｐ++コレクタ領域）と離して、前記半導体基板より高い不純物濃度の第１導電形の第４半導体領域（ｎ+バッファ領域）を形成し、定格電圧の印加により形成される空乏層の先端が、該第４半導体領域内に留まり、かつ前記第１半導体領域と前記第４半導体領域に挟まれた前記半導体基板の厚さをＷ１（μｍ）とし、定格電圧をＶ ces （Ｖ）としたとき、
【数３】
０．０６０×Ｖ ces ≦Ｗ１≦０．０７５×Ｖ ces を満足する構成とする。
【００１０】
また、第１導電形の半導体基板と、該半導体基板の第１主面に形成した第２導電形の第１半導体領域と、該第１半導体領域の表面に形成した第１導電形の第２半導体領域と、前記第１半導体領域と前記半導体基板に挟まれた前記第１半導体領域上にゲート絶縁膜を介して形成するゲート電極と、前記第２半導体領域上に形成する第１主電極と、前記半導体基板の第２主面に形成する第２導電形の第３半導体領域と、該第３半導体領域上に形成した第２主電極とを具備する半導体装置もしくは、第１導電形の半導体基板と、該半導体基板の第１主面の表面層に形成した第２導電形の第１半導体領域と、該第１半導体領域の表面層に形成した第１導電形の第２半導体領域と、前記第１半導体領域と前記第２半導体領域を貫通し前記半導体基板に達して形成されたトレンチと、該トレンチ内をゲート絶縁膜を介して形成したゲート電極と、前記第２半導体領域上に形成した第１主電極と、前記半導体基板の第２主面に形成した第２導電形の第３半導体領域と、該第３半導体領域上に形成した第２主電極とを具備する半導体装置において、前記第１半導体領域と前記第３半導体領域に挟まれた前記半導体基板（第１のｎ-ドリフト領域）内に前記第１半導体領域および前記第３半導体領域と離して、前記半導体基板より高い不純物濃度の第１導電形の第５半導体領域（第１のｎ+バッファ領域）を形成し、前記第３半導体領域と前記第５半導体領域に挟まれた前記半導体基板（第２のｎ-ドリフト領域）内であって、前記第３半導体領域と接し、前記半導体基板より高い不純物濃度の第１導電形の第６半導体領域（第２のｎ+バッファ領域）を形成し、定格電圧の印加により形成される空乏層の先端が、前記第６半導体領域内に留まる構成とする。
【００１１】
また、前記第５半導体領域と前記第６半導体領域に挟まれた前記半導体基板内に、前記第５半導体領域と前記第６半導体領域に接して形成され、前記半導体基板より高く、前記第５、第６半導体領域より低い不純物濃度の第１導電形の第７半導体領域を形成し、定格電圧の印加により形成される空乏層の先端が、前記第６半導体領域内に留まる構成とするとよい。
また、前記第５半導体領域と前記第６半導体領域のそれぞれの不純物ドーズ量を合計した不純物ドーズ量に対して、前記第５半導体領域の不純物ドーズ量の割合が４０％以上であるとよい。
【００１２】
【００１３】
また、前記第３半導体領域と前記第４半導体領域に挟まれた前記半導体基板（第２のｎドリフト領域）の厚さが、５μｍ以上で、１５μｍ以下であるとよい。
また、前記第１半導体領域と前記第４半導体領域に挟まれ、前記第５、第６半導体領域を含んだ前記半導体基板（第１、第２のｎドリフト領域と第１、第２のｎバッファ領域を含む領域）の厚さをＷ２（μｍ）とし、定格電圧をＶces（Ｖ）としたとき、
【００１４】
【数４】
０．０７５×Ｖces ≦Ｗ２≦０．０７５×Ｖces ＋３５を満足するとよい。
また、前記第４の半導体領域の不純物ドーズ量が、１×１０12ｃｍ-2以上であるとよい。
また、前記第５半導体領域と前記第６半導体領域の不純物ドーズ量の合計の不純物ドーズ量が、１×１０12ｃｍ-2以上であるとよい。
【００１５】
また、前記第５半導体領域の不純物ドーズ量が、前記第５半導体領域と前記第６半導体領域の合計の不純物ドーズ量の４０％以上であるとよい。
〔作用〕
ＩＧＢＴの電界分布について説明する。図１６は従来型の電界分布と理想状態の電界分布の模式図であり、同図（ａ）はＰＴ−ＩＧＢＴの場合の図、同図（ｂ）はＮＰＴ−ＩＧＢＴの場合の図、同図（ｃ）はＦＳ−ＩＧＢＴの場合の図、同図（ｄ）は理想的な電界強度分布の図である。ここでの電界強度を距離で積分したものが電圧（耐圧）となる。最も薄くするための理想の電界分布は、四角形状の電界分布である。この四角形状の電界分布を達成するためには、基板比抵抗を非常に高比抵抗（数１００Ωｃｍ以上）にするか、ここでは説明を省くが、縦型ｐｎｐｎ接合を繰り返した接合を有する超接合構造で得ることができる。
【００１６】
ここでデバイスの定格電圧（ここでは、スペック表示されるコレクタ・エミッタ間の定格電圧値（ＶＣＥＯの値）のことをいう）を得るドリフト領域の最小の厚さｔは、〔数６〕から求まる。例えば、定格電圧が６００Ｖの場合、ドリフト領域として最小の厚みは、３５μｍである。１２００Ｖ耐圧クラスの場合は単純に２倍の７０μｍとなる。
定格電圧Ｖcesは、アバランシェ電圧Ｖavに対して０．８倍程度から１倍未満で決定される。アバランシェ電圧Ｖavは、アバランシェ降伏電界Ｅavとなる電圧であり、その値は１．７５×１０5 Ｖ／ｃｍである。
【００１７】
また、このアバランシェ降伏電界が、ドリフト領域全域に印加されるとして、アバランシェ電圧Ｖav（Ｖ）とドリフト領域の厚さｔ（ｃｍ）の関係は次式で表される。
【００１８】
【数５】
t Ｖav＝∫Ｅavｄｔ
0 となる。
尚、∫は積分記号であり、ｔは図１、図５、図９のｎドリフト領域５の厚さＷ１に相当する。Ｖav＝６００Ｖとした場合のドリフト領域の厚さの最小値ｔMIN0を求めると
【００１９】
【数６】
tMIN0 ６００＝∫１．７５×１０5 ｄｔ＝１．７５×１０5 ×ｔ
0 ｔMIN ＝３４×１０-4ｃｍ＝３４μｍとなる。
従って、アバランシェ降伏が起こらないドリフト領域の厚さの最小値としては３４μｍより大きな３５μｍとする。つまり、定格電圧Ｖces＝６００Ｖを印加したときの、ドリフト領域の厚さの最小値ｔMIN（Ｗ１の最小値）を３５μｍとする。
【００２０】
一方、定格電圧Ｖces＝６００Ｖを印加したときのドリフト領域の厚さの最大値ｔMAX0は、
【００２１】
【数７】
tMAX0 ６００＝∫０．８×Ｅavｄｔ
0
tMAX0
＝∫０．８×１．７５×１０5 ｄｔ＝１．４×１０5 ×ｔ
0 ｔMAX0＝４３μｍとなる。
【００２２】
従って、多少余裕をみて、ドリフト領域の厚さの最大値ｔMAX（Ｗ１の最大値）を４５μｍとする。
前記のことから、６００Ｖ定格電圧のＩＧＢＴに対して、ドリフト領域の厚さｔは
【００２３】
【数８】
３５μｍ≦Ｗ１≦４５μｍとなる。
また、定格電圧Ｖcesで一般化し、他の定格電圧にもドリフト領域の厚さを適用できるようにすると
【００２４】
【数９】
０．０６０×Ｖces≦Ｗ１≦０．０７５×Ｖcesとなる。しかし、このまま従来のＦＳ−ＩＧＢＴを作製してしまうと、ターンオフ・スイッチング時に空乏層がコレクタ層まで一気に広がってしまい、振動波形を引き起こす。この振動波形を抑制するためには、ターンオフが終了するまでにコレクタ側により多くのキャリアを残しておくことが必要である。
【００２５】
そのために、バッファ領域とコレクタ領域の間に第２ドリフト領域を設け、この箇所にキャリアを蓄積することで、振動を抑制する。この第２ドリフト領域の厚さは５μｍから１５μｍの範囲がよい。
また、コレクタ領域に第２のバッファ領域を接して形成する場合は、定格電圧を印加したとき、空乏層の先端が第２のバッファ領域に達するようにする。その場合のドリフト領域全体（第１、第２のバッファ層を含む）の厚さＷ２（μｍ）は、
【００２６】
【数１０】
０．０７５×Ｖces≦Ｗ２≦０．０７５×Ｖces＋３５とすることで、従来のＦＳ−ＩＧＢＴよりドリフト領域の厚さを薄くできて、定格電圧の安定した確保と電圧波形の振動を抑制することができる。
【００２７】
【発明の実施の形態】
以下の説明では、第１導電型をｎ型、第２導電型をｐ型としているが、逆であっても構わない。
〔実施例１〕
図１は、この発明の第１実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のＹ−Ｙ線での不純物プロフィルの図である。ここでは、トレンチ型のＩＧＢＴのセルを示した。勿論、プレーナ型のＩＧＢＴでも構わない。
【００２８】
ｎ半導体基板１００の表面層にｐ+ベース領域１を形成し、このｐ+ベース領域１の表面層にｎ++エミッタ領域２を形成し、ｐ+ベース領域１とｎ++エミッタ領域２を貫通し、ｎ半導体基板１００に達するトレンチ７を形成し、トレンチ７内をゲート絶縁膜８を介してポリシリコンを充填してゲート電極９を形成し、ｎ++エミッタ領域２上にエミッタ電極１１を形成する。尚、図中の１０は層間絶縁膜である。
一方、ｎ半導体基板１００内にｎ+バッファ領域３を形成し、ｎ半導体基板１００の裏面にｐ++コレクタ領域４を形成し、ｐ++コレクタ領域４上にコレクタ電極１２を形成する。
【００２９】
前記のｎ半導体基板１００で、ｐ+ベース領域１とｎ+バッファ領域３に挟まれた領域が第１ｎ-ドリフト領域５、ｎ+バッファ領域３とｐ++コレクタ領域４に挟まれた領域が第２ｎ-ドリフト領域６である。
前記のように、ｎ+バッファ領域３をｐ+ベース領域１とｐ++コレクタ領域４に挟まれたｎ半導体基板１００に形成し、その不純物ドーズ量を１０12ｃｍ-2以上とし、定格電圧を印加したとき、空乏層の先端がこのｎ+バッファ領域内で停止するように、第１ｎ-ドリフト領域５の厚さＷ１（μｍ）を次式の範囲に設定する。
【００３０】
【数１１】
０．０６０Ｖces≦Ｗ１（μｍ）≦０．０７５Ｖces但し、Ｖces（Ｖ）は定格電圧である。このように第１ｎ-ドリフト領域５の厚さＷ１を薄く設定することで総合損失（ターンオフ損失と定常損失を合わせた損失）を低減できる。また、第２ｎ+バッファ領域６の厚さＷ２を５μｍ〜１５μｍとすることで、ターンオフ時のコレクタ・エミッタ間電圧電圧波形の振動が抑制され、安定した定格電圧を確保できる。
【００３１】
前記の不純物ドーズ量が１０12ｃｍ-2未満では、６００Ｖの定格電圧が確保が困難となる。また、Ｗ１＜０．０６０Ｖcesとなると、電界強度が高く成りすぎて、ＩＧＢＴが絶縁破壊を起こす。一方、Ｗ１＞０．０７５Ｖcesとなると、ドリフト領域が長くなり総合損失が大きくなる。また、第２ｎ-ドリフト領域を５μｍ未満とすると、ターンオフ時にこの箇所に蓄積するキャリアが減少して電圧波形の振動が大きくなり、１５μｍを超えるとドリフト領域が長くなり総合損失が大きくなる。
つぎに、このＩＧＢＴの定格電圧を６００Ｖとした場合の諸元の一例を具体的に説明する。ｎ半導体基板の厚さは５６μｍ、第１ｎ-ドリフト領域は厚さＷ１は４４μｍで比抵抗は３００Ωｃｍである。ｎ+バッファ領域の厚さは１μｍで不純物ドーズ量は１．６×１０12ｃｍ-2である。第２ｎ-ドリフト領域の厚さは１０．８μｍで比抵抗は３００Ωｃｍである。ｐ++コレクタ領域の厚さは０．２μｍで不純物ドーズ量は１×１０15ｃｍ-2である。尚、トレンチ深さは５μｍで、ｐ+ベース領域の厚さは４μｍで不純物ドーズ量は１×１０14ｃｍ-2であり、ｎエミッタ領域の厚さｔは１μｍで不純物ドーズ量は１×１０15ｃｍ-2である。これらの諸元でシミュレーションした結果についてつぎに説明する。
【００３２】
図２は、図１のＩＧＢＴの定格電圧印加時の内部状態をシミュレーションした図である。第１ｎ-ドリフト領域内に広がった電界分布は四角形状となっており、理想の電界分布に近い。またｎ+バッファ領域３の不純物ドーズ量としては、耐圧がｎ++エミッタ領域２側のアバランシェで決まるドーズ量に決定するのが良く、表１から、このドーズ量は１．０×１０12ｃｍ-2以上がよい。
【００３３】
尚、表のリーチスルーモードとは、アバランシェ電圧で空乏層がｎ+バッファ領域を突き抜けるモードであり、ノンリーチスルーモードとは、アバランシェ電圧で空乏層が突き抜けないモードであり、空乏層がｎ+バッファ領域内に留まるモードをいう。
図３は、図１のＩＧＢＴの室温でのターンオフ波形をシミュレーションした図である。電流は１５０Ａで印加電圧は３００Ｖとした。ｎ半導体基板１００の厚さは５６μｍとした。ターンオフ時の電圧・電流波形の振動は図１５と比べて大幅に抑制されている。その結果、サージ電圧（振動波形のピークの電圧）も大幅に低減している。
【００３４】
図４は、図１のＩＧＢＴのターンオフ時の内部状態をシミュレーションした図である。前記したように、振動波形抑制、サージ電圧の低減のためにはｐ++コレクタ領域４側により多くのキャリアを蓄積しておくことが重要である。図示しないが従来のＦＳ−ＩＧＢＴは空乏層がＦＳ領域に到達すると、ＦＳ領域から吐き出されたキャリアが少なく、そのため、（−ｄｉ／ｄｔ）が極めて大きくなり、この大きな（−ｄｉ／ｄｔ）に相当して、大きな電圧（＋ｄｖ／ｄｔ）が発生し、これがサージ電圧となる。
一方、本発明のＩＧＢＴはｎバッファ領域に空乏層が届いてもｎ+バッファ領域３−ｐ++コレクタ領域４の間に１×１０16ｃｍ-3以上の十分なキャリアが留まっていることで、ターンオフ時の電圧ピーク（サージ電圧）を低くすることが出来る。
【００３５】
尚、図１７に示すアバランシェ電圧Ｖavと比抵抗の関係から、比抵抗が１００Ωｃｍ以上あればアバランシェ電圧Ｖavは７５０Ｖ以上となり、６００Ｖの定格電圧Ｖcesを十分確保できる。また、１００Ωｃｍ以上では、電界強度は厚さに対してほぼフラットとなり、理想的な電界強度分布（四角形）となる。
〔実施例２〕
図５は、この発明の第２実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のＹ−Ｙ線の不純物プロフィルの図である。ここでは、トレンチ型のＩＧＢＴのセルを示した。勿論、プレーナ型のＩＧＢＴでも構わない。
【００３６】
第１実施例との違いは、ｐ++コレクタ領域４と接する第２ｎ+バッファ領域１４を形成し、定格電圧を印加したときの空乏層の先端が、第１ｎ+バッファ領域１３を通り抜け第２ｎ+バッファ領域１４に達する点である。
第１ｎ+バッファ領域１３と第２ｎ+バッファ領域１４を合わせた不純物ドーズ量を1 ×１０12ｃｍ-2以上とし、第１ｎ+バッファ領域１３の不純物ドーズ量の割合を４０％以上とし、その他の諸元を第１実施例と同じにすることで、第１実施例と同様の効果を得ながら、電圧波形の振動を一層抑制することができる。このように第２ｎ+バッファ領域１４を形成することで、第１ｎ+バッファ領域１３の不純物ドーズ量を低下させることができる点がこの実施例の特徴である。この第１ｎ+バッファ領域１３の不純物ドーズ量を低下させることで、第２ｎ-ドリフト領域６に蓄積した正孔を第１ｎ+バッファ領域１３を超えて第１ｎ-ドリフト領域５へ効果的に注入できるため、ターンオフ時の電圧波形の振動が図１のＩＧＢＴより抑制される。
【００３７】
この第１ｎ+バッファ領域１３の不純物ドーズ量の割合を４０％未満とすると、空乏層の先端が容易に第１ｎ+バッファ領域１３を通過し、第１ｎ+バッファ領域１３を形成した効果が小さくなり、電圧波形の振動が大きくなる。
また、ｐ+ベース領域１とｐ++コレクタ領域４の間の距離をＷ２（μｍ）としたとき（Ｗ２は、第１ｎ-ドリフト領域５の厚さ、第１ｎ+バッファ領域１３の厚さ、第２ｎ-ドリフト領域６の厚さ、第２ｎ+バッファ領域４の厚さを含む）、
【００３８】
【数１２】
０．０７５Ｖces≦Ｗ２＜０．０７５Ｖces＋３５とすることで安定した定格電圧を確保できる。Ｗ２が０．０７５Ｖces（μｍ）未満になると、電界強度が高くなり過ぎて、安定した耐圧が得にくくなり、（０．０７５Ｖces（μｍ）＋３５（μｍ））以上となると、第１ｎ+バッファ領域１３がない従来のＦＳ−ＩＧＢＴのＦＳ領域の厚さとドリフト領域の厚さを合計した厚さと同じになり、総合損失を低減することができない。
【００３９】
つぎに、このＩＧＢＴの定格電圧を６００Ｖとした場合の諸元の一例を具体的に説明する。ｎ半導体基板の厚さは５６μｍ、第１ｎ-ドリフト領域は厚さＷ１は４４μｍで比抵抗が３００Ωｃｍである。第１ｎ+バッファ領域の厚さは１μｍで、第２ｎ+バッファ領域の厚さは１μｍである。第２ｎ-ドリフト領域の厚さは１０．８μｍで比抵抗は３００Ωｃｍである。ｐ++コレクタ領域の厚さは０．２μｍで不純物ドーズ量は１×１０15ｃｍ-2である。第１ｎ+バッファ領域１３と第２ｎ+バッファ領域１４を合わせた不純物ドーズ量を１．０×１０12ｃｍ-2以上とする。ここでは、第１ｎ+バッファ領域１３の不純物ドーズ量を０．８×１０12ｃｍ-2、第２ｎ+バッファ領域１４の不純物ドーズ量を１．２×１０12ｃｍ-2とし、合わせた不純物ドーズ量を２．０×１０12ｃｍ-2とする。尚、トレンチ７の深さは５μｍで、ｐ+ベース領域１の厚さは４μｍで不純物ドーズ量は１×１０14ｃｍ-2であり、ｎ++エミッタ領域２の厚さは１μｍで不純物ドーズ量は１×１０15ｃｍ-2である。これらの諸元でシミュレーションした結果についてつぎに説明する。
【００４０】
図６は、図５のＩＧＢＴの定格電圧印加時の内部状態をシミュレーションした図である。
第１ｎ+バッファ領域１３と第２ｎ+バッファ領域１４を合わせた不純物ドーズ量を１０12ｃｍ-2以上とし、第１ｎ+バッファ領域１３の不純物ドーズ量の割合を４０％以上とする。空乏層は第２ｎ+バッファ領域１４まで達し、第１ｎ-ドリフト領域５および第２ｎ-ドリフト領域６内に広がった電界分布は四角形状となっている。
図７は、図５のＩＧＢＴのターンオフ時の電圧電流波形を示す図である。条件は接合部温度Ｔｊは室温、電流は１５０Ａ、印加電圧は３００Ｖである。図５のＩＧＢＴは、電圧ピークが過ぎた後に第１ｎバッファ領域１３を介してキャリアが第１ｎ-ドリフト領域５内に徐々に注入されるので、図１のＩＧＢＴよりもソフトターンオフ波形（電圧上昇率が緩やかで、ピーク電圧後の立ち下がり電圧の減少率も緩やかな波形で、振動が抑制された波形：ここでは振動が発生していない）となる。つまりターンオフ時の電圧波形の振動は図１のＩＧＢＴよりさらに抑制される。
【００４１】
図８は、図５のＩＧＢＴのターンオフ時の内部状態をシミュレーションした図である。図４と比べると第１ｎ+バッファ領域１３の不純物ドーズ量が少ないために、第２ｎ+ドリフト領域６に蓄積したキャリアが第１ｎ-ドリフト領域５に入り込み、そのために図７で示すように電圧の振動は消滅している。
〔実施例３〕
図９は、この発明の第３実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のＹ−Ｙ線の不純物プロフィルの図である。ここでは、トレンチ型のＩＧＢＴのセルを示した。勿論、プレーナ型のＩＧＢＴでも構わない。
【００４２】
図５のＩＧＢＴとの違いは、第２ｎ-ドリフト領域１５の不純物濃度を第１ｎ-ドリフト領域５より高く、第１ｎ+バッファ領域１６より低くした点である。このように、第２ｎ-ドリフト領域１５の不純物濃度を高くすることで、定格電圧を印加したときの空乏層が伸びにくくなり、第２ｎ + バッファ領域１７の不純物ドーズ量を図５のＩＧＢＴより低くできる。第２ｎ+バッファ領域１７の不純物ドーズ量を低下させることで、ｐ++コレクタ領域４から第２ｎ-ドリフト領域１５への正孔の注入効率を高め、第２ｎ-ドリフト領域１５に蓄積するキャリアを増加できる。第２ｎ-ドリフト領域１５に蓄積するキャリアが増加することで、第１ｎ+バッファ領域１６を介して第１ｎ-ドリフト領域５へ流れるキャリアが増えて、ターンオフ時の電圧波形の振動を図５のＩＧＢＴよりさらに抑制できる。
【００４３】
また、注入効率が高くなることで、第２ｎドリフト領域の厚さを減少させても振動を抑制するために必要なキャリア量が確保できる。そのため、第２ｎドリフト領域の厚さを減少させても、振動を抑制できる。また、第２ｎドリフト領域の厚さが減少することで総合損失を低減できる。
尚、第１実施例のｎ+バッファ領域３および第２、第３実施例の第１ｎ+バッファ領域１３、１６は、平面的には半導体基板全面に形成されるが、選択的に形成した場合も同様の効果が期待される。
〔実施例４〕
図１０は、この発明の第４実施例の半導体装置であり、その不純物プロフィル図である。
【００４４】
図５のＩＧＢＴの不純物プロフィル（図５（ｂ））との違いは、第１ｎ+バッファ領域２０の不純物濃度分布が正規分布をして、第１ｎ+バッファ領域２０の幅が広くなり、不純物濃度のピーク値が低くなっている点である。但し、不純物ドーズ量は図５のＩＧＢＴの第１ｎ+バッファ領域１３と同じである。この不純物濃度分布は、製造工程中の熱処理で広くなった場合を示し、実デバイスでのバッファ領域の不純物濃度分布はこのようになる。この場合も、図５のＩＧＢＴと同様の効果が得られる。
図１１は、図１０のＩＧＢＴのターンオフ時の電圧電流波形の図である。第１ｎ+バッファ領域２０の厚さ（底部の幅）は１４μｍとし、中心位置は図５の第１ｎ+バッファ領域１３の厚さの中心位置と一致させた。
【００４５】
このように、第１ｎ+バッファ領域２０の不純物ドーズ量と第１ｎ+バッファ領域２０の中心位置を、図５のＩＧＢＴの第１ｎ+バッファ領域１３の不純物ドーズ量と中心位置に合わせることで、第１ｎ+バッファ領域２０の厚さ（幅）と不純物濃度のピーク値に関係なく、図５と同じように、ターンオフ時の電圧・電流波形の振動を抑制することができる。このことは、第２ｎ+バッファ領域１４についても同様である。また、定格電圧が異なるＩＧＢＴにおいても同様である。
【００４６】
【発明の効果】
この発明によれば、ドリフト領域内にバッファ領域を形成することで、定格電圧を安定に確保し、ターンオフ損失と定常損失を合わせた総合損失の低減を図りながら、さらにターンオフ時の電圧波形の振動を抑制できる。
また、コレクタ領域と接して、第２のバッファ領域を形成することで、ドリフト領域内に形成する第１のバッファ領域の不純物ドーズ量を低減できて、定格電圧を安定に確保し、ターンオフ損失と定常損失を合わせた総合損失の低減を図りながら、さらにターンオフ時の電圧波形の振動を抑制できる。
【００４７】
また、第１のバッファ領域と第２のバッファ領域の間のドリフト領域の不純物濃度を高めることで、定格電圧を安定に確保し、ターンオフ損失と定常損失を合わせた総合損失の低減を図りながら、さらにターンオフ時の電圧波形の振動を抑制できる。
【図面の簡単な説明】
【図１】 この発明の第１実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は（ａ）のＹ−Ｙ線での不純物プロフィルの図
【図２】 図１のＩＧＢＴの定格電圧印加時の内部状態をシミュレーションした図
【図３】 図１のＩＧＢＴの室温でのターンオフ波形をシミュレーションした図
【図４】 図１のＩＧＢＴのターンオフ時の内部状態をシミュレーションした図
【図５】 この発明の第２実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は（ａ）のＹ−Ｙ線の不純物プロフィルの図
【図６】図５のＩＧＢＴの定格電圧印加時の内部状態をシミュレーションした図
【図７】 図５のＩＧＢＴのターンオフ時の電圧電流波形を示す図
【図８】 図５のＩＧＢＴのターンオフ時の内部状態をシミュレーションした図
【図９】 この発明の第３実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は（ａ）のＹ−Ｙ線の不純物プロフィルの図
【図１０】 この発明の第４実施例の半導体装置であり、その不純物プロフィル図
【図１１】 図１０のＩＧＢＴのターンオフ時の電圧電流波形の図
【図１２】 従来のパンチスルー型ＩＧＢＴ（ＰＴ−ＩＧＢＴ）の要部断面図
【図１３】 従来のノンパンチスルー型ＩＧＢＴ（ＮＰＴ−ＩＧＢＴの要部断面図
【図１４】 ＦＳ−ＩＧＢＴの要部断面図
【図１５】 ターンオフ時の電圧・電流波形図
【図１６】 従来型の電界分布と理想状態の電界分布の模式図を示し、（ａ）はＰＴ−ＩＧＢＴの場合の図、（ｂ）はＮＰＴ−ＩＧＢＴの場合の図、（ｃ）はＦＳ−ＩＧＢＴの場合の図、（ｄ）は理想的な電界強度分布（四角形）の図
【図１７】 アバランシェ電圧Ｖavと比抵抗の関係を示す図
【符号の説明】
１ ｐ+ベース領域
２ ｎ++エミッタ領域
３ ｎ+バッファ領域
４ ｐ++コレクタ領域
５ 第１ｎ-ドリフト領域
６、１５ 第２ｎ-ドリフト領域
７ トレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 層間絶縁膜
１１ エミッタ電極
１２ コレクタ電極
１３、１６ 第１ｎ+バッファ領域
１４、１７、２０ 第２ｎ+バッファ領域
１５ 第２ｎドリフト領域
１００ ｎ半導体基板
Claims (9)
- 第１導電形の半導体基板の第１主面に形成した第２導電形の第１半導体領域と、該第１半導体領域の表面に形成した第１導電形の第２半導体領域と、前記第１半導体領域と前記半導体基板に挟まれた前記第１半導体領域上にゲート絶縁膜を介して形成したゲート電極と、前記第２半導体領域上に形成した第１主電極と、前記半導体基板の第２主面に形成した第２導電形の第３半導体領域と、該第３半導体領域上に形成した第２主電極とを具備する半導体装置もしくは、
第１導電形の半導体基板の第１主面に形成した第２導電形の第１半導体領域と、該第１半導体領域の表面に形成した第１導電形の第２半導体領域と、前記第１半導体領域と前記第２半導体領域を貫通し前記半導体基板に達して形成されたトレンチと、該トレンチ内にゲート絶縁膜を介して形成したゲート電極と、前記第２半導体領域上に形成した第１主電極と、前記半導体基板の第２主面に形成した第２導電形の第３半導体領域と、該第３半導体領域上に形成した第２主電極とを具備する半導体装置において、
前記第１半導体領域と前記第３半導体領域に挟まれた前記半導体基板内に前記第１半導体領域および前記第３半導体領域と離して、前記半導体基板より高い不純物濃度の第１導電形の第４半導体領域を形成し、定格電圧の印加により形成される空乏層の先端が、該第４半導体領域内に留まり、かつ前記第１半導体領域と前記第４半導体領域に挟まれた前記半導体基板の厚さをＷ１（μｍ）とし、定格電圧をＶ ces （Ｖ）としたとき、
- 第１導電形の半導体基板と、該半導体基板の第１主面に形成した第２導電形の第１半導体領域と、該第１半導体領域の表面に形成した第１導電形の第２半導体領域と、前記第１半導体領域と前記半導体基板に挟まれた前記第１半導体領域上にゲート絶縁膜を介して形成するゲート電極と、前記第２半導体領域上に形成する第１主電極と、前記半導体基板の第２主面に形成する第２導電形の第３半導体領域と、該第３半導体領域上に形成した第２主電極とを具備する半導体装置もしくは、
第１導電形の半導体基板と、該半導体基板の第１主面に形成した第２導電形の第１半導体領域と、該第１半導体領域の表面に形成した第１導電形の第２半導体領域と、前記第１半導体領域と前記第２半導体領域を貫通し前記半導体基板に達して形成されたトレンチと、該トレンチ内にゲート絶縁膜を介して形成したゲート電極と、前記第２半導体領域上に形成した第１主電極と、前記半導体基板の第２主面に形成した第２導電形の第３半導体領域と、該第３半導体領域上に形成した第２主電極とを具備する半導体装置において、
前記第１半導体領域と前記第３半導体領域に挟まれた前記半導体基板内に前記第１半導体領域および前記第３半導体領域と離して、前記半導体基板より高い不純物濃度の第１導電形の第５半導体領域を形成し、前記第３半導体領域と前記第５半導体領域に挟まれた前記半導体基板内であって、前記第３半導体領域と接し、前記半導体基板より高い不純物濃度の第１導電形の第６半導体領域を形成し、定格電圧の印加により形成される空乏層の先端が、前記第６半導体領域内に留まることを特徴とする半導体装置。 - 前記第５半導体領域と前記第６半導体領域に挟まれた前記半導体基板内に、前記第５半導体領域と前記第６半導体領域に接して形成され、前記半導体基板より高く、前記第５、第６半導体領域より低い不純物濃度の第１導電形の第７半導体領域を形成し、定格電圧の印加により形成される空乏層の先端が、前記第６半導体領域内に留まることを特徴とする請求項２に記載の半導体装置。
- 前記第５半導体領域と前記第６半導体領域のそれぞれの不純物ドーズ量を合計した不純物ドーズ量に対して、前記第５半導体領域の不純物ドーズ量の割合が４０％以上であることを特徴とする請求項２または３に記載の半導体装置。
- 前記第３半導体領域と前記第４半導体領域に挟まれた前記半導体基板の厚さが、５μｍ以上で、１５μｍ以下であることを特徴とする請求項１に記載の半導体装置。
- 前記第１半導体領域と前記第４半導体領域に挟まれ、前記第５、第６半導体領域を含んだ前記半導体基板の厚さをＷ２（μｍ）とし、定格電圧をＶces（Ｖ）としたとき、
【数２】
０．０７５×Ｖces ≦Ｗ２≦０．０７５×Ｖces ＋３５を満足することを特徴とする請求項２に記載の半導体装置。 - 前記第４の半導体領域の不純物ドーズ量が、１×１０12ｃｍ-2以上であることを特徴とする請求項１に記載の半導体装置。
- 前記第５半導体領域と前記第６半導体領域の不純物ドーズ量の合計の不純物ドーズ量が、１×１０12ｃｍ-2以上であることを特徴とする請求項２または３に記載の半導体装置。
- 前記第５半導体領域の不純物ドーズ量が、前記第５半導体領域と前記第６半導体領域の合計の不純物ドーズ量の４０％以上であることを特徴とする請求項８に記載の半導体装置。
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Cited By (2)
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