JP4093042B2 - 半導体装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
この発明は、絶縁ゲート型バイポーラトランジスタ(以後、IGBTと略す)に関する。
【0002】
【従来の技術】
図12は、従来のパンチスルー型IGBT(以後、PT−IGBTと略す)の要部断面図である。PT−IGBTは、オフ時においてn- ドリフト領域55内を完全に空乏化しn+バッファ領域53まで空乏端が到達することからその名称が付けられている。構造は、n-ドリフト領域55、n+バッファ領域53およびp++コレクタ領域54からなるエピタキシャルウェハを使用している。なお、縦型IGBTにおいては、オン電圧を低くするためにp++コレクタ領域54の濃度を高くして、少しでも抵抗成分を小さくしなければならない。その結果、p++コレクタ領域54からn-ドリフト領域55内に注入されるキャリアは非常に多く、このままではスイッチング損失およびスイッチング速度が著しく悪化するため、ライフタイムキラーを導入して、デバイス特性を調整している。
【0003】
尚、図中の51はp+ベース領域、52はn++エミッタ領域、57はトレンチ、58はゲート絶縁膜、59はゲート電極、60は層間絶縁膜、61はエミッタ電極、62はコレクタ電極、200はエピタキシャル成長で形成した半導体基板である。
図13は、従来のノンパンチスルー型IGBT(以後、NPT−IGBTと略す)の要部断面図である。NPT−IGBTは、オフ時でもn-ドリフト領域65内が完全に空乏化せず、p++コレクタ領域54まで空乏端が到達しないことからその名称が付けられている。構造は、n-ドリフト領域65およびp++コレクタ領域54で形成されており、n-ドリフト領域65だけのFZウェハの裏面にp++コレクタ領域54を低温拡散技術プロセスにて形成する。NPT−IGBTは、裏面のp++コレクタ領域54の不純物濃度(厳密には厚みも寄与する)にて、デバイス特性を調整しているので、PT−IGBTと違ってライフタイムキラーは導入していない。
【0004】
最近では、更なる低損失化を目指した、フィールドストップ型IGBT(以後、FS−IGBTと略す)が登場してきている(例えば、非特許文献1を参照)。図14は、FS−IGBTの要部断面図である。FS−IGBTは、PT−IGBTとNPT−IGBTのそれぞれの長所を兼ね備えたIGBTとなっている。構造はn-ドリフト領域75、FS領域76およびp++コレクタ領域54からなっている。FS領域76(n+層)を導入することで必要な耐圧を得るためのn-ドリフト領域75の厚みを薄くすることができるのでオン電圧低減が可能である。更に、FS領域76およびp++コレクタ領域54が非常に薄いので、Transpareancy Emitter効果(極めて厚みが薄いp++コレクタ領域54から極めて薄いn型のFS領域76を介してn-ドリフト領域75へ注入される正孔の数がこれらの領域の幅と不純物濃度で制御される効果のこと(非特許文献2を参照)により、各層に蓄積しているキャリアが少ないのでスイッチング損失が抑えられる。また、NPT−IGBTと同様に、p++コレクタ領域の濃度でデバイス特性を調整しているため、ライフタイムキラーは導入していない。
【0005】
縦型パワーデバイスであるIGBTは、そのデバイス厚の超薄型化が総合損失低減の為の重要なアイテムになる。先に紹介したIGBTは、PT−IGBTからNPT−IGBTとなり、NPT−IGBTからFS−IGBTと進歩するに従い、そのデバイス厚みが薄くなってきている。
総合損失の低減は先の薄型化で達成できるが、一方、薄型化に伴いターンオフ時の電圧・電流波形の振動現象が懸念される。
総合損失とは、デバイスの本質的な特性を示すもので、その内訳は定常損失(IGBTのオン電圧)+ターンオフ損失(ターンオフ時の損失)+ターンオン損失(ターンオン時の損失)のそれぞれの和である。ここでの総合損失とは、定常損失+ターンオフ損失と位置付ける。その理由は、ターンオン損失は主にアプリケーション上の回路定数またはIGBTとペアで設置されるダイオードの特性に大きく寄与するからである。つまり、デバイス厚みの薄型化は、総合損失の低減に直結する。
【0006】
一方、ターンオフ時の電圧・電流波形の振動現象とは、図15に示すように、電流・電圧波形が振動波形となることを言う。この波形振動が起こると、アプリケーション上でのノイズ問題となり、更には、発振によるサージ電圧により素子破壊を招く恐れがある。デバイスの厚さを薄くしていくと、ターンオフ損失は低減するもののターンオフ時の電圧・電流波形の振動が激しくなり、その結果、サージ電圧(振動のピークの電圧)は急上昇の一途をたどる。
また、ターンオフ損失を減少させるために、バッファ層を2段とし、最初に空乏層の先端が当たる第1段の不純物濃度を高くし、第2段の不純物濃度を小さくして、さらに第1段のバッファ層に多数のライフタイムキラーを導入する方法が開示されている(例えば、特許文献1参照)。しかし、この特許文献ではターンオフ時の電圧・電流波形の振動現象については説明されていない。
【0007】
【特許文献1】
特許第2526653号公報
【非特許文献1】
ISPSD'00.pp355〜pp358(2000)
【非特許文献2】
IEEE'97,pp213〜pp216(1997)
【0008】
【発明が解決しようとする課題】
前記のように、従来のFS−IGBTでは、半導体基板の薄膜化によって、ターンオフ損失と定常損失を合わせた総合損失を低減することはできるが、ターンオフ時の電圧・電流波形の振動を抑制することは困難である。
この発明の目的は、前記の課題を解決して、半導体基板を薄膜化し、ターンオフ損失と定常損失を合わせた総合損失の一層の低減と、ターンオフ時の電圧・電流波形の振動の抑制を図ることができる半導体装置を提供することにある。
【0009】
【課題を解決するための手段】
前記の目的を達成するために、第1導電形の半導体基板の第1主面に形成した第2導電形の第1半導体領域(p+ベース領域)と、該第1半導体領域の表面に形成した第1導電形の第2半導体領域(n++エミッタ領域)と、前記第1半導体領域と前記半導体基板に挟まれた前記第1半導体領域上にゲート絶縁膜を介して形成したゲート電極と、前記第2半導体領域上に形成した第1主電極と、前記半導体基板の第2主面に形成した第2導電形の第3半導体領域(p++コレクタ領域)と、該第3半導体領域上に形成した第2主電極とを具備する半導体装置(IGBT)もしくは、第1導電形の半導体基板の第1主面に形成した第2導電形の第1半導体領域と、該第1半導体領域の表面層に形成した第1導電形の第2半導体領域と、前記第1半導体領域と前記第2半導体領域を貫通し前記半導体基板に達して形成されたトレンチと、該トレンチ内にゲート絶縁膜を介して形成したゲート電極と、前記第2半導体領域上に形成した第1主電極と、前記半導体基板の第2主面に形成した第2導電形の第3半導体領域と、該第3半導体領域上に形成した第2主電極とを具備する半導体装置において、 前記第1半導体領域と前記第3半導体領域に挟まれた前記半導体基板(第1のn-ドリフト領域)内に前記第1半導体領域(p+ベース領域)および前記第3半導体領域(p++コレクタ領域)と離して、前記半導体基板より高い不純物濃度の第1導電形の第4半導体領域(n+バッファ領域)を形成し、定格電圧の印加により形成される空乏層の先端が、該第4半導体領域内に留まり、かつ前記第1半導体領域と前記第4半導体領域に挟まれた前記半導体基板の厚さをW1(μm)とし、定格電圧をV ces (V)としたとき、
【数3】
0.060×V ces ≦W1≦0.075×V ces を満足する構成とする。
【0010】
また、第1導電形の半導体基板と、該半導体基板の第1主面に形成した第2導電形の第1半導体領域と、該第1半導体領域の表面に形成した第1導電形の第2半導体領域と、前記第1半導体領域と前記半導体基板に挟まれた前記第1半導体領域上にゲート絶縁膜を介して形成するゲート電極と、前記第2半導体領域上に形成する第1主電極と、前記半導体基板の第2主面に形成する第2導電形の第3半導体領域と、該第3半導体領域上に形成した第2主電極とを具備する半導体装置もしくは、第1導電形の半導体基板と、該半導体基板の第1主面の表面層に形成した第2導電形の第1半導体領域と、該第1半導体領域の表面層に形成した第1導電形の第2半導体領域と、前記第1半導体領域と前記第2半導体領域を貫通し前記半導体基板に達して形成されたトレンチと、該トレンチ内をゲート絶縁膜を介して形成したゲート電極と、前記第2半導体領域上に形成した第1主電極と、前記半導体基板の第2主面に形成した第2導電形の第3半導体領域と、該第3半導体領域上に形成した第2主電極とを具備する半導体装置において、前記第1半導体領域と前記第3半導体領域に挟まれた前記半導体基板(第1のn-ドリフト領域)内に前記第1半導体領域および前記第3半導体領域と離して、前記半導体基板より高い不純物濃度の第1導電形の第5半導体領域(第1のn+バッファ領域)を形成し、前記第3半導体領域と前記第5半導体領域に挟まれた前記半導体基板(第2のn-ドリフト領域)内であって、前記第3半導体領域と接し、前記半導体基板より高い不純物濃度の第1導電形の第6半導体領域(第2のn+バッファ領域)を形成し、定格電圧の印加により形成される空乏層の先端が、前記第6半導体領域内に留まる構成とする。
【0011】
また、前記第5半導体領域と前記第6半導体領域に挟まれた前記半導体基板内に、前記第5半導体領域と前記第6半導体領域に接して形成され、前記半導体基板より高く、前記第5、第6半導体領域より低い不純物濃度の第1導電形の第7半導体領域を形成し、定格電圧の印加により形成される空乏層の先端が、前記第6半導体領域内に留まる構成とするとよい。
また、前記第5半導体領域と前記第6半導体領域のそれぞれの不純物ドーズ量を合計した不純物ドーズ量に対して、前記第5半導体領域の不純物ドーズ量の割合が40%以上であるとよい。
【0012】
【0013】
また、前記第3半導体領域と前記第4半導体領域に挟まれた前記半導体基板(第2のnドリフト領域)の厚さが、5μm以上で、15μm以下であるとよい。
また、前記第1半導体領域と前記第4半導体領域に挟まれ、前記第5、第6半導体領域を含んだ前記半導体基板(第1、第2のnドリフト領域と第1、第2のnバッファ領域を含む領域)の厚さをW2(μm)とし、定格電圧をVces(V)としたとき、
【0014】
【数4】
0.075×Vces ≦W2≦0.075×Vces +35を満足するとよい。
また、前記第4の半導体領域の不純物ドーズ量が、1×1012cm-2以上であるとよい。
また、前記第5半導体領域と前記第6半導体領域の不純物ドーズ量の合計の不純物ドーズ量が、1×1012cm-2以上であるとよい。
【0015】
また、前記第5半導体領域の不純物ドーズ量が、前記第5半導体領域と前記第6半導体領域の合計の不純物ドーズ量の40%以上であるとよい。
〔作用〕
IGBTの電界分布について説明する。図16は従来型の電界分布と理想状態の電界分布の模式図であり、同図(a)はPT−IGBTの場合の図、同図(b)はNPT−IGBTの場合の図、同図(c)はFS−IGBTの場合の図、同図(d)は理想的な電界強度分布の図である。ここでの電界強度を距離で積分したものが電圧(耐圧)となる。最も薄くするための理想の電界分布は、四角形状の電界分布である。この四角形状の電界分布を達成するためには、基板比抵抗を非常に高比抵抗(数100Ωcm以上)にするか、ここでは説明を省くが、縦型pnpn接合を繰り返した接合を有する超接合構造で得ることができる。
【0016】
ここでデバイスの定格電圧(ここでは、スペック表示されるコレクタ・エミッタ間の定格電圧値(VCEOの値)のことをいう)を得るドリフト領域の最小の厚さtは、〔数6〕から求まる。例えば、定格電圧が600Vの場合、ドリフト領域として最小の厚みは、35μmである。1200V耐圧クラスの場合は単純に2倍の70μmとなる。
定格電圧Vcesは、アバランシェ電圧Vavに対して0.8倍程度から1倍未満で決定される。アバランシェ電圧Vavは、アバランシェ降伏電界Eavとなる電圧であり、その値は1.75×105 V/cmである。
【0017】
また、このアバランシェ降伏電界が、ドリフト領域全域に印加されるとして、アバランシェ電圧Vav(V)とドリフト領域の厚さt(cm)の関係は次式で表される。
【0018】
【数5】
t Vav=∫Eavdt
0 となる。
尚、∫は積分記号であり、tは図1、図5、図9のnドリフト領域5の厚さW1に相当する。Vav=600Vとした場合のドリフト領域の厚さの最小値tMIN0を求めると
【0019】
【数6】
tMIN0 600=∫1.75×105 dt=1.75×105 ×t
0 tMIN =34×10-4cm=34μmとなる。
従って、アバランシェ降伏が起こらないドリフト領域の厚さの最小値としては34μmより大きな35μmとする。つまり、定格電圧Vces=600Vを印加したときの、ドリフト領域の厚さの最小値tMIN(W1の最小値)を35μmとする。
【0020】
一方、定格電圧Vces=600Vを印加したときのドリフト領域の厚さの最大値tMAX0は、
【0021】
【数7】
tMAX0 600=∫0.8×Eavdt
0
tMAX0
=∫0.8×1.75×105 dt=1.4×105 ×t
0 tMAX0=43μmとなる。
【0022】
従って、多少余裕をみて、ドリフト領域の厚さの最大値tMAX(W1の最大値)を45μmとする。
前記のことから、600V定格電圧のIGBTに対して、ドリフト領域の厚さtは
【0023】
【数8】
35μm≦W1≦45μmとなる。
また、定格電圧Vcesで一般化し、他の定格電圧にもドリフト領域の厚さを適用できるようにすると
【0024】
【数9】
0.060×Vces≦W1≦0.075×Vcesとなる。しかし、このまま従来のFS−IGBTを作製してしまうと、ターンオフ・スイッチング時に空乏層がコレクタ層まで一気に広がってしまい、振動波形を引き起こす。この振動波形を抑制するためには、ターンオフが終了するまでにコレクタ側により多くのキャリアを残しておくことが必要である。
【0025】
そのために、バッファ領域とコレクタ領域の間に第2ドリフト領域を設け、この箇所にキャリアを蓄積することで、振動を抑制する。この第2ドリフト領域の厚さは5μmから15μmの範囲がよい。
また、コレクタ領域に第2のバッファ領域を接して形成する場合は、定格電圧を印加したとき、空乏層の先端が第2のバッファ領域に達するようにする。その場合のドリフト領域全体(第1、第2のバッファ層を含む)の厚さW2(μm)は、
【0026】
【数10】
0.075×Vces≦W2≦0.075×Vces+35とすることで、従来のFS−IGBTよりドリフト領域の厚さを薄くできて、定格電圧の安定した確保と電圧波形の振動を抑制することができる。
【0027】
【発明の実施の形態】
以下の説明では、第1導電型をn型、第2導電型をp型としているが、逆であっても構わない。
〔実施例1〕
図1は、この発明の第1実施例の半導体装置であり、同図(a)は要部断面図、同図(b)は同図(a)のY−Y線での不純物プロフィルの図である。ここでは、トレンチ型のIGBTのセルを示した。勿論、プレーナ型のIGBTでも構わない。
【0028】
n半導体基板100の表面層にp+ベース領域1を形成し、このp+ベース領域1の表面層にn++エミッタ領域2を形成し、p+ベース領域1とn++エミッタ領域2を貫通し、n半導体基板100に達するトレンチ7を形成し、トレンチ7内をゲート絶縁膜8を介してポリシリコンを充填してゲート電極9を形成し、n++エミッタ領域2上にエミッタ電極11を形成する。尚、図中の10は層間絶縁膜である。
一方、n半導体基板100内にn+バッファ領域3を形成し、n半導体基板100の裏面にp++コレクタ領域4を形成し、p++コレクタ領域4上にコレクタ電極12を形成する。
【0029】
前記のn半導体基板100で、p+ベース領域1とn+バッファ領域3に挟まれた領域が第1n-ドリフト領域5、n+バッファ領域3とp++コレクタ領域4に挟まれた領域が第2n-ドリフト領域6である。
前記のように、n+バッファ領域3をp+ベース領域1とp++コレクタ領域4に挟まれたn半導体基板100に形成し、その不純物ドーズ量を1012cm-2以上とし、定格電圧を印加したとき、空乏層の先端がこのn+バッファ領域内で停止するように、第1n-ドリフト領域5の厚さW1(μm)を次式の範囲に設定する。
【0030】
【数11】
0.060Vces≦W1(μm)≦0.075Vces但し、Vces(V)は定格電圧である。このように第1n-ドリフト領域5の厚さW1を薄く設定することで総合損失(ターンオフ損失と定常損失を合わせた損失)を低減できる。また、第2n+バッファ領域6の厚さW2を5μm〜15μmとすることで、ターンオフ時のコレクタ・エミッタ間電圧電圧波形の振動が抑制され、安定した定格電圧を確保できる。
【0031】
前記の不純物ドーズ量が1012cm-2未満では、600Vの定格電圧が確保が困難となる。また、W1<0.060Vcesとなると、電界強度が高く成りすぎて、IGBTが絶縁破壊を起こす。一方、W1>0.075Vcesとなると、ドリフト領域が長くなり総合損失が大きくなる。また、第2n-ドリフト領域を5μm未満とすると、ターンオフ時にこの箇所に蓄積するキャリアが減少して電圧波形の振動が大きくなり、15μmを超えるとドリフト領域が長くなり総合損失が大きくなる。
つぎに、このIGBTの定格電圧を600Vとした場合の諸元の一例を具体的に説明する。n半導体基板の厚さは56μm、第1n-ドリフト領域は厚さW1は44μmで比抵抗は300Ωcmである。n+バッファ領域の厚さは1μmで不純物ドーズ量は1.6×1012cm-2である。第2n-ドリフト領域の厚さは10.8μmで比抵抗は300Ωcmである。p++コレクタ領域の厚さは0.2μmで不純物ドーズ量は1×1015cm-2である。尚、トレンチ深さは5μmで、p+ベース領域の厚さは4μmで不純物ドーズ量は1×1014cm-2であり、nエミッタ領域の厚さtは1μmで不純物ドーズ量は1×1015cm-2である。これらの諸元でシミュレーションした結果についてつぎに説明する。
【0032】
図2は、図1のIGBTの定格電圧印加時の内部状態をシミュレーションした図である。第1n-ドリフト領域内に広がった電界分布は四角形状となっており、理想の電界分布に近い。またn+バッファ領域3の不純物ドーズ量としては、耐圧がn++エミッタ領域2側のアバランシェで決まるドーズ量に決定するのが良く、表1から、このドーズ量は1.0×1012cm-2以上がよい。
【0033】
Figure 0004093042
【表1】
尚、表のリーチスルーモードとは、アバランシェ電圧で空乏層がn+バッファ領域を突き抜けるモードであり、ノンリーチスルーモードとは、アバランシェ電圧で空乏層が突き抜けないモードであり、空乏層がn+バッファ領域内に留まるモードをいう。
図3は、図1のIGBTの室温でのターンオフ波形をシミュレーションした図である。電流は150Aで印加電圧は300Vとした。n半導体基板100の厚さは56μmとした。ターンオフ時の電圧・電流波形の振動は図15と比べて大幅に抑制されている。その結果、サージ電圧(振動波形のピークの電圧)も大幅に低減している。
【0034】
図4は、図1のIGBTのターンオフ時の内部状態をシミュレーションした図である。前記したように、振動波形抑制、サージ電圧の低減のためにはp++コレクタ領域4側により多くのキャリアを蓄積しておくことが重要である。図示しないが従来のFS−IGBTは空乏層がFS領域に到達すると、FS領域から吐き出されたキャリアが少なく、そのため、(−di/dt)が極めて大きくなり、この大きな(−di/dt)に相当して、大きな電圧(+dv/dt)が発生し、これがサージ電圧となる。
一方、本発明のIGBTはnバッファ領域に空乏層が届いてもn+バッファ領域3−p++コレクタ領域4の間に1×1016cm-3以上の十分なキャリアが留まっていることで、ターンオフ時の電圧ピーク(サージ電圧)を低くすることが出来る。
【0035】
尚、図17に示すアバランシェ電圧Vavと比抵抗の関係から、比抵抗が100Ωcm以上あればアバランシェ電圧Vavは750V以上となり、600Vの定格電圧Vcesを十分確保できる。また、100Ωcm以上では、電界強度は厚さに対してほぼフラットとなり、理想的な電界強度分布(四角形)となる。
〔実施例2〕
図5は、この発明の第2実施例の半導体装置であり、同図(a)は要部断面図、同図(b)は同図(a)のY−Y線の不純物プロフィルの図である。ここでは、トレンチ型のIGBTのセルを示した。勿論、プレーナ型のIGBTでも構わない。
【0036】
第1実施例との違いは、p++コレクタ領域4と接する第2n+バッファ領域14を形成し、定格電圧を印加したときの空乏層の先端が、第1n+バッファ領域13を通り抜け第2n+バッファ領域14に達する点である。
第1n+バッファ領域13と第2n+バッファ領域14を合わせた不純物ドーズ量を1 ×1012cm-2以上とし、第1n+バッファ領域13の不純物ドーズ量の割合を40%以上とし、その他の諸元を第1実施例と同じにすることで、第1実施例と同様の効果を得ながら、電圧波形の振動を一層抑制することができる。このように第2n+バッファ領域14を形成することで、第1n+バッファ領域13の不純物ドーズ量を低下させることができる点がこの実施例の特徴である。この第1n+バッファ領域13の不純物ドーズ量を低下させることで、第2n-ドリフト領域6に蓄積した正孔を第1n+バッファ領域13を超えて第1n-ドリフト領域5へ効果的に注入できるため、ターンオフ時の電圧波形の振動が図1のIGBTより抑制される。
【0037】
この第1n+バッファ領域13の不純物ドーズ量の割合を40%未満とすると、空乏層の先端が容易に第1n+バッファ領域13を通過し、第1n+バッファ領域13を形成した効果が小さくなり、電圧波形の振動が大きくなる。
また、p+ベース領域1とp++コレクタ領域4の間の距離をW2(μm)としたとき(W2は、第1n-ドリフト領域5の厚さ、第1n+バッファ領域13の厚さ、第2n-ドリフト領域6の厚さ、第2n+バッファ領域4の厚さを含む)、
【0038】
【数12】
0.075Vces≦W2<0.075Vces+35とすることで安定した定格電圧を確保できる。W2が0.075Vces(μm)未満になると、電界強度が高くなり過ぎて、安定した耐圧が得にくくなり、(0.075Vces(μm)+35(μm))以上となると、第1n+バッファ領域13がない従来のFS−IGBTのFS領域の厚さとドリフト領域の厚さを合計した厚さと同じになり、総合損失を低減することができない。
【0039】
つぎに、このIGBTの定格電圧を600Vとした場合の諸元の一例を具体的に説明する。n半導体基板の厚さは56μm、第1n-ドリフト領域は厚さW1は44μmで比抵抗が300Ωcmである。第1n+バッファ領域の厚さは1μmで、第2n+バッファ領域の厚さは1μmである。第2n-ドリフト領域の厚さは10.8μmで比抵抗は300Ωcmである。p++コレクタ領域の厚さは0.2μmで不純物ドーズ量は1×1015cm-2である。第1n+バッファ領域13と第2n+バッファ領域14を合わせた不純物ドーズ量を1.0×1012cm-2以上とする。ここでは、第1n+バッファ領域13の不純物ドーズ量を0.8×1012cm-2、第2n+バッファ領域14の不純物ドーズ量を1.2×1012cm-2とし、合わせた不純物ドーズ量を2.0×1012cm-2とする。尚、トレンチ7の深さは5μmで、p+ベース領域1の厚さは4μmで不純物ドーズ量は1×1014cm-2であり、n++エミッタ領域2の厚さは1μmで不純物ドーズ量は1×1015cm-2である。これらの諸元でシミュレーションした結果についてつぎに説明する。
【0040】
図6は、図5のIGBTの定格電圧印加時の内部状態をシミュレーションした図である。
第1n+バッファ領域13と第2n+バッファ領域14を合わせた不純物ドーズ量を1012cm-2以上とし、第1n+バッファ領域13の不純物ドーズ量の割合を40%以上とする。空乏層は第2n+バッファ領域14まで達し、第1n-ドリフト領域5および第2n-ドリフト領域6内に広がった電界分布は四角形状となっている。
図7は、図5のIGBTのターンオフ時の電圧電流波形を示す図である。条件は接合部温度Tjは室温、電流は150A、印加電圧は300Vである。図5のIGBTは、電圧ピークが過ぎた後に第1nバッファ領域13を介してキャリアが第1n-ドリフト領域5内に徐々に注入されるので、図1のIGBTよりもソフトターンオフ波形(電圧上昇率が緩やかで、ピーク電圧後の立ち下がり電圧の減少率も緩やかな波形で、振動が抑制された波形:ここでは振動が発生していない)となる。つまりターンオフ時の電圧波形の振動は図1のIGBTよりさらに抑制される。
【0041】
図8は、図5のIGBTのターンオフ時の内部状態をシミュレーションした図である。図4と比べると第1n+バッファ領域13の不純物ドーズ量が少ないめに、第2n+ドリフト領域6に蓄積したキャリアが第1n-ドリフト領域5に入り込み、そのために図7で示すように電圧の振動は消滅している。
〔実施例3〕
図9は、この発明の第3実施例の半導体装置であり、同図(a)は要部断面図、同図(b)は同図(a)のY−Y線の不純物プロフィルの図である。ここでは、トレンチ型のIGBTのセルを示した。勿論、プレーナ型のIGBTでも構わない。
【0042】
図5のIGBTとの違いは、第2n-ドリフト領域15の不純物濃度を第1n-ドリフト領域5より高く、第1n+バッファ領域16より低くした点である。このように、第2n-ドリフト領域15の不純物濃度を高くすることで、定格電圧を印加したときの空乏層が伸びにくくなり、第2 + バッファ領域17の不純物ドーズ量を図5のIGBTより低くできる。第2n+バッファ領域17の不純物ドーズ量を低下させることで、p++コレクタ領域4から第2n-ドリフト領域15への正孔の注入効率を高め、第2n-ドリフト領域15に蓄積するキャリアを増加できる。第2n-ドリフト領域15に蓄積するキャリアが増加することで、第1n+バッファ領域16を介して第1n-ドリフト領域5へ流れるキャリアが増えてターンオフ時の電圧波形の振動を図5のIGBTよりさらに抑制できる。
【0043】
また、注入効率が高くなることで、第2nドリフト領域の厚さを減少させても振動を抑制するために必要なキャリア量が確保できる。そのため、第2nドリフト領域の厚さを減少させても、振動を抑制できる。また、第2nドリフト領域の厚さが減少することで総合損失を低減できる。
尚、第1実施例のn+バッファ領域3および第2、第3実施例の第1n+バッファ領域13、16は、平面的には半導体基板全面に形成されるが、選択的に形成した場合も同様の効果が期待される。
〔実施例4〕
図10は、この発明の第4実施例の半導体装置であり、その不純物プロフィル図である。
【0044】
図5のIGBTの不純物プロフィル(図5(b))との違いは、第1n+バッファ領域20の不純物濃度分布が正規分布をして、第1n+バッファ領域20の幅が広くなり、不純物濃度のピーク値が低くなっている点である。但し、不純物ドーズ量は図5のIGBTの第1n+バッファ領域13と同じである。この不純物濃度分布は、製造工程中の熱処理で広くなった場合を示し、実デバイスでのバッファ領域の不純物濃度分布はこのようになる。この場合も、図5のIGBTと同様の効果が得られる。
図11は、図10のIGBTのターンオフ時の電圧電流波形の図である。第1n+バッファ領域20の厚さ(底部の幅)は14μmとし、中心位置は図5の第1n+バッファ領域13の厚さの中心位置と一致させた。
【0045】
このように、第1n+バッファ領域20の不純物ドーズ量と第1n+バッファ領域20の中心位置を、図5のIGBTの第1n+バッファ領域13の不純物ドーズ量と中心位置に合わせることで、第1n+バッファ領域20の厚さ(幅)と不純物濃度のピーク値に関係なく、図5と同じように、ターンオフ時の電圧・電流波形の振動を抑制することができる。このことは、第2n+バッファ領域14についても同様である。また、定格電圧が異なるIGBTにおいても同様である。
【0046】
【発明の効果】
この発明によれば、ドリフト領域内にバッファ領域を形成することで、定格電圧を安定に確保し、ターンオフ損失と定常損失を合わせた総合損失の低減を図りながら、さらにターンオフ時の電圧波形の振動を抑制できる。
また、コレクタ領域と接して、第2のバッファ領域を形成することで、ドリフト領域内に形成する第1のバッファ領域の不純物ドーズ量を低減できて、定格電圧を安定に確保し、ターンオフ損失と定常損失を合わせた総合損失の低減を図りながら、さらにターンオフ時の電圧波形の振動を抑制できる。
【0047】
また、第1のバッファ領域と第2のバッファ領域の間のドリフト領域の不純物濃度を高めることで、定格電圧を安定に確保し、ターンオフ損失と定常損失を合わせた総合損失の低減を図りながら、さらにターンオフ時の電圧波形の振動を抑制できる。
【図面の簡単な説明】
【図1】 この発明の第1実施例の半導体装置であり、(a)は要部断面図、(b)は(a)のY−Y線での不純物プロフィルの図
【図2】 図1のIGBTの定格電圧印加時の内部状態をシミュレーションした図
【図3】 図1のIGBTの室温でのターンオフ波形をシミュレーションした図
【図4】 図1のIGBTのターンオフ時の内部状態をシミュレーションした図
【図5】 この発明の第2実施例の半導体装置であり、(a)は要部断面図、(b)は(a)のY−Y線の不純物プロフィルの図
【図6】図5のIGBTの定格電圧印加時の内部状態をシミュレーションした図
【図7】 図5のIGBTのターンオフ時の電圧電流波形を示す図
【図8】 図5のIGBTのターンオフ時の内部状態をシミュレーションした図
【図9】 この発明の第3実施例の半導体装置であり、(a)は要部断面図、(b)は(a)のY−Y線の不純物プロフィルの図
【図10】 この発明の第4実施例の半導体装置であり、その不純物プロフィル図
【図11】 図10のIGBTのターンオフ時の電圧電流波形の図
【図12】 従来のパンチスルー型IGBT(PT−IGBT)の要部断面図
【図13】 従来のノンパンチスルー型IGBT(NPT−IGBTの要部断面図
【図14】 FS−IGBTの要部断面図
【図15】 ターンオフ時の電圧・電流波形図
【図16】 従来型の電界分布と理想状態の電界分布の模式図を示し、(a)はPT−IGBTの場合の図、(b)はNPT−IGBTの場合の図、(c)はFS−IGBTの場合の図、(d)は理想的な電界強度分布(四角形)の図
【図17】 アバランシェ電圧Vavと比抵抗の関係を示す図
【符号の説明】
1 p+ベース領域
2 n++エミッタ領域
3 n+バッファ領域
4 p++コレクタ領域
5 第1n-ドリフト領域
6、15 第2n-ドリフト領域
7 トレンチ
8 ゲート絶縁膜
9 ゲート電極
10 層間絶縁膜
11 エミッタ電極
12 コレクタ電極
13、16 第1n+バッファ領域
14、17、20 第2n+バッファ領域
15 第2nドリフト領域
100 n半導体基板

Claims (9)

  1. 第1導電形の半導体基板の第1主面に形成した第2導電形の第1半導体領域と、該第1半導体領域の表面に形成した第1導電形の第2半導体領域と、前記第1半導体領域と前記半導体基板に挟まれた前記第1半導体領域上にゲート絶縁膜を介して形成したゲート電極と、前記第2半導体領域上に形成した第1主電極と、前記半導体基板の第2主面に形成した第2導電形の第3半導体領域と、該第3半導体領域上に形成した第2主電極とを具備する半導体装置もしくは、
    第1導電形の半導体基板の第1主面に形成した第2導電形の第1半導体領域と、該第1半導体領域の表面に形成した第1導電形の第2半導体領域と、前記第1半導体領域と前記第2半導体領域を貫通し前記半導体基板に達して形成されたトレンチと、該トレンチ内にゲート絶縁膜を介して形成したゲート電極と、前記第2半導体領域上に形成した第1主電極と、前記半導体基板の第2主面に形成した第2導電形の第3半導体領域と、該第3半導体領域上に形成した第2主電極とを具備する半導体装置において、
    前記第1半導体領域と前記第3半導体領域に挟まれた前記半導体基板内に前記第1半導体領域および前記第3半導体領域と離して、前記半導体基板より高い不純物濃度の第1導電形の第4半導体領域を形成し、定格電圧の印加により形成される空乏層の先端が、該第4半導体領域内に留まり、かつ前記第1半導体領域と前記第4半導体領域に挟まれた前記半導体基板の厚さをW1(μm)とし、定格電圧をV ces (V)としたとき、
    Figure 0004093042
  2. 第1導電形の半導体基板と、該半導体基板の第1主面に形成した第2導電形の第1半導体領域と、該第1半導体領域の表面に形成した第1導電形の第2半導体領域と、前記第1半導体領域と前記半導体基板に挟まれた前記第1半導体領域上にゲート絶縁膜を介して形成するゲート電極と、前記第2半導体領域上に形成する第1主電極と、前記半導体基板の第2主面に形成する第2導電形の第3半導体領域と、該第3半導体領域上に形成した第2主電極とを具備する半導体装置もしくは、
    第1導電形の半導体基板と、該半導体基板の第1主面に形成した第2導電形の第1半導体領域と、該第1半導体領域の表面に形成した第1導電形の第2半導体領域と、前記第1半導体領域と前記第2半導体領域を貫通し前記半導体基板に達して形成されたトレンチと、該トレンチ内にゲート絶縁膜を介して形成したゲート電極と、前記第2半導体領域上に形成した第1主電極と、前記半導体基板の第2主面に形成した第2導電形の第3半導体領域と、該第3半導体領域上に形成した第2主電極とを具備する半導体装置において、
    前記第1半導体領域と前記第3半導体領域に挟まれた前記半導体基板内に前記第1半導体領域および前記第3半導体領域と離して、前記半導体基板より高い不純物濃度の第1導電形の第5半導体領域を形成し、前記第3半導体領域と前記第5半導体領域に挟まれた前記半導体基板内であって、前記第3半導体領域と接し、前記半導体基板より高い不純物濃度の第1導電形の第6半導体領域を形成し、定格電圧の印加により形成される空乏層の先端が、前記第6半導体領域内に留まることを特徴とする半導体装置。
  3. 前記第5半導体領域と前記第6半導体領域に挟まれた前記半導体基板内に、前記第5半導体領域と前記第6半導体領域に接して形成され、前記半導体基板より高く、前記第5、第6半導体領域より低い不純物濃度の第1導電形の第7半導体領域を形成し、定格電圧の印加により形成される空乏層の先端が、前記第6半導体領域内に留まることを特徴とする請求項2に記載の半導体装置。
  4. 前記第5半導体領域と前記第6半導体領域のそれぞれの不純物ドーズ量を合計した不純物ドーズ量に対して、前記第5半導体領域の不純物ドーズ量の割合が40%以上であることを特徴とする請求項2または3に記載の半導体装置。
  5. 前記第3半導体領域と前記第4半導体領域に挟まれた前記半導体基板の厚さが、5μm以上で、15μm以下であることを特徴とする請求項1に記載の半導体装置。
  6. 前記第1半導体領域と前記第4半導体領域に挟まれ、前記第5、第6半導体領域を含んだ前記半導体基板の厚さをW2(μm)とし、定格電圧をVces(V)としたとき、
    【数2】
    0.075×Vces ≦W2≦0.075×Vces +35を満足することを特徴とする請求項2に記載半導体装置。
  7. 前記第4の半導体領域の不純物ドーズ量が、1×1012cm-2以上であることを特徴とする請求項1に記載の半導体装置。
  8. 前記第5半導体領域と前記第6半導体領域の不純物ドーズ量の合計の不純物ドーズ量が、1×1012cm-2以上であることを特徴とする請求項2または3に記載の半導体装置。
  9. 前記第5半導体領域の不純物ドーズ量が、前記第5半導体領域と前記第6半導体領域の合計の不純物ドーズ量の40%以上であることを特徴とする請求項に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107004716A (zh) * 2015-06-17 2017-08-01 富士电机株式会社 半导体装置

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101288179B (zh) * 2005-07-27 2010-05-26 英飞凌科技奥地利股份公司 具有漂移区和漂移控制区的半导体器件
US8461648B2 (en) * 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
US8110868B2 (en) 2005-07-27 2012-02-07 Infineon Technologies Austria Ag Power semiconductor component with a low on-state resistance
JP2008124309A (ja) * 2006-11-14 2008-05-29 Toyota Motor Corp 半導体装置とその製造方法
JP5200373B2 (ja) * 2006-12-15 2013-06-05 トヨタ自動車株式会社 半導体装置
EP2045844A1 (en) * 2007-10-03 2009-04-08 ABB Technology AG Semiconductor Module
JP5365009B2 (ja) 2008-01-23 2013-12-11 富士電機株式会社 半導体装置およびその製造方法
JP5682097B2 (ja) 2008-05-15 2015-03-11 富士電機株式会社 半導体装置
JP5439763B2 (ja) 2008-08-14 2014-03-12 富士電機株式会社 半導体装置および半導体装置の製造方法
KR101779224B1 (ko) * 2009-11-10 2017-09-18 에이비비 슈바이쯔 아게 펀치스루 반도체 디바이스 및 그의 제조 방법
US8283213B2 (en) * 2010-07-30 2012-10-09 Alpha And Omega Semiconductor Incorporated Method of minimizing field stop insulated gate bipolar transistor (IGBT) buffer and emitter charge variation
JP2012256628A (ja) 2011-06-07 2012-12-27 Renesas Electronics Corp Igbtおよびダイオード
JP6102092B2 (ja) * 2012-06-22 2017-03-29 サンケン電気株式会社 半導体装置及びその製造方法
JP2014049694A (ja) * 2012-09-03 2014-03-17 Renesas Electronics Corp Igbt
CN103839990B (zh) * 2012-11-23 2018-06-19 中国科学院微电子研究所 一种igbt的缓冲层结构及其制作方法
CN104078354B (zh) * 2013-03-26 2015-09-16 杭州士兰集成电路有限公司 功率半导体器件及其制造方法
KR102135687B1 (ko) * 2013-06-27 2020-07-20 온세미컨덕터코리아 주식회사 파워 반도체 소자 및 그 제조 방법
DE102015208097B4 (de) 2015-04-30 2022-03-31 Infineon Technologies Ag Herstellen einer Halbleitervorrichtung durch Epitaxie
JP6412617B2 (ja) * 2017-08-09 2018-10-24 ルネサスエレクトロニクス株式会社 半導体装置
JP6513168B2 (ja) * 2017-11-29 2019-05-15 三菱電機株式会社 半導体装置
JP6964566B2 (ja) * 2018-08-17 2021-11-10 三菱電機株式会社 半導体装置およびその製造方法
CN109904225A (zh) * 2019-03-29 2019-06-18 电子科技大学 一种高可靠性igbt及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107004716A (zh) * 2015-06-17 2017-08-01 富士电机株式会社 半导体装置
CN107004716B (zh) * 2015-06-17 2020-12-18 富士电机株式会社 半导体装置

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