JP2008021918A

JP2008021918A - 半導体装置

Info

Publication number: JP2008021918A
Application number: JP2006194281A
Authority: JP
Inventors: Yoshifumi Tomomatsu; 佳史友松
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-07-14
Filing date: 2006-07-14
Publication date: 2008-01-31

Abstract

【課題】破壊耐量を向上させることができる半導体装置を得る。
【解決手段】第１導電型のコレクタ層と、コレクタ層上に形成された第２導電型の半導体層と、半導体層の表面に形成された第１導電型のベース領域と、ベース領域の表面の一部に形成された第２導電型のエミッタ領域と、エミッタ領域の表面から半導体層に到達するまで掘り下げられた第１のトレンチと、第１のトレンチ内に第１の絶縁膜を介して埋め込まれた第１のゲート電極と、エミッタ領域以外のベース領域の表面から半導体層に到達するまで掘り下げられた第２のトレンチと、第２のトレンチ内に第２の絶縁膜を介して埋め込まれた第２のゲート電極と、ベース領域とエミッタ領域に接続されたエミッタ電極と、コレクタ層に接続されたコレクタ電極とを有し、第２のトレンチは第１のトレンチよりも深い。
【選択図】図１

Description

本発明は、ＴＩＧＢＴ（Trench Insulated Gate Bipolar Transistor）などのトレンチゲート型の半導体装置に関し、特に破壊耐量を向上させることができる半導体装置に関するものである。

モータ等を駆動するパワーエレクトロニクスにおいて、定格電圧が３００Ｖ以上の領域ではその特性から、スイッチング素子として主にＩＧＢＴ（Insulated Gate Bipolar Transistor）が用いられる（例えば、特許文献１参照）。

図８は、従来の半導体装置を示す断面図である。図示のように、Ｐ^＋型の半導体基板１１（コレクタ層）の上に、Ｎ^＋型のバッファ層１２と、Ｎ⁻型の半導体層１３と、Ｎ型のキャリア蓄積層１４とが順に形成されている。これらＮ型の半導体層の表面には、Ｐ型の不純物を選択的に拡散することによりＰ型のベース領域１５が形成されている。更に、このベース領域１５の表面には、高濃度のＮ型の不純物を選択的に拡散することによりＮ^＋型のエミッタ領域１６が形成されている。

また、エミッタ領域１６の表面から半導体層１３に到達するまで第１のトレンチ１７が掘り下げられている。そして、第１のトレンチ１７内に第１の絶縁膜１８を介してポリシリコンからなる第１のゲート電極１９が埋め込まれている。

また、第１のゲート電極１９上を覆うように層間絶縁膜２３が形成されている。そして、エミッタ領域１６の表面の一部とベース領域１５の表面の一部に接続するようにエミッタ電極２４が形成されている。また、半導体基板１１の裏面に接続するようにコレクタ電極２５が形成されている。

次に、上記の半導体装置の動作について説明する。エミッタ電極２４とコレクタ電極２５の間に所定のコレクタ電圧Ｖ_ＣＥを印加し、エミッタ電極２４と第１のゲート電極１９の間に所定のゲート電圧Ｖ_ＧＥを印加する（ゲートをオンする）と、ベース領域１５の第１のゲート電極１９と対向する部分がＮ型に反転し、チャネルが形成される。このチャネルを通じて、エミッタ電極２４から半導体層１３に電子が注入される。この注入された電子によりＰ^＋型の半導体基板１１とＮ⁻型の半導体層１３（Ｎ^＋型のバッファ層１２）間が順バイアスされ、半導体基板１１からホールが注入され、半導体層１３の抵抗が大幅に下がるため、オン電圧を低くすることができる。

一方、ゲート電圧Ｖ_ＧＥを０又は逆バイアスにする（ゲートをオフする）と、Ｎ型に反転したチャネル領域がＰ型に戻り、エミッタ電極２４からの電子の注入が止まる。これにより半導体基板１１からのホールの注入も止まる。その後、半導体層１３（バッファ層１２）に蓄積された電子とホールは、それぞれコレクタ電極２５、エミッタ電極２４へ抜けていくか、または互いに再結合し消滅する。

上記のようなＴＩＧＢＴの場合、平面ゲート型ＩＧＢＴに比べて単位セルの面積を約１／１０程度に微細化できるので、損失特性の向上が図れる。また、平面ゲート型ＩＧＢＴでは表面でＰ型のベース領域に挟まれた領域を電流が流れ、この部分での電圧降下が大きい。しかし、ＴＩＧＢＴでは、ゲートがＰ型のベース領域を突き抜けて形成されるため、電流経路にＰ型のベース領域に挟まれた領域が無くなり、オン電圧特性の向上が図れる。

また、ベース領域１５の下にＮ型のキャリア蓄積層１４が形成されていることで、Ｐ^＋基板からのホールがエミッタ電極２４に通過されるのを防ぎ、ベース領域１５の下にホールが蓄積されるため、さらにオン電圧を低くすることができる。

しかし、ＴＩＧＢＴの場合、平面ゲート型ＩＧＢＴに比べてセルサイズを１／１０程度に微細化でき、オン電圧が非常に低いというメリットがあるものの、ゲート面積の増大によるゲート容量の増大、チャネル面積増大による短絡電流の増大が問題となるケースがある。そして、ゲートのドライブ能力が小さい場合、ゲート容量の増大により、遅延時間の増大やスイッチングスピードの増大を招く。また、短絡電流の増大により、過電流制限回路の付加やスナバ回路の大型化が必要となる場合がある。これらの問題を解決するために、図９に示すように、ピッチは変えずに第２のトレンチ２０内に第２の絶縁膜２１を介して形成された第２のゲート電極２２とエミッタ電極２４とを接続する構造が提案されている。第２のゲート電極２２部分のセルはＶ_ＧＥが０Ｖであり、ゲートとして機能しないため、従来構造と比べて同一セルサイズでは耐圧は低下しない。例えば、ストライプ状に形成されたトレンチゲート領域において、２本のトレンチゲートのうち１本をエミッタ電極と接続することで、ゲート容量、短絡電流を１／２に抑制することができる。

以上の様にＴＩＧＢＴは、ゲート容量、短絡電流の設定が比較的自由に選択出来る優れた構造である。

ところで、負荷短絡やアーム短絡など予期せぬ動作が発生した場合、大電流・高電圧がパワーデバイスに印加される。このような場合でも、ある程度のエネルギーまでは耐え得る必要がある。ＩＧＢＴの破壊には、図１０に示すように、Ａ〜Ｃの３つのモードがある。Ａモードは寄生サイリスタのラッチアップや衝突電離による電気的な破壊である。そして、Ｂモードはエネルギー損失による熱破壊である。さらに、Ｃモードは一般にターンオフ破壊と呼ばれ、Ｂモードより低いエネルギーで破壊するモードである。Ｃモードに関しては完全なメカニズム解明は出来ていないが、素子内のアンバランス動作やｄｖ／ｄｔによるドリフト電流がトリガーになることが報告されている。

Ｃモード破壊はゲートがオフしコレクタ電圧が上昇、電流が減衰する過程での破壊である。この過程では、ｎ⁻型の半導体層に蓄積されたキャリアが、ｄｖ／ｄｔにより排出される。平面ゲート型ＩＧＢＴで破壊耐量が大きいものと、小さいものでは、このｄｖ／ｄｔでのキャリアの経路を変えている。図１１は、低破壊耐量の平面ゲート型ＩＧＢＴを示す断面図である。この半導体装置は、Ｎ^＋型のエミッタ領域１６直下を流れるホール電流が多いため、ラッチアップしやすいという問題がある。

一方、図１２は、高破壊耐量の平面ゲート型ＩＧＢＴを示す断面図である。図１１の構造に比べて深いｐ型の半導体層２６を有する点に特徴がある。深いｐ型の半導体層２６があるとターンオフ時の電界が、この深いｐ型の半導体層２６において高くなり、ホール電流をバイパスする役割を果たす。この結果、Ｎ^＋型のエミッタ領域１６直下を流れるホール電流が少なくなり、ラッチアップし難くなる。

特表２００３−５３３８８９号公報

表１は、６００Ｖクラスの破壊耐量の大きい平面ゲート型ＩＧＢＴ、破壊耐量の小さいＰＴ（パンチスルー）型の平面ゲート型ＩＧＢＴ、ＰＴ型のＴＩＧＢＴ、ＮＰＴ（ノンパンチスルー）型のＴＩＧＢＴ、ＰＴ型のＴＩＧＢＴでキャリア蓄積層を設けたものについて、負荷短絡耐量を実測した結果である。負荷短絡耐量としては、Ｂモード破壊エネルギーＥ_Ｂと、Ｃモード破壊エネルギーＥ_Ｃとを破壊耐量の大きい平面ゲートＩＧＢＴにおけるＢモード破壊エネルギーを１（基準値）とした場合の相対値として示し、またＢモードの破壊エネルギーとＣモードの破壊エネルギーの減少率（Ｅ_Ｃ／Ｅ_Ｂ）とを示している。

減少率（Ｅ_Ｃ／Ｅ_Ｂ）に注目すると、平面ゲート型ＩＧＢＴ（高破壊耐量）における６９％と比較して、ＴＩＧＢＴではいずれも５０％前後に留まっており、破壊耐量は改善の余地があると言える。

本発明は、上述のような課題を解決するためになされたもので、その目的は、破壊耐量を向上させることができる半導体装置を得るものである。

本発明に係る半導体装置は、第１導電型のコレクタ層と、コレクタ層上に形成された第２導電型の半導体層と、半導体層の表面に形成された第１導電型のベース領域と、ベース領域の表面の一部に形成された第２導電型のエミッタ領域と、エミッタ領域の表面から半導体層に到達するまで掘り下げられた第１のトレンチと、第１のトレンチ内に第１の絶縁膜を介して埋め込まれた第１のゲート電極と、エミッタ領域以外のベース領域の表面から半導体層に到達するまで掘り下げられた第２のトレンチと、第２のトレンチ内に第２の絶縁膜を介して埋め込まれた第２のゲート電極と、ベース領域とエミッタ領域に接続されたエミッタ電極と、コレクタ層に接続されたコレクタ電極とを有し、第２のトレンチは第１のトレンチよりも深い。本発明のその他の特徴は以下に明らかにする。

本発明により、破壊耐量を向上させることができる。

実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。図示のように、Ｐ^＋型の半導体基板１１（コレクタ層）の上に、Ｎ^＋型のバッファ層１２と、Ｎ⁻型の半導体層１３とが順に形成されている。そして、Ｎ⁻型の半導体層中に、Ｎ型の不純物を選択的に拡散することにより、キャリア蓄積のためのＮ型のキャリア蓄積層１４とが順に形成され、続いてその表面にＰ型の不純物を選択的に拡散することによりＰ型のベース領域１５が形成されている。更に、このベース領域１５の表面には、高濃度のＮ型の不純物を選択的に拡散することによりＮ^＋型のエミッタ領域１６が形成されている。

そして、エミッタ領域１６にはその表面から半導体層１３に到達するまで第１のトレンチ１７が掘り下げられている。そして、第１のトレンチ１７内に第１の絶縁膜１８を介してポリシリコンからなる第１のゲート電極１９が埋め込まれている。

また、エミッタ領域１６以外のベース領域１５の表面から半導体層１３に到達するまで第２のトレンチ２０が掘り下げられている。そして、第２のトレンチ２０内に第２の絶縁膜２１を介してポリシリコンからなる第２のゲート電極２２が埋め込まれている。ここで、第２のトレンチ２０の深さＤＴ２は、第１のトレンチ１７の深さＤＴ１よりも深い（図２）。また、第２のゲート電極２２は、第１のゲート電極１９に電気的に接続されている。

第１のゲート電極１９及び第２のゲート電極２２上を覆うように層間絶縁膜２３が形成されている。エミッタ領域１６の表面の一部とベース領域１５の表面の一部に接続するようにエミッタ電極２４が形成されている。また、半導体基板１１の裏面に接続するようにコレクタ電極２５が形成されている。

次に、第１のトレンチ１７の深さ（ＤＴ１）と第２のトレンチ２０の深さ（ＤＴ２）を振分けてシミュレーションを行なった結果を以下に説明する。図２は、シミュレーションに用いた構造モデルを示す断面図である。図３（ａ）（ｂ）は、６００Ｖの逆バイアス印加時の電界強度分布を示す図である。図３（ａ）は、ＤＴ１＝ＤＴ２＝６μｍの場合であるが、この場合には、第１のトレンチ１７付近と第２のトレンチ２０付近とで、電界強度分布は同じである。一方、図３（ｂ）は、ＤＴ１＝６μｍ、ＤＴ２＝７μｍの場合である。この場合、第１のトレンチ１７付近よりも第２のトレンチ２０付近の方、特にトレンチの先端（底）部において電界強度分布が高くなっている。

また、図４は、Ｌ負荷スイッチングでのターンオフ時におけるコレクタ−エミッタ間電圧（Ｖ_ＣＥ）とコレクタ電流（Ｉ_Ｃ）の各波形を示す図である。そして、このＶ_ＣＥ波形のターンオフサージ電圧が最大となった時（ｔ＝約５０．３５μＳ）のホールキャリア分布を図５（ａ）（ｂ）に示す。図５（ａ）はＤＴ１＝ＤＴ２＝６μｍの場合であり、図５（ｂ）はＤＴ１＝６μｍ、ＤＴ２＝７μｍの場合である。この結果から、ＤＴ１＝ＤＴ２の場合と比較してＤＴ１＜ＤＴ２の場合、第１のトレンチ１７付近よりも第２のトレンチ２０付近、即ちトレンチ上部におけるホールのキャリア密度が大きくなっていることが判る。

その上で、第２のトレンチ２０の場合、第１のトレンチ１７と異なり、その上部にはＮ^＋型のエミッタ領域１６が無く、よって、ｎｐｎｐサイリスタが構成されないため、第２のトレンチ２０付近の電界強度が高くなっても構造的にラッチアップは起こらない。そして、第１のトレンチ１７付近のホールのキャリア密度が下がることでｎｐｎトランジスタのベース電流が下がるため、破壊耐量が向上する。

また、シミュレーションによれば、第２のトレンチ２０の深さＤＴ２が第１のトレンチ１７の深さＤＴ１の１．１倍以上であればより効果があることが判明している。

実施の形態２．
図６は、本発明の実施の形態２に係る半導体装置を示す断面図である。この半導体装置では、実施の形態１と異なる部分として、第２のゲート電極２２上に層間絶縁膜２３が形成されておらず、第２のゲート電極２２はエミッタ電極２４に接続されている。エミッタ電極２４と接続された第２のゲート電極２２部分はＶ_ＧＥが０Ｖで、ゲートとして機能しない領域であり、耐圧の低下は発生しない。その他の構成は実施の形態１と同様である。これにより、実施の形態１と同様に破壊耐量が向上するだけでなく、ゲート容量、短絡電流を低減することができる。

実施の形態３．
図７は、本発明の実施の形態３に係る半導体装置を示す断面図である。この半導体装置では、実施の形態１と異なる部分として、第２のトレンチ２０の幅ＷＴ２は、第１のトレンチ１７の幅ＷＴ１よりも広く構成している。そして、この構成は、開口幅の異なるマスクパターンを用いたドライエッチングにより、第１のトレンチ１７と第２のトレンチ２０を同時に形成するようにしている。

これにより、一度のエッチングプロセスでＤＴ１＜ＤＴ２の関係を得ることができる。従って、異なる深さ（ＤＴ１，ＤＴ２）の第１と第２のトレンチを形成するためのエッチングプロセスを２度に分けて行なう必要が無いため、製造コストを低減することができる。

なお、実施の形態２と同様に、第２のゲート電極２２をエミッタ電極２４に接続させてもよい。

以上、トレンチＩＧＢＴに関して説明したが、本発明の構成をトレンチＭＯＳＦＥＴに応用することでアバランシェ耐量の向上を図ることができる。

本発明の実施の形態１に係る半導体装置を示す断面図である。シミュレーションに用いた構造モデルを示す断面図である。６００Ｖの逆バイアス印加時の電界強度分布を示す図である。Ｌ負荷スイッチングでのターンオフ波形を示す図である。ターンオフサージ電圧が最大となる時刻でのキャリア分布を示す図である。本発明の実施の形態２に係る半導体装置を示す断面図である。本発明の実施の形態３に係る半導体装置を示す断面図である。従来の半導体装置を示す断面図である。従来の半導体装置を示す断面図である。負荷短絡時の電流、電圧波形を示す図である。低破壊耐量の平面ゲート型ＩＧＢＴを示す断面図である。高破壊耐量の平面ゲート型ＩＧＢＴを示す断面図である。

符号の説明

１１半導体基板（コレクタ層）
１３半導体層
１５ベース領域
１６エミッタ領域
１７第１のトレンチ
１８第１の絶縁膜
１９第１のゲート電極
２０第２のトレンチ
２１第２の絶縁膜
２２第２のゲート電極
２４エミッタ電極
２５コレクタ電極

Claims

第１導電型のコレクタ層と、
前記コレクタ層上に形成された第２導電型の半導体層と、
前記半導体層の表面に形成された第１導電型のベース領域と、
前記ベース領域の表面の一部に形成された第２導電型のエミッタ領域と、
前記エミッタ領域の表面から前記半導体層に到達するまで掘り下げられた第１のトレンチと、
前記第１のトレンチ内に第１の絶縁膜を介して埋め込まれた第１のゲート電極と、
前記エミッタ領域以外の前記ベース領域の表面から前記半導体層に到達するまで掘り下げられた第２のトレンチと、
前記第２のトレンチ内に第２の絶縁膜を介して埋め込まれた第２のゲート電極と、
前記ベース領域と前記エミッタ領域に接続されたエミッタ電極と、
前記コレクタ層に接続されたコレクタ電極とを有し、
前記第２のトレンチは前記第１のトレンチよりも深いことを特徴とする半導体装置。
前記第２のトレンチの深さは、前記第１のトレンチの深さの１．１倍以上であることを特徴とする請求項１に記載の半導体装置。
前記第２のゲート電極は、前記第１のゲート電極に接続されていることを特徴とする請求項１又は２に記載の半導体装置。
前記第２のゲート電極は、前記エミッタ電極に接続されていることを特徴とする請求項１又は２に記載の半導体装置。
前記第２のトレンチの幅は、前記第１のトレンチの幅よりも広いことを特徴とする請求項１〜４の何れか１項に記載の半導体装置。