CN110350023A - 半导体装置以及电力变换装置 - Google Patents

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Abstract

实现IGBT的接通电压的降低及耐压性能的维持，并且使通断损耗降低。半导体装置具备：栅极沟槽(2)及伪栅极沟槽(2d)，它们形成于第1导电型的半导体衬底(1)上表面侧；栅极电极(3)，埋入至栅极沟槽；伪栅极电极(3d)，埋入至伪栅极沟槽；第2导电型的沟道层(5)，形成于半导体衬底的上表面侧的表层部；第1导电型的载流子积蓄层(8)，形成于沟道层之下；以及第2导电型的集电极层(10)，形成于半导体衬底的下表面侧。如果将栅极电极的底部的深度设为D1、将伪栅极电极的底部的深度设为D2、将载流子积蓄层的底部的深度设为D3、将沟道层与载流子积蓄层间的接合部的深度设为D4，则D4＜D1＜D3＜D2的关系成立。

Description

半导体装置以及电力变换装置
技术领域
本发明涉及具备绝缘栅型双极晶体管的半导体装置。
背景技术
就沟槽栅型的绝缘栅型双极晶体管(IGBT)而言，已知以下构造，即，出于降低接通电压的目的，应用了N型的载流子积蓄层(CS(Carrier Stored)层)(例如下述的专利文献1～3)。
就具有载流子积蓄层的IGBT而言，在接通状态时载流子积蓄层成为从集电极侧注入的空穴的阻挡层，促进半导体衬底的集电极侧的空穴的积蓄。另外，在向栅极电极施加了正电压时，电子在栅极电极的沟槽与载流子积蓄层之间的界面积蓄，还得到强化电子的注入的效果。其结果，半导体衬底内的载流子浓度增加，因此接通电压降低。
专利文献1：国际公开第2002-58160号
专利文献2：日本特开2017-143195号公报
专利文献3：日本特开2008-21918号公报
就沟槽栅型的IGBT而言，在栅极电极与集电极(collector)电极(electrode)之间存在寄生电容(称为“栅极-集电极电容”、“米勒(miller)电容”等)。在具有载流子积蓄层的构造中，栅极氧化膜与载流子积蓄层的接触面积越大，栅极-集电极电容也变得越大。如果栅极-集电极电容变大，则IGBT的截止以及导通的速度变缓，通断损耗增加。另外，栅极电压经由栅极-集电极电容而受到集电极-发射极间电压的变动的影响，栅极电压振荡。栅极电压的振荡有可能导致器件的破坏、误动作。
作为降低栅极-集电极电容的方法，使栅极电极的沟槽浅，栅极氧化膜与载流子积蓄层的接触面积变小，栅极-集电极电容减小。但是，如果沟槽内的栅极电极的深度变得比载流子积蓄层的深度小，则相邻的沟槽的场板效应变弱，在载流子积蓄层产生电场的集中，耐压性能急剧地下降。
由此，就具有载流子积蓄层的沟槽栅型的IGBT而言，难以兼顾栅极-集电极电容的降低、接通电压的降低以及耐压性能的维持。
发明内容
本发明就是为了解决上述这样的课题而提出的，其目的在于提供能够实现接通电压的降低以及耐压性能的维持，并且使通断损耗降低的半导体装置。
本发明的第1方案涉及的半导体装置具备：第1导电型的半导体衬底；栅极沟槽，其形成于所述半导体衬底的上表面侧；栅极电极，其埋入至所述栅极沟槽；栅极绝缘膜，其夹设在所述栅极电极与所述半导体衬底之间；第2导电型的沟道层，其形成于所述半导体衬底的上表面侧的表层部；第2导电型的接触层，其形成于所述沟道层的表层部，与所述沟道层相比杂质的峰值浓度高；第1导电型的发射极层，其以与所述栅极沟槽相邻的方式形成于所述沟道层的表层部；第1导电型的载流子积蓄层，其形成于所述沟道层之下；第2导电型的集电极层，其形成于所述半导体衬底的下表面侧；伪栅极沟槽，其在所述半导体衬底的上表面侧，形成于相邻的所述栅极沟槽之间；伪栅极电极，其埋入至所述伪栅极沟槽；以及伪栅极绝缘膜，其夹设在所述伪栅极电极与所述半导体衬底之间，如果将所述栅极电极的底部的深度设为D1、将所述伪栅极电极的底部的深度设为D2、将所述载流子积蓄层的底部的深度设为D3、将所述沟道层与所述载流子积蓄层之间的接合部的深度设为D4，则D4＜D1＜D3＜D2的关系成立。
本发明的第2方案涉及的半导体装置具备：第1导电型的半导体衬底；栅极沟槽，其形成于所述半导体衬底的上表面侧；栅极电极，其埋入至所述栅极沟槽；栅极绝缘膜，其夹设在所述栅极电极与所述半导体衬底之间；第2导电型的沟道层，其形成于所述半导体衬底的上表面侧的表层部；第2导电型的接触层，其形成于所述沟道层的表层部，与所述沟道层相比杂质的峰值浓度高；第1导电型的发射极层，其以与所述栅极沟槽相邻的方式形成于所述沟道层的表层部；第1导电型的载流子积蓄层，其形成于所述沟道层之下；以及第2导电型的集电极层，其形成于所述半导体衬底的下表面侧，一部分的栅极沟槽形成得比其它栅极沟槽浅，如果将浅的栅极沟槽内的所述栅极电极的底部的深度设为D1、将深的栅极沟槽内的所述栅极电极的底部的深度设为D2、将所述载流子积蓄层的底部的深度设为D3、将所述沟道层与所述载流子积蓄层之间的接合部的深度设为D4，则D4＜D1＜D3＜D2的关系成立。
发明的效果
根据本发明，能够维持由载流子积蓄层带来的接通电压的降低效果以及由伪栅极电极的场板效应带来的耐压性能，并且使通断损耗降低。
附图说明
图1是表示实施方式1涉及的半导体装置的构造的图。
图2是表示现有型IGBT的例子的图。
图3是表示现有型IGBT的例子的图。
图4是表示现有型IGBT的例子的图。
图5是表示IGBT的通断等效电路的图。
图6是表示实施方式1涉及的IGBT以及现有型IGBT的通断特性的曲线图。
图7是表示实施方式1涉及的IGBT以及现有型IGBT的通断特性的曲线图。
图8是表示实施方式1涉及的IGBT以及现有型IGBT的通断特性的曲线图。
图9是表示实施方式1涉及的IGBT以及现有型IGBT的通断特性的曲线图。
图10是表示实施方式1涉及的IGBT以及现有型IGBT的集电极-发射极间饱和电压与截止损耗之间的折衷特性的曲线图。
图11是表示实施方式1涉及的IGBT和现有型IGBT的导通损耗相对于载流子积蓄层的剂量的依赖性的曲线图。
图12是表示实施方式1涉及的IGBT的截止损耗以及导通损耗相对于栅极电极的深度的依赖性的曲线图。
图13是表示对实施方式1涉及的IGBT以及现有型IGBT设定了振荡条件时的截止波形的曲线图。
图14是表示实施方式1涉及的IGBT以及现有型IGBT的输出特性的曲线图。
图15是表示实施方式1涉及的IGBT以及现有型IGBT的输出特性的曲线图。
图16是表示实施方式1涉及的IGBT以及现有型IGBT的耐压特性的曲线图。
图17是表示实施方式1涉及的IGBT以及现有型IGBT的主要部分的结构的例子的图。
图18是表示实施方式1涉及的IGBT以及现有型IGBT的电场分布的曲线图。
图19是表示实施方式1涉及的IGBT的耐压相对于隔着栅极电极而相邻的伪栅极电极的间隔的依赖性的曲线图。
图20是表示载流子积蓄层的杂质的剂量与IGBT的耐压之间的关系的曲线图。
图21是表示蚀刻掩模的开口宽度与形成的沟槽的深度之间的关系的曲线图。
图22是表示实施方式1涉及的IGBT的制造方法的工序图。
图23是表示实施方式1涉及的IGBT的制造方法的工序图。
图24是表示实施方式1涉及的IGBT的制造方法的工序图。
图25是表示实施方式1涉及的IGBT的制造方法的工序图。
图26是表示实施方式1涉及的IGBT的制造方法的工序图。
图27是表示实施方式1涉及的IGBT的制造方法的工序图。
图28是表示实施方式1涉及的IGBT的制造方法的工序图。
图29是表示实施方式1涉及的IGBT的第1变形例的图。
图30是表示实施方式1涉及的IGBT的第2变形例的图。
图31是表示实施方式2涉及的半导体装置的构造的图。
图32是表示实施方式2涉及的IGBT的变形例的图。
图33是表示电力变换系统的结构的框图，在该电力变换系统中应用了实施方式3涉及的电力变换装置。
标号的说明
1半导体衬底，2栅极沟槽，3栅极电极，4栅极绝缘膜，5沟道层，6接触层，7发射极层，8载流子积蓄层，9缓冲区域，10集电极层，11层间绝缘膜，12发射极电极，13集电极电极，2d伪栅极沟槽，3d伪栅极电极，4d伪栅极绝缘膜，100、110IGBT，901、901、903现有型IGBT，200电源，210电力变换装置，211主变换电路，212驱动电路，213控制电路，220负载，21氧化硅膜，21a蚀刻掩模，22光致抗蚀层。
具体实施方式
＜实施方式1＞
图1是表示实施方式1涉及的半导体装置即沟槽栅型的IGBT 100的构造的图。在以下的说明中，将第1导电型作为N型、将第2导电型作为P型而进行说明。另外，这里例示的IGBT 100是3300V的高耐压等级的IGBT，但耐压等级不限定于此。
IGBT 100使用由N-型的硅构成的半导体衬底1而形成。这里，将图1中的半导体衬底1的上侧(发射极侧)的面定义为“上表面”，将下侧(集电极侧)的面定义为“下表面”。
在半导体衬底1的上表面侧形成有栅极沟槽2。在图1中仅示出有1个栅极沟槽2，但在半导体衬底1周期性地形成有多个栅极沟槽2。
在栅极沟槽2填埋有例如由多晶硅构成的栅极电极3。在栅极电极3与半导体衬底1之间夹设例如由氧化硅构成的栅极绝缘膜4。即，栅极绝缘膜4形成于栅极沟槽2的侧壁和底部。
在半导体衬底1的上表面侧的表层部形成有P型的沟道层5。另外，在沟道层5的表层部形成有与沟道层5相比杂质的峰值浓度高的P+型的接触层6和与半导体衬底1相比杂质的峰值浓度高的N+型的发射极层7。发射极层7配置为与栅极沟槽2相邻。另外，在沟道层5之下形成有N型的载流子积蓄层8。
在下表中示出半导体衬底1、沟道层5以及载流子积蓄层8的杂质的峰值浓度的容许范围。
表1
峰值浓度的容许范围[cm<sup>-3</sup>]
半导体衬底 10<sup>12</sup>～10<sup>14</sup>
沟道层 10<sup>16</sup>～10<sup>17</sup>
载流子积蓄层 10<sup>15</sup>～10<sup>16</sup>
在半导体衬底1的下表面侧的表层部形成有P型的集电极层10。另外，在集电极层10的上侧即半导体衬底1的N-型的区域与集电极层10之间形成有与半导体衬底1相比杂质的峰值浓度高的N型的缓冲区域9。
并且，在半导体衬底1的上表面侧，在相邻的栅极沟槽2之间形成有伪栅极沟槽2d。伪栅极沟槽2d形成有大于或等于1个。
在伪栅极沟槽2d填埋有伪栅极电极3d。在伪栅极电极3d与半导体衬底1之间夹设伪栅极绝缘膜4d。即，伪栅极绝缘膜4d形成于伪栅极沟槽2d的侧壁和底部。
在伪栅极沟槽2d的两旁不形成发射极层7。
在本实施方式中，使伪栅极电极3d在未图示的区域与发射极电极12连接。由此，伪栅极电极3d通过发射极电极12与发射极层7电连接。由此，伪栅极电极3d不作为IGBT 100的栅极电极而起作用。
在半导体衬底1的上表面之上以覆盖栅极电极3以及伪栅极电极3d的方式形成有层间绝缘膜11。另外，在层间绝缘膜11之上形成有发射极电极12。在层间绝缘膜11形成有到达接触层6的接触孔，发射极电极12通过接触孔与接触层6连接。另外，在半导体衬底1的下表面之上形成有集电极电极13。如图1所示，发射极电极12以及集电极电极13也可以是例如由包含阻挡金属等的多个金属膜构成的层叠构造。
如图1所示，如果将栅极电极3的底部的深度(从半导体衬底1的上表面算起的距离)设为D1，将伪栅极电极3d的底部的深度设为D2，将载流子积蓄层8的底部(载流子积蓄层8与半导体衬底1的N-型区域之间的接合部)的深度设为D3，将沟道层5的底部(沟道层5与载流子积蓄层8之间的接合部)的深度设为D4，则D4＜D1＜D3＜D2的关系成立。
另外，优选隔着栅极电极3而相邻的伪栅极电极3d的间隔小于或等于15μm。即，如果将隔着栅极电极3而相邻的伪栅极电极3d的间隔设为P1，则优选P1≤15μm的关系成立。
对由实施方式1涉及的IGBT 100得到的效果进行说明。以下，与图2～图4所示的现有型IGBT的情况进行比较，对由IGBT 100得到的效果进行说明。
图2所示的现有型IGBT 901，其栅极电极3的底部的深度D1与伪栅极电极3d的底部的深度D2是相等的。即，对于现有型IGBT 901，D1＝D2的关系成立。
图3所示的现有型IGBT 902，其栅极电极3的底部的深度D1比伪栅极电极3d的底部的深度D2小、比载流子积蓄层8的底部的深度D3大。即，对于现有型IGBT 902，D4＜D3＜D1＜D2的关系成立。
图4所示的现有型IGBT 903不具有伪栅极电极3d。就现有型IGBT 903而言，多个栅极电极3的底部的深度全部相等。
图5是IGBT的通断等效电路。在图5中，Lm是负载电感、Rg是栅极电阻、Ls是电路寄生电感、Cge是栅极-发射极间寄生电容、Cce是发射极-集电极间寄生电容、Cgc是栅极-集电极间寄生电容。如果IGBT的温度变低、电源电压Vcc变大、电路寄生电感Ls变大，则该电路成为容易振荡的状态。
图6～图9是表示实施方式1涉及的IGBT 100、现有型IGBT 901以及现有型IGBT902的通断特性的曲线图。在图6～图9中，各IGBT的单元间距是恒定的(在以下的各曲线图中，只要没有特别提及，各IGBT的单元间距是恒定的)。
图6示出截止时的栅极-发射极间电压Vge以及截止损耗Poff的波形。图7同样示出截止时的集电极电流Ic以及集电极-发射极间电压Vce的波形。
如果栅极沟槽2的深度变浅，则栅极-集电极间寄生电容Cgc降低，因此如图6所示，IGBT 100的截止时的米勒区域与现有型IGBT 901以及现有型IGBT 902相比变短。由此，如图7所示，IGBT 100的截止时的通断速度与现有型IGBT 901以及现有型IGBT 902相比变快。另一方面，就现有型IGBT 901和现有型IGBT 902而言，载流子积蓄层8与栅极沟槽2之间的接触面积相同，因此未在图6以及图7所示的各波形发现差异。
图8示出导通时的栅极-发射极间电压Vge以及导通损耗Pon的波形。图9同样示出导通时的集电极电流Ic以及集电极-发射极间电压Vce的波形。
就IGBT 100而言，由于栅极-集电极间寄生电容Cgc降低，因此如图8所示，IGBT100的导通时的米勒区域也变得比现有型IGBT 901以及现有型IGBT 902短。由此，如图9所示，IGBT 100的导通时的通断速度也变得比现有型IGBT 901以及现有型IGBT 902快。另一方面，就现有型IGBT 901和现有型IGBT 902而言，由于载流子积蓄层8与栅极沟槽2之间的接触面积相同，因此未在图8以及图9所示的各波形发现差异。
图10是表示实施方式1涉及的IGBT 100以及现有型IGBT 901的集电极-发射极间饱和电压Vce(sat)与截止损耗Eoff之间的折衷特性的曲线图。就实施方式1涉及的IGBT100而言，可知与现有型IGBT 901相比，集电极-发射极间饱和电压Vce(sat)降低5％，能够将截止损耗Eoff降低约12.5％。
图11是表示实施方式1涉及的IGBT 100以及现有型IGBT 901的导通损耗Eon相对于载流子积蓄层8的杂质的剂量的依赖性的曲线图。就IGBT 100而言，可知与现有型IGBT901相比，能够将导通损耗Eon降低50％。
图12是表示实施方式1涉及的IGBT 100的截止损耗Eoff以及导通损耗Eon相对于栅极电极3的深度的依赖性的曲线图。可知如果栅极电极3的底部变浅，则截止损耗Eoff以及导通损耗Eon减小。
图13是表示在将实施方式1涉及的IGBT 100以及现有型IGBT 901设定为易于振荡的条件(振荡条件)而使它们截止时的集电极-发射极间电压Vce以及栅极-发射极间电压Vge的波形的曲线图。集电极-发射极间电压Vce在IGBT 100以及现有型IGBT 901这两者发现了振荡。但是，栅极-发射极间电压Vge在现有型IGBT 901发现了振荡，但在IGBT 100未发现振荡。认为这是由于在IGBT 100的情况下，栅极沟槽2的深度浅、栅极-集电极间寄生电容Cgc小，因而栅极-发射极间电压Vge不易受到集电极-发射极间电压Vce的振荡的影响。
将从图10、图11以及图13得到的IGBT 100、现有型IGBT 901以及现有型IGBT 902的通断特性汇总于下表。该表中的截止损耗Eoff以及导通损耗Eon的值是通过现有型IGBT901的截止损耗以及导通损耗而标准化后的值。
表2
E<sub>off</sub> E<sub>on</sub> 栅极-发射极间电压的振荡
实施方式1的IGBT 100 87.5％ 50％ 无
现有型IGBT 901 100％ 100％ 有
现有型IGBT 902 100％ 100％ 有
接下来，对实施方式1涉及的IGBT 100的除了通断特性以外的特性进行说明。
图14以及图15是表示实施方式1涉及的IGBT 100以及现有型IGBT 901的输出特性的曲线图。图14示出集电极电流Ic与集电极-发射极间电压Vce之间的关系(温度150℃)，图15示出集电极电流Ic与栅极-发射极间电压Vge之间的关系(温度20℃)。可知IGBT 100具有与现有型IGBT 901几乎同等的输出特性。
图16是表示实施方式1涉及的IGBT 100和现有型IGBT 901的耐压特性的曲线图，示出耐压(BV)相对于栅极电极3的底部的深度D1的依赖性。就现有型IGBT 901的构造(D1＝D2的构造)而言，可知如果使栅极电极3的底部的深度D1变浅，则耐压下降，特别地如果使栅极电极3的底部的深度D1比载流子积蓄层8的底部的深度D3更浅，则耐压急剧地下降。另一方面，在IGBT 100的构造(D1＜D2的构造)的情况下，即使使栅极电极3的底部的深度D1变浅，也没有发现耐压的下降。相反，如果栅极电极3的底部的深度D1变浅，则由与栅极电极3相邻的伪栅极电极3d带来的场板效应变得更为显著，因此耐压略微提高。
图17是表示实施方式1涉及的IGBT 100以及现有型IGBT 901的主要部分的结构的例子的图。这里，现有型IGBT 901的栅极电极3的底部的深度D1以及伪栅极电极3d的底部的深度D2设定为比载流子积蓄层8的底部的深度D3浅。在图17中，示出了实施方式1涉及的IGBT 100的2个结构例，左侧的IGBT 100为栅极电极3的底部的深度D1设定为与现有型IGBT901的D1相同的大小，右侧的IGBT 100为将栅极电极3的底部的深度D1设定得比现有型IGBT901的D1小。
图18示出在对图17所示的IGBT 100以及现有型IGBT 901施加了相同的电压时的沿着A1-A2线、B1-B2线、C1-C2线的位置的电场分布。在现有型IGBT 901的情况下，在载流子积蓄层8的底部的深度D3处产生电场集中(A1-A2线的电场分布)，由此耐压受到限制。另一方面，在实施方式1涉及的IGBT 100的情况下，可知由于与栅极电极3相邻的伪栅极电极3d的场板效应，载流子积蓄层8的底部的深度D3处的电场峰值得到抑制(B1-B2线以及C1-C2线的电场分布)，耐压提高。
如果进一步使栅极电极3的底部的深度D1变浅，则显现出沟道层5的底部的深度D4处的电场集中(C1-C2线的电场分布)。但是，由于沟道层5的底部的深度D4处的电场峰值比伪栅极电极3d的底部的深度D2处的电场低，因此不对耐压造成限制。相反，由于该峰值的存在，在施加了与耐压相等的电压时，电场分布的曲线图的积分面积变大，因此耐压略微变大。
如之前所述，就实施方式1的IGBT 100而言，栅极电极3的底部的深度D1、伪栅极电极3d的底部的深度D2、载流子积蓄层8的底部的深度D3以及沟道层5的底部的深度D4需要满足D4＜D1＜D3＜D2的关系。这里，对该关系进行详细说明。
首先，为了使IGBT 100内的MOSFET构造成立，栅极电极3的底部的深度D1必须比沟道层5的底部的深度D4深。即，需要满足D4＜D1的关系。
另外，在本实施方式中，通过使栅极电极3隔着栅极绝缘膜4与载流子积蓄层8重叠的面积减少，从而使栅极-集电极间寄生电容Cgc降低。由此，需要使栅极电极3的底部的深度D1比载流子积蓄层8的底部的深度D3小。即，需要满足D1＜D3的关系。
并且，为了即使栅极电极3的底部的深度D1变得比载流子积蓄层8的底部的深度D3浅也对耐压的下降进行抑制，需要在载流子积蓄层8处得到由伪栅极电极3d带来的场板效应。因此，需要使伪栅极电极3d的底部的深度D2比载流子积蓄层8的底部的深度D3深。即，需要满足D3＜D2的关系。
根据上述的3点，就实施方式1的IGBT 100而言，需要满足D4＜D1＜D3＜D2的关系。
接下来，对实施方式1涉及的IGBT 100的隔着栅极电极3而相邻的伪栅极电极3d及间隔(图1的P1)进行说明。图19是表示IGBT 100的耐压相对于间隔P1的依赖性的曲线图。可知如果间隔P1变大，则耐压降低。在将间隔P1设为15μm时，耐压成为目标耐压(5000V)的约90％。这是由于如果间隔P1过大，则由与栅极电极3相邻的伪栅极电极3d带来的场板效应变弱，在栅极沟槽2的底部附近产生电场集中。此外，图19是未设置载流子积蓄层8的情况下(载流子积蓄层8的杂质的剂量为0)的数值。
图20示出载流子积蓄层8的杂质的剂量与IGBT 100的耐压之间的关系。图20的曲线图与图19同样地示出IGBT 100的耐压相对于间隔P1的依赖性。可知如果载流子积蓄层8的杂质的剂量变大，则耐压大幅地依赖于间隔P1。根据图19以及图20的曲线图，可以说在将载流子积蓄层8设置于IGBT 100而实现接通电压的降低的情况下，为了保持大于或等于目标耐压的90％，需要使间隔P1小于或等于15μm。
这样，根据实施方式1涉及的IGBT 100，能够维持由载流子积蓄层8带来的接通电压的降低效果以及由伪栅极电极3d的场板效应带来的耐压性能，并且使通断损耗降低。
图21是表示由蚀刻实现的沟槽形成工序中的蚀刻掩模的开口宽度与形成的沟槽的深度之间的关系的曲线图。如图21所示，沟槽的深度与蚀刻掩模的开口宽度具有相关性，蚀刻掩模的开口宽度越小，形成的沟槽的深度越浅。另外，如果调整等离子干蚀刻的条件，则能够调整蚀刻掩模的开口宽度与沟槽深度的相关性(图21的曲线图)的梯度或绝对值。
为了制造IGBT 100，需要在半导体衬底1形成彼此深度不同的栅极沟槽2和伪栅极沟槽2d，但如果利用蚀刻掩模的开口宽度与沟槽深度的相关性，则能够同时形成栅极沟槽2和伪栅极沟槽2d。下面，一边参照图22～图28的结构图，一边对实施方式1涉及的IGBT 100的制造方法进行说明。
首先，通过将杂质向半导体衬底1进行离子注入，从而在半导体衬底1形成沟道层5、接触层6、发射极层7、载流子积蓄层8、缓冲区域9以及集电极层10。然后，在半导体衬底1的上表面之上形成作为蚀刻掩模的材料的氧化硅膜21(图22)。
接下来，使用光刻技术，在氧化硅膜21之上形成光致抗蚀层22，该光致抗蚀层22在栅极沟槽2以及伪栅极沟槽2d的形成区域具有开口(图23)。此时，使与栅极沟槽2的形成区域对应的开口的宽度Wg比与伪栅极沟槽2d的形成区域对应的开口的宽度Wd小。
然后，通过将光致抗蚀层22用作掩模的蚀刻而将光致抗蚀层22的图案转印到氧化硅膜21。其结果，将氧化硅膜21加工成蚀刻掩模21a，该蚀刻掩模21a在栅极沟槽2以及伪栅极沟槽2d的形成区域具有开口(图24)。
然后，通过将蚀刻掩模21a作为掩模而对半导体衬底1进行蚀刻，从而同时在半导体衬底1形成栅极沟槽2以及伪栅极沟槽2d(图25)。此时，由于与栅极沟槽2的形成区域对应的开口的宽度Wg比与伪栅极沟槽2d的形成区域对应的开口的宽度Wd小，因此栅极沟槽2形成得比伪栅极沟槽2d浅。
接着，通过在包含栅极沟槽2以及伪栅极沟槽2d内部的半导体衬底1的上表面形成例如氧化硅膜，从而在栅极沟槽2的侧壁以及底部形成栅极绝缘膜4，并且在伪栅极沟槽2d的侧壁以及底部形成伪栅极绝缘膜4d(图26)。然后，通过在包含栅极沟槽2以及伪栅极沟槽2d内部的半导体衬底1的上表面形成例如掺杂多晶硅膜，从而在栅极沟槽2内形成栅极电极3，并且在伪栅极沟槽2d内形成伪栅极电极3d(图27)。
然后，通过掺杂多晶硅膜的图案化，从而将栅极电极3与伪栅极电极3d分离。然后，通过在半导体衬底1之上形成例如氧化硅膜，从而形成层间绝缘膜11。接着，通过对层间绝缘膜11选择性地进行蚀刻，从而在层间绝缘膜11形成到达接触层6的接触孔(图28)。
然后，在半导体衬底1的上表面侧形成发射极电极12，在半导体衬底1的下表面侧形成集电极电极13。其结果，得到图1所示的IGBT 100的结构。
[第1变形例]
图29是表示实施方式1涉及的IGBT 100的第1变形例的图。就图29的IGBT 100而言，在相邻的伪栅极电极3d之间配置有多个(这里是2个)栅极电极3。栅极电极3的底部的深度D1、伪栅极电极3d的底部的深度D2、载流子积蓄层8的底部的深度D3、沟道层5的底部的深度D4的关系、以及隔着栅极电极3而相邻的伪栅极电极3d的间隔P1的条件与在相邻的伪栅极电极3d之间配置有1个栅极电极3的情况相同即可。即使在相邻的伪栅极电极3d之间配置多个栅极电极3，也会得到与实施方式1几乎同等的效果。
[第2变形例]
图30是表示实施方式1涉及的IGBT 100的第2变形例的图。就图30的IGBT 100而言，只在栅极电极3的周围的区域，即，只在相邻的伪栅极电极3d之间存在栅极电极3的区域，形成有沟道层5以及载流子积蓄层8。换言之，在伪栅极电极3d彼此相邻的区域，即，在相邻的伪栅极电极3d之间不存在栅极电极3的区域，未形成沟道层5以及载流子积蓄层8。在这种情况下，也会得到与实施方式1涉及的IGBT 100几乎同等的效果。
＜实施方式2＞
图31是表示实施方式2涉及的半导体装置即沟槽栅型的IGBT110的构造的图。在图31中，对与图1所示的要素具有同样的功能的要素，标注与其相同的标号。
实施方式2涉及的IGBT 110是使用由N-型的硅构成的半导体衬底1而形成的。在半导体衬底1的上表面侧形成有栅极沟槽2。在栅极沟槽2填埋有例如由多晶硅构成的栅极电极3。在栅极电极3与半导体衬底1之间夹设例如由氧化硅构成的栅极绝缘膜4。
在半导体衬底1的上表面侧的表层部形成有P型的沟道层5。另外，在沟道层5的表层部形成有与沟道层5相比杂质的峰值浓度高的P+型的接触层6以及与半导体衬底1相比杂质的峰值浓度高的N+型的发射极层7。发射极层7以与栅极沟槽2相邻的方式配置。另外，在沟道层5之下形成有N型的载流子积蓄层8。
在半导体衬底1的下表面侧的表层部形成有P型的集电极层10。另外，在集电极层10的上侧，即，在半导体衬底1的N-型的区域与集电极层10之间形成有与半导体衬底1相比杂质的峰值浓度高的N型的缓冲区域9。
在半导体衬底1的上表面之上以覆盖栅极电极3的方式形成有层间绝缘膜11。另外，在层间绝缘膜11之上形成有发射极电极12。在层间绝缘膜11形成有到达接触层6的接触孔，发射极电极12通过接触孔与接触层6连接。另外，在半导体衬底1的下表面之上形成有集电极电极13。
如图31所示，就实施方式2的IGBT 110而言，栅极沟槽2的深度不是恒定的，一部分的栅极沟槽2形成得比其它栅极沟槽2浅。即，在半导体衬底1存在形成得浅的栅极沟槽2和形成得深的栅极沟槽2。
下面，将形成得浅的栅极沟槽2以及埋入至其中的栅极电极3分别称为“浅的栅极沟槽2”以及“浅的栅极电极3”。另外，将形成得深的栅极沟槽2以及埋入至其中的栅极电极3分别称为“深的栅极沟槽2”以及“深的栅极电极3”。
如图31所示，如果将埋入至浅的栅极沟槽2的浅的栅极电极3的底部的深度设为D1、将埋入至深的栅极沟槽2的深的栅极电极3的底部的深度设为D2、将载流子积蓄层8的底部的深度设为D3、将沟道层5的底部的深度设为D4，则D4＜D1＜D3＜D2的关系成立。
另外，优选隔着浅的栅极电极3而相邻的深的栅极电极3的间隔小于或等于15μm。即，如果将隔着浅的栅极电极3而相邻的深的栅极电极3的间隔设为P1，则优选P1≤15μm的关系成立。
由于实施方式2涉及的IGBT 110与实施方式1涉及的IGBT 100相比每单位面积的栅极电极3的数量多，因此能够使每单位面积的电流增大，能够适用于需要大电流的应用。
另外，由于实施方式2涉及的IGBT 110具有浅的栅极电极3，因此与图4所示的现有型IGBT 903相比能够使栅极-集电极间寄生电容Cgc变小，因此得到与实施方式1同样的效果。但是，如果与实施方式1涉及的IGBT 100相比，由于栅极电极3多，栅极-集电极间寄生电容Cgc会相应地变大，因此与实施方式1相比较，效果降低。
[变形例]
图32是表示实施方式2涉及的IGBT 110的变形例的图。就图32的IGBT 110而言，在相邻的深的栅极电极3之间配置有多个(这里是2个)浅的栅极电极3。浅的栅极电极3的底部的深度D1、深的栅极电极3的底部的深度D2、载流子积蓄层8的底部的深度D3、沟道层5的底部的深度D4的关系、以及隔着浅的栅极电极3而相邻的深的栅极电极3的间隔P1的条件与在相邻的深的栅极电极3之间配置有1个浅的栅极电极3的情况相同即可。即使在相邻的深的栅极电极3之间配置多个栅极电极3，也会取得与实施方式1几乎同等的效果。
＜实施方式3＞
本实施方式是将上述实施方式1或2所涉及的半导体装置应用于电力变换装置。实施方式3不限定于特定的电力变换装置，但以下，作为实施方式3，对将实施方式1或2涉及的半导体装置应用于三相逆变器的情况进行说明。
图33是表示电力变换系统的结构的框图，在该电力变换系统中应用了本实施方式涉及的电力变换装置。
图33所示的电力变换系统由电源200、电力变换装置210、负载220构成。电源200是直流电源，向电力变换装置210供给直流电力。电源200能够由各种电源构成，例如，能够由直流系统、太阳能电池、蓄电池构成，也可以由与交流系统连接的整流电路、AC/DC转换器构成。另外，也可以使电源200由将从直流系统输出的直流电力变换为规定的电力的DC/DC转换器构成。
电力变换装置210是连接在电源200和负载220之间的三相逆变器，将从电源200供给的直流电力变换为交流电力，向负载220供给交流电力。电力变换装置210如图33所示，具备：主变换电路211，其将直流电力变换为交流电力而输出；驱动电路212，其输出对主变换电路211的各开关元件进行驱动的驱动信号；以及控制电路213，其将对驱动电路212进行控制的控制信号向驱动电路212输出。
负载220是由从电力变换装置210供给的交流电力进行驱动的三相电动机。此外，负载220不限定于特定的用途，是搭载于各种电气设备的电动机，例如，用作面向混合动力汽车、电动汽车、铁道车辆、电梯或者空调设备的电动机。
以下，对电力变换装置210的详细情况进行说明。主变换电路211具备开关元件和续流二极管(未图示)，通过开关元件进行通断，从而将从电源200供给的直流电力变换为交流电力，向负载220供给。主变换电路211的具体的电路结构存在各种结构，但本实施方式涉及的主变换电路211是两电平的三相全桥电路，能够由6个开关元件和与各个开关元件逆并联的6个续流二极管构成。向主变换电路211的各开关元件应用上述实施方式1、2的任意者所涉及的半导体装置。6个开关元件两个两个地串联连接而构成上下桥臂，各上下桥臂构成全桥电路的各相(U相、V相、W相)。并且，各上下桥臂的输出端子即主变换电路211的3个输出端子与负载220连接。
驱动电路212生成对主变换电路211的开关元件进行驱动的驱动信号，供给至主变换电路211的开关元件的控制电极。具体地说，按照来自后述的控制电路213的控制信号，向各开关元件的控制电极输出将开关元件设为接通状态的驱动信号和将开关元件设为断开状态的驱动信号。在将开关元件维持为接通状态的情况下，驱动信号是大于或等于开关元件的阈值电压的电压信号(接通信号)，在将开关元件维持为断开状态的情况下，驱动信号成为小于或等于开关元件的阈值电压的电压信号(断开信号)。
控制电路213对主变换电路211的开关元件进行控制，以向负载220供给所期望的电力。具体地说，基于应向负载220供给的电力，对主变换电路211的各开关元件应成为接通状态的时间(接通时间)进行计算。例如，能够通过与应输出的电压相对应地对开关元件的接通时间进行调制的PWM控制，对主变换电路211进行控制。并且，向驱动电路212输出控制指令(控制信号)，以使得在各时刻向应成为接通状态的开关元件输出接通信号，向应成为断开状态的开关元件输出断开信号。驱动电路212按照该控制信号，将接通信号或者断开信号作为驱动信号而向各开关元件的控制电极输出。
在本实施方式涉及的电力变换装置中，作为主变换电路211的开关元件而应用实施方式1或2涉及的半导体装置，因此能够实现变换效率提高。
在本实施方式中，对在两电平的三相逆变器应用实施方式1或2涉及的半导体装置的例子进行了说明，但并不限定于此，能够应用于各种电力变换装置。在本实施方式中，采用了两电平的电力变换装置，但也可以是三电平、多电平的电力变换装置，在向单相负载供给电力的情况下，也可以向单相逆变器应用实施方式1或2涉及的半导体装置。另外，在向直流负载等供给电力的情况下，也能够向DC/DC转换器、AC/DC转换器应用实施方式1或2涉及的半导体装置。
另外，本实施方式涉及的电力变换装置不限定于上述的负载为电动机的情况，例如，还能够用作放电加工机、激光加工机、或感应加热烹调器、非接触器供电系统的电源装置，并且，也能够用作太阳能发电系统、蓄电系统等的功率调节器。
此外，在实施方式1、2中，将半导体衬底1设为是硅，但也可以使用例如碳化硅(SiC)、氮化镓类材料以及金刚石等宽带隙半导体。通过应用宽带隙半导体，从而能够实现IGBT的高耐压、低损耗以及高耐热。
另外，在实施方式1、2中，将第1导电型设为N型、将第2导电型设为P型，但也可以将第1导电型设为P型、将第2导电型设为N型。
另外，本发明能够在本发明的范围内对各实施方式自由地进行组合，对各实施方式适当地进行变形、省略。

Claims (8)

1.一种半导体装置，其具备：
第1导电型的半导体衬底；
栅极沟槽，其形成于所述半导体衬底的上表面侧；
栅极电极，其埋入至所述栅极沟槽；
栅极绝缘膜，其夹设在所述栅极电极与所述半导体衬底之间；
第2导电型的沟道层，其形成于所述半导体衬底的上表面侧的表层部；
第2导电型的接触层，其形成于所述沟道层的表层部，与所述沟道层相比杂质的峰值浓度高；
第1导电型的发射极层，其以与所述栅极沟槽相邻的方式形成于所述沟道层的表层部；
第1导电型的载流子积蓄层，其形成于所述沟道层之下；
第2导电型的集电极层，其形成于所述半导体衬底的下表面侧；
伪栅极沟槽，其在所述半导体衬底的上表面侧，形成于相邻的所述栅极沟槽之间；
伪栅极电极，其埋入至所述伪栅极沟槽；以及
伪栅极绝缘膜，其夹设在所述伪栅极电极与所述半导体衬底之间，
如果将所述栅极电极的底部的深度设为D1、将所述伪栅极电极的底部的深度设为D2、将所述载流子积蓄层的底部的深度设为D3、将所述沟道层与所述载流子积蓄层之间的接合部的深度设为D4，则D4＜D1＜D3＜D2的关系成立。
2.根据权利要求1所述的半导体装置，其中，
隔着所述栅极电极而相邻的所述伪栅极电极的间隔小于或等于15μm。
3.根据权利要求1或2所述的半导体装置，其中，
所述伪栅极电极与所述接触层电连接。
4.一种电力变换装置，其具备：
主变换电路，其具有权利要求1至3中任一项所述的半导体装置，该主变换电路将被输入来的电力进行变换而输出；
驱动电路，其将对所述半导体装置进行驱动的驱动信号向所述半导体装置输出；以及
控制电路，其将对所述驱动电路进行控制的控制信号向所述驱动电路输出。
5.一种半导体装置，其具备：
第1导电型的半导体衬底；
栅极沟槽，其形成于所述半导体衬底的上表面侧；
栅极电极，其埋入至所述栅极沟槽；
栅极绝缘膜，其夹设在所述栅极电极与所述半导体衬底之间；
第2导电型的沟道层，其形成于所述半导体衬底的上表面侧的表层部；
第2导电型的接触层，其形成于所述沟道层的表层部，与所述沟道层相比杂质的峰值浓度高；
第1导电型的发射极层，其以与所述栅极沟槽相邻的方式形成于所述沟道层的表层部；
第1导电型的载流子积蓄层，其形成于所述沟道层之下；以及
第2导电型的集电极层，其形成于所述半导体衬底的下表面侧，
一部分的栅极沟槽形成得比其它栅极沟槽浅，
如果将浅的栅极沟槽内的所述栅极电极的底部的深度设为D1、将深的栅极沟槽内的所述栅极电极的底部的深度设为D2、将所述载流子积蓄层的底部的深度设为D3、将所述沟道层与所述载流子积蓄层之间的接合部的深度设为D4，则D4＜D1＜D3＜D2的关系成立。
6.根据权利要求5所述的半导体装置，其中，
隔着所述浅的栅极沟槽而相邻的所述深的栅极沟槽内的所述栅极电极的间隔小于或等于15μm。
7.根据权利要求5或6所述的半导体装置，其中，
所述栅极电极与所述接触层电连接。
8.一种电力变换装置，其具备：
主变换电路，其具有权利要求5至7中任一项所述的半导体装置，该主变换电路将被输入来的电力进行变换而输出；
驱动电路，其将对所述半导体装置进行驱动的驱动信号向所述半导体装置输出；以及
控制电路，其将对所述驱动电路进行控制的控制信号向所述驱动电路输出。
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