CN111261711A - 功率器件及其成型方法 - Google Patents
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Abstract
本发明涉及一种功率器件及其成型方法，功率器件包括：外延层，设置有依次分布的多个晶体管单元，每个晶体管单元内形成有相互间隔设置的多个发射极沟槽和一个栅极沟槽且一个栅极沟槽设置于相邻两个发射极沟槽之间，发射极沟槽的深度大于栅极沟槽的深度；栅极，设置于栅极沟槽并在栅极沟槽与外延层绝缘设置；冗余发射极，设置于发射极沟槽并在发射极沟槽与外延层绝缘设置。本发明实施例提供的功率器件及其成型方法，能够满足功率器件的功能需求，同时能够降低功率器件的饱和压降以及关断损耗，优化功率器件的性能。
Description
技术领域
本发明涉及于半导体器件领域技术领域，特别是涉及一种功率器件及其成型方法。
背景技术
IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)器件是一种电压控制的MOS/BJT复合型器件，具有输入阻抗高、输入驱动功率小、导通压降低、电流容量大、开关速度快等优点。由于IGBT独特的、不可取代的性能优势使其自推出实用型产品便在诸多领域得到广泛的应用，例如：太阳能发电、风力发电、动车、高铁、新能源汽车以及众多能量转换领域。
随着技术的发展，对功率器件的性能要求越来越高，然而，已有的功率器件因结构设计不合理，导致功率器件的关断损耗(Eoff)较高，不利于功率器件的发展。
因此，亟需一种新的功率器件及其成型方法。
发明内容
本发明实施例提供一种功率器件及其成型方法，能够满足功率器件的功能需求，同时能够降低功率器件的关断损耗，优化功率器件的性能。
一方面，根据本发明实施例提出了一种功率器件，包括：外延层，设置有依次分布的多个晶体管单元，每个晶体管单元内形成有相互间隔设置的多个发射极沟槽和一个栅极沟槽且一个栅极沟槽设置于相邻两个发射极沟槽之间，发射极沟槽的深度大于栅极沟槽的深度；栅极，设置于栅极沟槽并在栅极沟槽内与外延层绝缘设置；冗余发射极，设置于发射极沟槽并在发射极沟槽内与外延层绝缘设置。
根据本发明实施例的一个方面，发射极沟槽的深度与栅极沟槽的深度之间的差值为0.3um～3um。
根据本发明实施例的一个方面，在发射极沟槽以及栅极沟槽的排布方向上，发射极沟槽的宽度大于栅极沟槽的宽度。
根据本发明实施例的一个方面，发射极沟槽的宽度与栅极沟槽的宽度之间的差值为0.2um～0.5um。
根据本发明实施例的一个方面，外延层包括依次排布的漂移层以及体区，漂移层配置为第一导电类型，体区配置为第二导电类型，发射极沟槽以及栅极沟槽贯穿体区并向漂移层延伸。
根据本发明实施例的一个方面，外延层还包括载流子存储区，载流子存储区位于体区面向漂移层的一侧，发射极沟槽穿过载流子存储区伸入漂移层，栅极沟槽部分伸入载流子存储区。
根据本发明实施例的一个方面，功率器件还包括：发射区，配置为第一导电类型的重掺杂区，发射区位于体区的背离衬底侧的表面，并且围绕于栅极沟槽的横向的至少部分周边；绝缘层，覆盖外延层远离漂移层侧的表面；发射极互连，位于绝缘层上，发射极互连经由贯穿绝缘层的过孔与发射区耦合。
根据本发明实施例的一个方面，发射极互连还经由贯穿绝缘层的过孔与体区耦合。
另一方面，根据本发明实施例提出了一种功率器件的成型方法，包括：
提供至少部分具有第一导电类型的结构层，结构层具有相背的第一表面和第二表面；
图案化结构层，形成自第一表面至结构层内部延伸、且相互间隔排布的多个栅极沟槽以及多个发射极沟槽，每个栅极沟槽位于相邻两个发射极沟槽之间，发射极沟槽的深度大于栅极沟槽的深度；
在栅极沟槽以及发射极沟槽的内壁形成分隔层；
向发射极沟槽填充形成冗余发射极并向栅极沟槽填充形成栅极；
自第一表面进行第二导电类型的掺杂，形成体区；
围绕于栅极沟槽的横向的至少部分周边、在体区的背离第二表面的一侧进行第一导电类型的重掺杂，得到发射区。
根据本发明实施例的另一个方面，在发射极沟槽以及栅极沟槽的排布方向上，发射极沟槽的宽度大于栅极沟槽的宽度，多个栅极沟槽以及多个发射极沟槽一次成型。
根据本发明实施例的另一个方面，功率器件的成型方法还包括：
形成覆盖第一表面的绝缘层；
图案化绝缘层，形成贯穿绝缘层的过孔；
在绝缘层上形成发射极互连，发射极互连通过过孔与发射区耦合。
根据本发明实施例提供的功率器件及其成型方法，功率器件的外延层上具有发射极沟槽以及栅极沟槽，发射极沟槽内形成有冗余发射极，栅极沟槽内形成有栅极，由于发射极沟槽的深度大于栅极沟槽的深度，相对于现有技术，在同等饱和压降的情况下，本发明实施例提供的功率器能够进一步降关断损耗，提高短路能力，优化功率器件的性能。
附图说明
下面将参考附图来描述本发明示例性实施例的特征、优点和技术效果。
图1是本发明一个实施例的功率器件的截面结构示意图
图2是图1中A处的局部放大示意图；
图3是图1中B处的局部放大示意图；
图4是本发明一个实施例提供的功率器件与传统的功率器件的性能对比曲线图；
图5是本发明一个实施例的功率器件的成型方法的流程示意图；
图6至图14是本发明一个实施例提供的功率器件的成型方法对应各阶段的截面结构示意图。
其中：
10-外延层；11-漂移层；12-体区；13-载流子存储区；14-场截止层；
20-晶体管单元；21-发射极沟槽；22-栅极沟槽；
30-栅极；40-冗余发射极；50-集电极互连；60-发射区；70-分隔层；80-绝缘层；81-过孔；90-发射极互连；
100-结构层；110-衬底；120-外延区域；S1-第一表面；S2-第二表面；X-竖向；Y-横向。
在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例绘制。
具体实施方式
下面将详细描述本发明的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本发明的全面理解。但是，对于本领域技术人员来说很明显的是，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明的更好的理解。在附图和下面的描述中，至少部分的公知结构和技术没有被示出，以便避免对本发明造成不必要的模糊；并且，为了清晰，可能夸大了部分结构的尺寸。此外，下文中所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。
应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”
为了更好地理解本发明，下面结合图1至图14根据本发明实施例的功率器件及其成型方法进行详细描述。
本发明实施例提供一种功率器件。在本申请中，术语“功率器件”指在制造功率器件的各个步骤中形成的整个功率器件的统称，包括已经形成的所有层或区域。
本发明实施例的功率器件可以是功率金属氧化物半导体场效应管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)、绝缘栅双极型晶体管(InsulatedGate Bipolar Transistor，IGBT)等，在下文中将以IGBT的结构为例说明该功率器件。可以理解，本发明实施例的功率器件还可以是其它与IGBT类似结构的各种类型的半导体功率器件。
图1是本发明一个实施例的功率器件的截面结构示意图，该功率器件100可以包括有源区域和围绕至少部分有源区域外周的终端区域，图1中示出该功率器件有源区域的至少一个原胞(pitch)结构的示意图。图2是图1中A区域的局部放大示意图。
本文中，原胞结构指功率器件有源区域的导电结构的最小重复单元。本申请中的结构示意图均为在结构原理上的示意，功率器件包含的各部件的实际尺寸、细节位置等可依据实际情况调整。
本发明实施例提供的功率器件包括外延层10、冗余发射极40(emitter dummy)以及栅极30，在一些可选的示例中，功率器件还可以包括衬底110，外延层10可以设置于衬底110在自身厚度方向的一个表面，外延层10上设置有依次分布的多个晶体管单元20，每个晶体管单元20内形成有相互间隔设置的多个发射极沟槽21和一个栅极沟槽22，每个晶体管单元20的一个栅极沟槽22设置于相邻两个发射极沟槽21之间。发射极沟槽21的深度大于栅极沟槽22的深度，冗余发射极40设置于发射极沟槽21并与外延层10绝缘设置，栅极30设置于栅极沟槽22并与外延层10绝缘设置。在具体实施时，每个晶体管单元20对应于功率器件的一个原胞结构。
本发明实施例提供的功率器件，通过限定功率器件的外延层10上具有发射极沟槽21以及栅极沟槽22，发射极沟槽21内形成有冗余发射极40，栅极沟槽22内形成有栅极30，由于发射极沟槽21的深度大于栅极沟槽22的深度，使得栅极-集电极电容(Gate-Collector)大大缩小，这样能降低功率器件的过冲电流，改善功率器件的电磁干扰(EMI)特性，栅电容的减小能提高功率器件的关断速度，降低关断损耗。同时，由于栅极30所在栅极沟槽22的深度的减小，使得功率器件的饱和电流减小，进而使得功率器件的短路能力得到改善，优化功率器件的性能。
以上所提及的发射极沟槽21的深度以及栅极沟槽22的深度是指发射极沟槽21以及栅极沟槽22在外延层10的厚度方向上或者说功率器件的竖向X上的延伸尺寸。
在一些可选的实施例中，围合形成发射极沟槽21的侧壁以及围合形成栅极沟槽22的侧壁形成分隔层70，以满足冗余发射极40以及栅极30与外延层10之间的绝缘设置。
可选的，外延层10包括漂移层11，衬底110以及漂移层11可以采用不同的导电类型，例如漂移层11可以配置为第一导电类型，衬底110可以配置为第二导电类型，第一导电类型以及第二导向类型的一者可以为P型且另一者可以为N型，为了更好的理解本发明实施例提供的功率器件，以下将以第一导电类型为P型且第二导电类型为N型进行举例说明。
在一些可选的示例中，漂移层11可以配置为第一导电类型，可选的，漂移层11可以为N型轻掺杂，衬底110配置为第二导电类型，例如是P型。
在一些可选的示例中，本发明实施例提供的功率器件，其外延层10还包括体区12，体区12设置于漂移层11远离衬底110的一侧。在一些可选的示例中，体区12配置为第二导电类型，例如是P型。可选的，发射极沟槽21以及栅极沟槽22可以贯穿体区12并向漂移层11延伸。
作为一种可选的实施方式，上述各实施例提供的功率器件，发射极沟槽21的深度与栅极沟槽22的深度之间的差值为0.3um～3um之间的任意数值，包括0.3um、3um两个端值，在一些可选的实施例中，发射极沟槽21的深度与栅极沟槽22的深度之间的差值为1.5um～3um，进一步可选为2um。通过上述设置，能够更好得优化功率器件的EMI特性并改善功率器件的关断损耗。
在一些可选的实施例中，本发明上述各实施例提供的功率器件，在发射极沟槽21以及栅极沟槽22的排布方向上或者说在功率器件的横向Y上，发射极沟槽21的宽度大于栅极沟槽22的宽度。通过上述设置，能够进一步优化功率器件的性能，降低饱和压降并减小关断损耗，同时，利于发射极沟槽21以及栅极沟槽22的一次成型。
作为一种可选的实施方式，栅极沟槽22以及发射极沟槽21一次成型且至少部分同层设置。通过上述设置，能够进一步缩小栅极-集电极电容，降低功率器件的过冲电流，改善功率器件的EMI特性。
在一些可选的实施例中，上述各实施例提供的功率器件，发射极沟槽21的宽度与栅极沟槽22的宽度之间的差值为0.2um～0.5um之间的任意数值，包括0.2um以及0.5um两个端值，进一步可选为0.3um。通过上述设置，不仅能够降低功率器件的Cies电容，并且能够减小IGBT的开关延迟，降低关断损耗。
在一些可选的实施例中，上述各实施例提供的功率器件，进一步包括发射区60、绝缘层80以及发射极互连90。发射区60配置为第一导电类型的重掺杂区，例如，发射区60可以为N型重掺杂区，发射区60位于体区12的背离漂移层11侧的表面，并且围绕于栅极沟槽22的横向的至少部分周边。
绝缘层80覆盖外延层10，可选的，当包括衬底110时，绝缘层80覆盖远离衬底110的表面，发射极互连90位于绝缘层80上，发射极互连90经由贯穿绝缘层80的过孔81与发射区60耦合。
在一些实施例中，过孔81还延伸至体区12内，在一些实施例中，过孔81还贯穿发射区60。
在一些可选的实施例中，发射极互连90还经由贯穿所述绝缘层80的过孔81延伸至体区12。当然，此为一种可选的实施方式，在一些其他的示例中，发射极互连90也可以只经由贯穿所述绝缘层80的过孔81与发射区60耦合。
在一些可选的实施例中，外延层10还包括载流子存储区13，载流子存储区13位于体区12面向漂移层11的一侧，发射极沟槽21穿过载流子存储区13伸入漂移层11，栅极沟槽22部分伸入载流子存储区13。通过上述设置，能够较好的控制功率器件的载流子存储效应，使得发射极沟槽21以及栅极沟槽22之间的尺寸关系能够更好的实现较小的Cres和Ciss，同时能很好控制功率器件的短路电流。
在具体实施时，功率器件的每个原胞结构或者说每个晶体管单元20中，发射极沟槽21的个数和栅极沟槽22的个数根据功率器件的原胞尺寸、产品性能及参数作相应调整。一些可选的示例中，每个栅极沟槽22也可以对应设置三个发射极沟槽21，当然，在一些其他的示例中，每个栅极沟槽22可以对应设置四个发射极沟槽21甚至更多个，具体根据需求设定即可。
请一并参阅图3，图3示出了图1中的B处的局部放大示意图。作为一种可选的实施方式，功率器件还包括集电极互连50，集电极互连50与衬底110耦合。
在一些实施例中，外延层10还可以包括场截止层14(Field Stop，FS)，场截止层14位于漂移层11与衬底110之间。在一些实施例中，场截止层通过离子注入形成，使得其配置为第一导电类型，即N型。在另外一些实施例中，也可以在漂移层11与衬底110之间设置缓冲层，缓冲层可以通过外延生长形成，使得其配置为第一导电类型，即N型。
在上述实施例中，以功率器件是IGBT为例进行了说明，然而根据本发明实施例的教导，其原理可同等地应用于结构与上述示例类似的器件中。例如，在一些实施例中，功率器件为功率双扩散金属氧化物半导体场效应管(Double-diffused Metal-Oxide-Semiconductor Field-Effect Transistor，DMOS)，其大致结构与上述实施例的IGBT结构相同，其中，衬底110设置为第一导电类型，即N型。该DMOS中的源级互连即上述IGBT的发射极互连90，该DMOS中的漏级互连即上述IGBT的集电极互连50。
由此，本发明实施例提供的功率器件，通过设置发射极沟槽21以及栅极沟槽22，并使得发射极沟槽21内形成有冗余发射极40，栅极沟槽22内形成有栅极30，且由于发射极沟槽21的深度大于栅极沟槽22的深度，使得功率器件相对于现有技术，在同等饱和压降的情况下，本发明实施例提供的功率器件能够进一步降关断损耗，提高短路能力，优化功率器件的性能。
请一并参阅图4，图4示出了本发明一个实施例提供的功率器件与传统的功率器件的性能对比曲线图。其中：纵坐标表示电容值，单位为皮法，横坐标代表集电极发射极电压，单位为伏特。M1是传统的功率器件的输入电容(cies)的曲线图，M2是本发明一个实施例的功率器件的输入电容(cies)的曲线图，N1是传统的功率器件的输出电容(coes)的曲线图，N2是本发明一个实施例的功率器件的输出电容(coes)曲线图，W1是传统的功率器件的反向传输电容(cres)的曲线图，W2是本发明一个实施例的功率器件的反向传输电容(cres)的曲线图。
如图4所示，经过与传统的功率器件进行比较，本发明实施例提供的功率器件具体具有以下优势：
1、本发明实施例提供的功率器件的结构优化能够降低其Cres电容，从而优化功率器件的EMI特性和改善IGBT开关损耗，与传统功率器件结构相比，Cres电容仅有传统结构的17％(参见W1、W2)。
2、本发明实施例提供的功率器件的结构优化能够降低其Cies电容，减小功率器件的开关延迟，降低开关损耗，与传统功率器件结构相比，Cies电容仅有传统结构的67％(参见M1、M2)。
3、本发明实施例提供的功率器件的结构优化使得其Coes电容与传统功率器件结构相比，Coes电容仅比传统结构增加23％(参见N1、N2)。
4、本发明实施例提供的功率器件的结构优化能够降低IGBT的短路电流，提高IGBT短路能力，与传统功率器件结构相比，短路电流只有传统结构的87％。
5、本发明实施例提供的功率器件，在其它条件完全相同条件下(Vce＝1.6V@50A)，对于高速功率器件trade off，本专利功率器件结构的Eoff，与传统功率器件结构相比，关断损耗(Eoff)仅有传统功率器件结构的68％。
请一并参阅图5，图5示出了本发明实施例提供的功率器件的成型方法的流程示意图。在一些可选的实施例中，本发明实施例还提供一种功率器件的成型方法，该功率器件的成型方法例如是应用于形成本发明上述实施例的功率器件的过程，以下将以上述功率器件的形成过程为例对该功率器件的成型方法进行说明。
功率器件可以包括有源区域和围绕至少部分有源区域外周的终端区域，本文附图中，主要示出该功率器件有源区域的部分结构。
本发明实施例提供的功率器件的成型方法，包括：
S100、提供至少部分具有第一导电类型的结构层100，结构层100具有相背的第一表面S1和第二表面S2；
S200、图案化结构层100，形成自第一表面S1至结构层100内部延伸、且相互间隔排布的多个栅极沟槽22以及多个发射极沟槽21，每个栅极沟槽22位于相邻两个发射极沟槽21之间，发射极沟槽21的深度大于栅极沟槽22的深度；
S300、在栅极沟槽22以及发射极沟槽21的内壁形成分隔层70；
S400、向发射极沟槽21填充形成冗余发射极40并向栅极沟槽22填充形成栅极30；
S500、自第一表面S1进行第二导电类型的掺杂，形成体区12；
S600、围绕于栅极沟槽22的横向的至少部分周边、在体区12的背离第二表面S2的一侧进行第一导电类型的重掺杂，得到发射区60。
如图6所示，在步骤S100中，可以直接提供至少具有第一导电类型的结构层100，当然，也可以提供衬底110，在衬底110上形成外延区域120，外延区域120包括第一导电类型的漂移层，第一导电类型例如是N型，漂移层例如是N型轻掺杂层。结构层100可以是只包括外延区域120的结构，也可以是包括了外延区域120以及衬底110的整体结构，以下将以其包括衬底110以及外延区域120的整体结构为例进行举例说明。
形成有外延区域120的衬底110可以是具有足够厚度的第一导电类型外延晶片，例如是单晶硅晶片，在其它一些实施例中，也可以是具有场截止层的晶片。外延区域120的厚度由器件设计的耐压值决定。
如图7所示，在步骤S200中，可以采用掩膜层定义发射极沟槽21以及栅极沟槽22，采用刻蚀工艺成型多个发射极沟槽21以及多个栅极沟槽22，在一些可选的示例中，发射极沟槽21的深度可以为0.7um，栅极沟槽22的深度可以为0.3um。使得在衬底110的厚度方向上，发射极沟槽21的深度比栅极沟槽22的深度深0.3um。当然，此为一种可选的实施方式，在一些其他的示例中，也可以使得发射极沟槽21的深度比栅极沟槽22的深度深0.3um～3um之间的任意数值，包括3um，进一步的，发射极沟槽21的深度比栅极沟槽22的深度深1.5um～3um，例如可以是1.8um、2um、2.5um等。具体可以根据功率器件的饱和压降以及关断损耗确定。
作为一种可选的实施方式，在发射极沟槽21以及栅极沟槽22的排布方向上，也可以说在功率器件的横向Y上，发射极沟槽21的宽度大于栅极沟槽22的宽度，多个栅极沟槽22以及多个发射极沟槽21一次成型。所谓一次成型是指采用一道mask工艺。
在具体实施时，可以采用干法刻蚀，由于发射极沟槽21的宽度大于栅极沟槽22的宽度，能够增加发射极沟槽21对应区域的反应速率，进而能够更好的实现多个栅极沟槽22以及多个发射极沟槽21一次成型。进一步缩小栅极-集电极电容，降低功率器件的过冲电流，改善功率器件的EMI特性。
如图8所示，在步骤S300中，可以对发射极沟槽21以及栅极沟槽22的内壁进行氧化，形成的氧化层结构为分隔层70，其中，氧化层的厚度为500埃米至1500埃米。在步骤S400中，在栅极沟槽22内形成栅极30及在发射极沟槽21内形成的冗余发射极40的过程可以是：在发射极沟槽21及栅极沟槽22内填充多晶硅，随后利用干法刻蚀进行回刻，将发射极沟槽21之外、栅极沟槽22之外的多晶硅去除。
如图9所示，在步骤S500中，自所述第一表面S1进行第二导电类型的掺杂，形成体区12，第二导电类型例如可以是P型。形成体区12的工艺例如是P型导电离子注入，并进行推结。体区12的推结深度根据要求进行调整，P型导电离子的注入剂量根据阈值电压要求调整。
可选的，在执行步骤S500之前，也可以通过离子注入杂质的方式得到载流子存储区。
如图10所示，在步骤S600中，围绕于栅极沟槽22的横向Y的至少部分周边、在体区12的背离第二表面S2的一侧进行第一导电类型的重掺杂，得到发射区60。例如，采用离子注入的方式在体区12的背离第二表面S2的一侧进行N型重掺杂，得到N型重掺杂的发射区60。
如图11所示，在一些可选的实施例中，上述各示例提供的成型方法，在步骤S600之后，还包括形成覆盖第一表面的绝缘层80。绝缘层80包括一层或多层氧化膜层，氧化膜层可以是二氧化硅(SiO2)、磷硅玻璃(PSG)、硼硅玻璃(BSG)、或硼磷硅玻璃(BPSG)中的至少一种。绝缘层80总厚度为5千埃米至11千埃米。
如图12所示，进一步的，图案化绝缘层80，形成过孔81。在一些实施例中，采用掩膜层定义过孔81，之后进行干法刻蚀或干法和湿法结合刻蚀，得到过孔81。过孔81至少使得发射区60的部分表面暴露。
如图13所示，作为一种可选的方式，成型方法还包括在绝缘层80上形成发射极互连90。发射极互连90通过过孔81与发射区60耦合。在一些其他的示例中，形成的过孔81还可以使得体区12至少部分暴露，使得发射极互连90还可以经由过孔81延伸至体区12内。
在一些可选的示例中，发射极互连90可以是金属等导体材质，在一个示例中，可以在过孔81内先淀积钨，之后进行化学机械研磨形成钨塞后再淀积铝形成互连。在又一个示例中，可以直接在过孔81内及绝缘层80上淀积铝形成互连。
在一些实施例中，可以在导电的各互连结构上形成图案化的钝化层。至此，完成对功率器件的第一表面侧的基本工艺。
可选的，功率器件的成型方法还包括自结构层100的第二表面S2进行减薄，使得结构层100总厚度降低。
如图14所示，可选的，功率器件的成型方法还包括在第二表面S2进行第二导电类型的掺杂，例如是进行P型掺杂。在一些实施例中，在底面进行硼等P型掺杂粒子的离子注入，退火，使得衬底110配置为P型掺杂。
之后，在底面形成集电极互连50。集电极互连50为图案化的导电材质，覆盖于衬底110的底面。
由此，本发明实施例提供的功率器件的成型方法，通过成型发射极沟槽21以及栅极沟槽22，并使得在衬底110的厚度方向上，发射极沟槽21的延伸尺寸大于发射极沟槽21的延伸尺寸，且在发射极沟槽21内形成冗余发射极40，栅极沟槽22内形成栅极30，使得成型的功率器件能够相对于现有技术，在同等饱和压降的情况下，能够进一步降关断损耗，提高短路能力，优化功率器件的性能。同时，多个成型发射极沟槽21以及多个栅极沟槽22采用一次成型，能够进一步缩小栅极-集电极电容，降低功率器件的过冲电流，改善功率器件的EMI特性。
虽然已经参考优选实施例对本发明进行了描述，但在不脱离本发明的范围的情况下，可以对其进行各种改进并且可以用等效物替换其中的部件。尤其是，只要不存在结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。本发明并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。
Claims (10)
1.一种功率器件，其特征在于，包括：
外延层，设置有依次分布的多个晶体管单元，每个所述晶体管单元内形成有相互间隔设置的多个发射极沟槽和一个栅极沟槽且所述栅极沟槽设置于相邻两个所述发射极沟槽之间，所述发射极沟槽的深度大于所述栅极沟槽的深度；
栅极，设置于所述栅极沟槽并在所述栅极沟槽内与所述外延层绝缘设置；
冗余发射极，设置于所述发射极沟槽并在所述发射极沟槽内与所述外延层绝缘设置。
2.根据权利要求1所述的功率器件，其特征在于，所述发射极沟槽的深度与所述栅极沟槽的深度之间的差值为0.3um～3um。
3.根据权利要求1所述的功率器件，其特征在于，在所述发射极沟槽以及所述栅极沟槽的排布方向上，所述发射极沟槽的宽度大于所述栅极沟槽的宽度。
4.根据权利要求3所述的功率器件，其特征在于，所述发射极沟槽的宽度与所述栅极沟槽的宽度之间的差值为0.2um～0.5um。
5.根据权利要求1所述的功率器件，其特征在于，所述外延层包括依次排布的漂移层以及体区，所述漂移层配置为第一导电类型，所述体区配置为第二导电类型，所述发射极沟槽以及所述栅极沟槽贯穿所述体区并向所述漂移层延伸。
6.根据权利要求5所述的功率器件，其特征在于，所述外延层还包括载流子存储区，所述载流子存储区位于所述体区面向所述漂移层的一侧，所述发射极沟槽穿过所述载流子存储区伸入所述漂移层，所述栅极沟槽部分伸入所述载流子存储区。
7.根据权利要求5所述的功率器件，其特征在于，所述功率器件还包括：
发射区，配置为所述第一导电类型的重掺杂区，所述发射区位于所述体区的背离所述漂移层侧的表面，并且围绕于所述栅极沟槽的横向的至少部分周边；
绝缘层，覆盖所述外延层；
发射极互连，位于所述绝缘层上，所述发射极互连经由贯穿所述绝缘层的过孔与所述发射区耦合。
8.根据权利要求7所述的功率器件，其特征在于，所述发射极互连还经由贯穿所述绝缘层的过孔与所述体区耦合。
9.一种功率器件的成型方法，其特征在于，包括：
提供至少部分具有第一导电类型的结构层，所述结构层具有相背的第一表面和第二表面；
图案化所述结构层，形成自所述第一表面至所述结构层内部延伸、且相互间隔排布的多个栅极沟槽以及多个发射极沟槽，每个所述栅极沟槽位于相邻两个所述发射极沟槽之间，所述发射极沟槽的深度大于所述栅极沟槽的深度；
在所述栅极沟槽以及所述发射极沟槽的内壁形成分隔层；
向所述发射极沟槽填充形成冗余发射极并向所述栅极沟槽填充形成栅极；
自所述第一表面进行第二导电类型的掺杂，形成体区；
围绕于所述栅极沟槽的横向的至少部分周边、在所述体区的背离所述第二表面的一侧进行第一导电类型的重掺杂，得到发射区。
10.根据权利要求9所述的功率器件的成型方法，其特征在于，在所述发射极沟槽以及所述栅极沟槽的排布方向上，所述发射极沟槽的宽度大于所述栅极沟槽的宽度，多个所述栅极沟槽以及多个所述发射极沟槽一次成型。
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