CN210379055U - 一种结合屏蔽栅的sj mos器件结构 - Google Patents
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Abstract
本实用新型涉及一种结合屏蔽栅的SJ MOS器件结构，它包括元胞区和终端保护区；元胞区由若干个MOS器件单元体并联而成；MOS器件单元体包括半导体基板，半导体基板包括第一导电类型重掺杂衬底、第一导电类型外延层、氧化层沟槽、氧化层、屏蔽栅、栅极导电多晶硅、第二导电类型外延沟槽、第二导电类型外延材料、第一导电类型源极区、绝缘介质层、源极连接金属与源极金属层。本实用新型可降低电场峰值分布，进而提高器件耐压。本实用新型器件具有更低的导通电阻、具有更低的输入和输出寄生电容值且具有更好的雪崩能量特性。
Description
技术领域
本实用新型涉及一种结合屏蔽栅的SJ MOS器件结构，本实用新型属于MOS技术领域。
背景技术
使用沟槽技术MOS（金属-氧化物半导体场效应晶体管）器件在直流对直流电源转换，或是同步整流的电路，例如绿色电源，电动汽车，电池管理等小于200V中压和低压MOS应用领域，有着比平面MOS器件更好的电能转换效率。 但是沟槽技术MOS器件在小型化的过程中，也面临了器件的导通电阻，各项电容参数，尤其是输入电容急剧增加带来的开关损耗问题，沟槽屏蔽栅结构是改善上述开关损耗的技术之一，但是输出电容和雪崩能量必需要改善，以因应越来越多的大电流电机驱动和无刷直流马达等电感性负载应用领域的可靠性问题。
发明内容
本实用新型的目的是克服现有技术中存在的不足，提供一种能减低导通电阻、减少输出电容和改善雪崩能量特性的SJ MOS器件结构。
按照本实用新型提供的技术方案，所述具有阶梯型体区和屏蔽栅的SJ MOS器件结构，它包括元胞区和终端保护区，元胞区位于器件的中心区，终端保护区环绕在元胞区的周围；所述元胞区由若干个MOS器件单元体并联而成；
所述MOS器件单元体包括半导体基板，半导体基板包括第一导电类型重掺杂衬底及位于第一导电类型重掺杂衬底上的第一导电类型外延层，从第一导电类型外延层的上表面向下开设有氧化层沟槽与阶梯型的第二导电类型外延沟槽，在氧化层沟槽内设有氧化层，氧化层填满氧化层沟槽，在氧化层内设有屏蔽栅与栅极导电多晶硅，栅极导电多晶硅位于屏蔽栅的上方，在第二导电类型外延沟槽内设有第二导电类型外延材料，第二导电类型外延材料填满第二导电类型外延沟槽，所述氧化层的旁侧连接第二导电类型外延材料，第二导电类型外延材料的上表面低于氧化层的上表面；
在第二导电类型外延材料的上表面设有第一导电类型源极区与源极连接金属，源极连接金属位于第一导电类型源极区之间，第一导电类型源极区的上表面与氧化层的上表面平齐，在第一导电类型源极区与氧化层的上表面设有绝缘介质层，绝缘介质层的上表面与源极连接金属的上表面平齐，在绝缘介质层与源极连接金属的上表面设有源极金属层；
所述第二导电类型外延材料与第一导电类型外延层形成超结电荷平衡；源极连接金属与第二导电类型外延材料接触，且源极连接金属与第一导电类型源极区形成欧姆接触。
所述导电多晶硅和屏蔽栅之间的氧化层的厚度为1000A~5000A。
所述源极金属层和栅极导电多晶硅之间通过绝缘介质层隔开。
所述氧化层沟槽的深度为4~10um。
所述第二导电类型外延沟槽中的每个阶梯的高度为1~5um。
所述第一导电类型重掺杂衬底与第一导电类型源极区均为N+型；第一导电类型外延层为N-型；第二导电类型外延材料为P型。
本实用新型通过屏蔽栅和第二导电类型外延材料，可降低电场峰值分布，进而提高器件耐压。与传统屏蔽栅器件结构相比，本实用新型器件具有更低的导通电阻、具有更低的输入和输出寄生电容值且具有更好的雪崩能量特性。
附图说明
图1是本实用新型的步骤一的结构示意图。
图2是本实用新型的步骤二的结构示意图。
图3是本实用新型的步骤三的结构示意图。
图4是本实用新型的步骤四的结构示意图。
图5是本实用新型的步骤五的结构示意图。
图6是本实用新型的步骤六的结构示意图。
图7是本实用新型的步骤七的结构示意图。
图8是本实用新型的步骤八的结构示意图。
图9是本实用新型的步骤九的结构示意图。
图10是传统沟槽结构的MOS器件的结构示意图。
图11是传统屏蔽栅结构结构的MOS器件的结构示意图。
具体实施方式
下面结合具体实施例对本实用新型作进一步说明。
本实用新型的SJ MOS器件结构，它包括元胞区和终端保护区，元胞区位于器件的中心区，终端保护区环绕在元胞区的周围；所述元胞区由若干个MOS器件单元体并联而成；
所述MOS器件单元体包括半导体基板，半导体基板包括第一导电类型重掺杂衬底1及位于N型第一导电类型重掺杂衬底1上的N型第一导电类型外延层2，从第一导电类型外延层2的上表面向下开设有氧化层沟槽3与阶梯型的第二导电类型外延沟槽8，在氧化层沟槽3内设有氧化层4，氧化层4填满氧化层沟槽3，在氧化层4内设有屏蔽栅5与栅极导电多晶硅7，栅极导电多晶硅7位于屏蔽栅5的上方，在第二导电类型外延沟槽8内设有第二导电类型外延材料9，第二导电类型外延材料9填满第二导电类型外延沟槽8，所述氧化层4的旁侧连接第二导电类型外延材料9，第二导电类型外延材料9的上表面低于氧化层4的上表面；因为，第二导电类型外延材料9填满呈阶梯型的第二导电类型外延沟槽8，使得第二导电类型外延材料9也呈阶梯型，且在从上往下的方向上，第二导电类型外延材料9的外形尺寸呈逐级缩小设置；
在P型第二导电类型外延材料9的上表面设有N型第一导电类型源极区10与源极连接金属12，源极连接金属12位于第一导电类型源极区10之间，第一导电类型源极区10的上表面与氧化层4的上表面平齐，在第一导电类型源极区10与氧化层4的上表面设有（Inter-layer dielectric）绝缘介质层11，绝缘介质层11的上表面与源极连接金属12的上表面平齐，在绝缘介质层11与源极连接金属12的上表面设有源极金属层13；
所述第二导电类型外延材料9与第一导电类型外延层2形成超结电荷平衡；源极连接金属12与第二导电类型外延材料9接触，且源极连接金属12与第一导电类型源极区10形成欧姆接触。
所述导电多晶硅7和屏蔽栅5之间的氧化层4的厚度为1000A~5000A。
所述源极金属层13和栅极导电多晶硅7之间通过绝缘介质层11隔开。
所述氧化层沟槽3的深度为4~10um。
所述第二导电类型外延沟槽8中的每个阶梯的高度为1~5um。
所述第一导电类型重掺杂衬底1与第一导电类型源极区10均为N+型；第一导电类型外延层2为N-型；第二导电类型外延材料9为P型。
为了进一步实现以上技术目的，本实用新型还提出一种具有阶梯型体区和屏蔽栅的SJ MOS器件结构的制作方法包括以下步骤：
步骤一. 如图1所示，提供第一导电类型重掺杂衬底1，在第一导电类型重掺杂衬底1上生长第一导电类型外延层2，所述第一导电类型外延层的上表面为第一主面，第一导电类型重掺杂衬底的下表面为第二主面；
步骤二. 如图2所示，通图形化光刻板的遮挡，对第一导电类型外延层2的上表面进行刻蚀，在第一导电类型外延层2内形成氧化层沟槽3，采用热氧化工艺在第一导电类型外延层2的上表面和氧化层沟槽3中生长出氧化层4，氧化层4填满所述氧化层沟槽3；
步骤三. 如图3所示，通过图形化光刻板的遮挡，对氧化层4进行刻蚀，在氧化层4上形成屏蔽栅沟槽，在第一导电类型外延层2的上表面及屏蔽栅沟槽中淀积多晶硅，并对多晶硅进行回刻，只保留屏蔽栅沟槽中的多晶硅，形成屏蔽栅5；
步骤四. 如图4所示，采用湿法刻蚀工艺，对屏蔽栅5上方两侧的氧化层4进行刻蚀，控制刻蚀的深度，去除屏蔽栅5上方的氧化层4；采用热氧化工艺，在屏蔽层5的上方生长一层氧化层4，通过图形化光刻板的遮挡，对屏蔽栅5上方的氧化层4进行刻蚀形成栅极槽体，在栅极槽体内淀积多晶硅，多晶硅填满栅极槽体，在栅极槽体内的多晶硅形成栅极导电多晶硅7；
步骤五. 如图5所示，在图形化光刻板的遮挡下，在氧化层沟槽3中间位置的第一导电类型外延层2进行蚀刻，形成阶梯型的外延体区沟槽9；
步骤六. 如图6所示，在阶梯型的第二导电类型外延沟槽8内部填入第二导电类型外延，形成第二导电类型外延材料9；
步骤七. 如图7所示，在第二导电类型外延材料9的上表面注入第一导电类型杂质，经推阱后形成第一导电类型源极区10；
步骤八. 如图8所示，在第一导电类型源极区10与氧化层4的上表面上淀积出绝缘介质层11；
步骤九. 如图9所示，对绝缘介质层11进行刻蚀，形成源极接触孔，使得第一导电类型外延层2的上表面部分露出，在绝缘介质层11的上表面和源极接触孔内填充源极金属，并对源极金属进行干法刻蚀，形成与源极连接金属12相连的源极金属层13。
所述步骤二中，在第一导电类型外延层2的上表面和氧化层沟槽3中均生长一层厚氧化层，再通过湿法腐蚀去除第一导电类型外延层2的上表面上的厚氧化层，只保留氧化层沟槽3中的部分，形成氧化层4。
所述步骤四中的多晶硅同时也淀积在第一导电类型外延层2的上表面上方的氧化层4上，然后对第一导电类型外延层2的上表面上方的多晶硅和氧化层4进行刻蚀，使第一导电类型外延层2的上表面裸露出来。
与传统沟槽结构（图10）和现有屏蔽栅结构（图11）相比，本实用新型的器件在承受耐压时，具有更高的击穿电压和更低的导通电阻：本实用新型结构设计在现有的屏蔽栅结构之外，再采用阶梯型P型的第二导电类型外延材料9，如此会极大的优化由P型的第二导电类型外延材料9、N型的第一导电类型外延层2和氧化层沟槽3底部之间区域的所形成的SJ电场分布，使器件表面峰值电场的电场分布可以变得更加平缓均匀，器件耐压时峰值处不易被击穿，因此可以有效提高器件的击穿电压；
本实用新型的器件导通后，与传统沟槽结构与现有屏蔽栅结构相比，相同耐压的情况下，本实用新型器件可采用更高掺杂的N型的第一导电类型外延层2，降低了N型的第一导电类型外延层2的电阻，从而降低器件导通电阻；
本实用新型的器件导通后，与传统沟槽结构与现有屏蔽栅结构相比，由于在阶梯型P型的第二导电类型外延材料9和N型的第一导电类型外延层2之间形成SJ（superjunction，即超结）结构，经过优化阶梯型P型的第二导电类型外延材料9的设计，本实用新型器件能提高器件雪崩能量特性，减少输出和输入电容，从而降低器件开关损耗；基于以上，该器件具有更小的开关损失，提升了器件的性价比和可靠性能。
Claims (6)
1.一种结合屏蔽栅的SJ MOS器件结构，它包括元胞区和终端保护区，元胞区位于器件的中心区，终端保护区环绕在元胞区的周围；所述元胞区由若干个MOS器件单元体并联而成；其特征是：
所述MOS器件单元体包括半导体基板，半导体基板包括第一导电类型重掺杂衬底（1）及位于第一导电类型重掺杂衬底（1）上的第一导电类型外延层（2），从第一导电类型外延层（2）的上表面向下开设有氧化层沟槽（3）与阶梯型的第二导电类型外延沟槽（8），在氧化层沟槽（3）内设有氧化层（4），氧化层（4）填满氧化层沟槽（3），在氧化层（4）内设有屏蔽栅（5）与栅极导电多晶硅（7），栅极导电多晶硅（7）位于屏蔽栅（5）的上方，在第二导电类型外延沟槽（8）内设有第二导电类型外延材料（9），第二导电类型外延材料（9）填满第二导电类型外延沟槽（8），所述氧化层（4）的旁侧连接第二导电类型外延材料（9），第二导电类型外延材料（9）的上表面低于氧化层（4）的上表面；
在第二导电类型外延材料（9）的上表面设有第一导电类型源极区（10）与源极连接金属（12），源极连接金属（12）位于第一导电类型源极区（10）之间，第一导电类型源极区（10）的上表面与氧化层（4）的上表面平齐，在第一导电类型源极区（10）与氧化层（4）的上表面设有绝缘介质层（11），绝缘介质层（11）的上表面与源极连接金属（12）的上表面平齐，在绝缘介质层（11）与源极连接金属（12）的上表面设有源极金属层（13）；
所述第二导电类型外延材料（9）与第一导电类型外延层（2）形成超结电荷平衡；源极连接金属（12）与第二导电类型外延材料（9）接触，且源极连接金属（12）与第一导电类型源极区（10）形成欧姆接触。
2.如权利要求1所述的SJ MOS器件结构，其特征是：所述导电多晶硅（7）和屏蔽栅（5）之间的氧化层（4）的厚度为1000A~5000A。
3.如权利要求1所述的SJ MOS器件结构，其特征是：所述源极金属层（13）和栅极导电多晶硅（7）之间通过绝缘介质层（11）隔开。
4.如权利要求1所述的SJ MOS器件结构，其特征是：所述氧化层沟槽（3）的深度为4~10um。
5.如权利要求1所述的SJ MOS器件结构，其特征是：所述第二导电类型外延沟槽（8）中的每个阶梯的高度为1~5um。
6.如权利要求1所述的SJ MOS器件结构，其特征是：所述第一导电类型重掺杂衬底（1）与第一导电类型源极区（10）均为N+型；第一导电类型外延层（2）为N-型；第二导电类型外延材料（9）为P型。
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