CN210805779U - 具有阶梯型氧化层的屏蔽栅mos器件终端结构 - Google Patents
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Abstract
本实用新型涉及一种具有阶梯型氧化层的屏蔽栅MOS器件终端结构，包括第一导电类型重掺杂衬底、第一导电类型外延层、元胞沟槽、栅氧化层、屏蔽栅槽、屏蔽栅、第一间隔氧化层、栅极槽、栅氧化层、栅极导电多晶硅、终端沟槽、场氧化层、下层终端场板槽、下层终端场板、第二间隔氧化层、上层终端场板槽、上层终端场板、第二导电类型体区、第一导电类型源极区、终端场氧化层条块、绝缘介质层、源极金属柱与源极金属层。本实用新型可进一步降低输入和输出电容，减少器件开关损失，可以优化终端环设计，分散终端环的电场分布；本实用新型的器件具有更低的导通电阻、具有更低的输入、输出寄生电容值、更好的终端电场分布、更小的终端环设计和更好的器件可靠性能。
Description
技术领域
本实用新型涉及一种具有阶梯型氧化层的屏蔽栅MOS（金属-氧化物半导体场效应晶体管）器件终端结构，本实用新型属于MOS技术领域。
背景技术
低压沟槽技术MOS器件在锂电保护、CPU电源、直流对直流电源转换或是同步整流的电路（例如绿色电源、电动汽车或者电池管理）等中低压MOS应用领域有着比平面MOS器件更好的电能转换效率。但是沟槽技术MOS器件在小型化的过程中，面临了器件的导通电阻，电容参数，尤其是输入电容急剧增加带来的开关损耗问题，而沟槽屏蔽栅结构是改善上述开关损耗的重要技术，但是屏蔽栅结构也同时带来输出电容增加和器件可靠性问题。
发明内容
本实用新型的目的是克服现有技术中存在的不足，提供一种能进一步减低导通电阻、减少输出和输出电容、缩小终端环并提高器件可靠特性的具有阶梯型氧化层的屏蔽栅MOS器件终端结构。
按照本实用新型提供的技术方案，所述具有阶梯型氧化层的屏蔽栅MOS器件终端结构，所述屏蔽栅MOS器件包括终端区和元胞区，终端区位于屏蔽栅MOS器件的外围，环绕着元胞区，元胞区位于屏蔽栅MOS器件的中心区，所述元胞区由若干个MOS器件单元体并联而成；
所述屏蔽栅MOS器件包括半导体基板，半导体基板包括第一导电类型重掺杂衬底及位于第一导电类型重掺杂衬底上的第一导电类型外延层，在第一导电类型外延层的上表面向下开设有元胞沟槽和终端沟槽，在元胞沟槽内设有栅氧化层，在栅氧化层内开设有呈阶梯型的屏蔽栅槽，在屏蔽栅槽内设有屏蔽栅，屏蔽栅与屏蔽栅槽的形状吻合，在栅氧化层的上表面向下开设有栅极槽，在栅极槽内设有栅极导电多晶硅，栅极导电多晶硅位于屏蔽栅的上方，栅极导电多晶硅与屏蔽栅之间由第一间隔氧化层隔开；
在终端沟槽内设有场氧化层，在场氧化层内开设有呈阶梯型的下层终端场板槽，在下层终端场板槽内设有下层终端场板，下层终端场板与下层终端场板槽的形状吻合，在场氧化层的上表面向下开设有上层终端场板槽，在上层终端场板槽内设有上层终端场板，上层终端场板与下层终端场板之间由第二间隔氧化层隔开；
在栅氧化层与栅氧化层之间以及栅氧化层与场氧化层之间设有第二导电类型体区，在第二导电类型体区的上表面设有第一导电类型源极区与源极金属柱，在上层终端场板的上表面设有终端场氧化层条块，终端场氧化层条块的外端部向下弯折，终端场氧化层条块盖住所述场氧化层的上端部，在栅极导电多晶硅与第一导电类型源极区的上表面设有绝缘介质层，在绝缘介质层与源极金属柱的上表面设有源极金属层，源极金属层覆盖部分的终端场氧化层条块。
所述第一间隔氧化层与第二间隔氧化层的厚度均为1000A~5000A。
所述屏蔽栅连结源极、接地或者独立悬浮。
所述源极金属层和栅极导电多晶硅之间通过绝缘介质层隔开。
所述元胞沟槽和终端沟槽的深度均为4~10um。
所述屏蔽栅与下层终端场板上每一个阶梯的高度均为1~ 5um。
所述第一导电类型重掺杂衬底、第一导电类型外延层与第一导电类型源极区为N型导电，第二导电类型体区为P型导电。
所述第一导电类型重掺杂衬底、第一导电类型外延层与第一导电类型源极区为P型导电，第二导电类型体区为N型导电。
本实用新型具有以下优点：
1、本实用新型在器件元胞区的栅氧化层内形成栅极导电多晶硅和阶梯型栅氧化层包围的屏蔽栅，可进一步降低输入和输出电容，减少器件开关损失；
2、本实用新型在器件终端区的场氧化层内形成上层终端场板和阶梯型的下层终端场板，可以优化终端环设计，分散终端环的电场分布；
3、与传统屏蔽栅器件结构相比，本实用新型的器件具有更低的导通电阻、具有更低的输入和输出寄生电容值；
4、与传统屏蔽栅器件结构相比，本实用新型的器件具有更好的终端电场分布、更小的终端环设计和更好的器件可靠性能。
附图说明
图1是本实用新型步骤一的结构图。
图2是本实用新型步骤二的结构图。
图3是本实用新型步骤三的结构图。
图4是本实用新型步骤四的结构图。
图5是本实用新型步骤五的结构图。
图6是本实用新型步骤六的结构图。
图7是本实用新型步骤七的结构图。
图8是本实用新型步骤八的结构图。
图9是本实用新型步骤九的结构图。
图10是本实用新型步骤十的结构图。
图11是本实用新型步骤十一的结构图。
图12是本实用新型步骤十二的结构图。
图13是传统沟槽结构器件的结构图。
图14是现有沟槽结构器件的结构图。
具体实施方式
下面结合具体实施例对本实用新型作进一步说明。
本实用新型具有阶梯型氧化层的屏蔽栅MOS器件终端结构，所述屏蔽栅MOS器件包括终端区和元胞区，终端区位于屏蔽栅MOS器件的外围，环绕着元胞区，元胞区位于屏蔽栅MOS器件的中心区，所述元胞区由若干个MOS器件单元体并联而成；
所述屏蔽栅MOS器件包括半导体基板，半导体基板包括第一导电类型重掺杂衬底1及位于第一导电类型重掺杂衬底1上的第一导电类型外延层2，在第一导电类型外延层2的上表面向下开设有元胞沟槽3和终端沟槽11，在元胞沟槽3内设有栅氧化层4，在栅氧化层4内开设有呈阶梯型的屏蔽栅槽5，在屏蔽栅槽5内设有屏蔽栅6，屏蔽栅6与屏蔽栅槽5的形状吻合，在栅氧化层4的上表面向下开设有栅极槽8，在栅极槽8内设有栅极导电多晶硅10，栅极导电多晶硅10位于屏蔽栅6的上方，栅极导电多晶硅10与屏蔽栅6之间由第一间隔氧化层7隔开；
在终端沟槽11内设有场氧化层12，在场氧化层12内开设有呈阶梯型的下层终端场板槽13，在下层终端场板槽13内设有下层终端场板14，下层终端场板14与下层终端场板槽13的形状吻合，在场氧化层12的上表面向下开设有上层终端场板槽16，在上层终端场板槽16内设有上层终端场板17，上层终端场板17与下层终端场板14之间由第二间隔氧化层15隔开；
在栅氧化层4与栅氧化层4之间以及栅氧化层4与场氧化层12之间设有第二导电类型体区19，在第二导电类型体区19的上表面设有第一导电类型源极区20与源极金属柱23，在上层终端场板17的上表面设有终端场氧化层条块21，终端场氧化层条块21的外端部向下弯折，终端场氧化层条块21盖住所述场氧化层12的上端部，在栅极导电多晶硅10与第一导电类型源极区20的上表面设有绝缘介质层22，在绝缘介质层22与源极金属柱23的上表面设有源极金属层24，源极金属层24覆盖部分的终端场氧化层条块21。
所述第一间隔氧化层7与第二间隔氧化层15的厚度均为1000A~5000A。
所述屏蔽栅6连结源极、接地或者独立悬浮。
所述源极金属层24和栅极导电多晶硅10之间通过绝缘介质层22隔开。
所述元胞沟槽3和终端沟槽11的深度均为4~10um。
所述屏蔽栅6与下层终端场板14上每一个阶梯的高度均为1~ 5um。
所述第一导电类型重掺杂衬底1、第一导电类型外延层2与第一导电类型源极区20为N型导电，第二导电类型体区19为P型导电。
所述第一导电类型重掺杂衬底1、第一导电类型外延层2与第一导电类型源极区20为P型导电，第二导电类型体区19为N型导电。
一种具有阶梯型氧化层的屏蔽栅MOS器件终端结构的制作方法包括以下步骤：
步骤一.提供第一导电类型重掺杂衬底1，在第一导电类型重掺杂衬底1的上表面生长第一导电类型外延层2；
步骤二.通过图形化光刻板的遮挡，对第一导电类型外延层2的上表面进行刻蚀，在第一导电类型外延层2内同时形成元胞沟槽3和终端沟槽11；采用热氧化或HDP工艺，在终端沟槽11和元胞沟槽3中生长氧化层材料，氧化层材料填满元胞沟槽3形成栅氧化层4，氧化层材料填满终端沟槽11形成场氧化层12；
步骤三.通过图形化光刻板的遮挡，对栅氧化层4和场氧化层12进行多次刻蚀，在栅氧化层4内形成阶梯型的屏蔽栅槽5，在场氧化层12内形成阶梯型的下层终端场板槽13，在屏蔽栅槽5和下层终端场板槽13中淀积多晶硅；
步骤四.对多晶硅进行回刻，只保留屏蔽栅槽5和下层终端场板槽13中的多晶硅，形成屏蔽栅6和下层终端场板14；再采用湿法刻蚀工艺，对屏蔽栅6上方两侧的栅氧化层4和下层终端场板14上方两侧的场氧化层12进行刻蚀，控制刻蚀的深度，去除屏蔽栅6上方的栅氧化层4和下层终端场板14上方的场氧化层12；
步骤五.采用热氧化工艺，在下层终端场板14和屏蔽栅6上方生长一层氧化层；
步骤六.通过图形化光刻板的遮挡，对下层终端场板和屏蔽栅上方的氧化层进行刻蚀，形成上层终端场板槽16和栅极槽8，然后在上层终端场板槽16和栅极槽8内淀积多晶硅，多晶硅填满上层终端场板槽16和栅极槽8，在上层终端场板槽16内的多晶硅为上层终端场板17，在栅极槽8内的多晶硅为栅极导电多晶硅10；
步骤七.在图形化光刻板的遮挡下，在元胞沟槽3之间以及元胞沟槽3和终端沟槽11之间进行注入和推阱，形成第二导电类型体区19；
步骤八.在第二导电类型体区19上注入第一导电类型杂质，推阱后形成第一导电类型源极区20；
步骤九.在栅极导电多晶硅10和第一导电类型源极区20上淀积出绝缘介质层22；
步骤十.在终端沟槽11之间刻蚀后，生长成覆盖上层终端场板17的终端场氧化层条块21，终端场氧化层条块21连结到元胞区；
步骤十一.对第一导电类型源极区20和绝缘介质层22进行刻蚀，形成源极金属接触孔；
步骤十二.在源极金属接触孔内填充金属，并对金属进行干法刻蚀，形成源极金属柱23和源极金属层24。
在上述步骤二中，在第一导电类型外延层2的上表面以及终端沟槽11和元胞沟槽3中均生长一层氧化层，再通过湿法腐蚀去除第一导电类型外延层2的上表面上的氧化层，只保留终端沟槽11和元胞沟槽3中的氧化层。
在上述步骤四和步骤五中，热氧化法生长的氧化层同时也覆盖在第一导电类型外延层2的上表面。
在上述步骤六中的多晶硅同时也淀积在第一导电类型外延层2的上表面上方的氧化层上，然后对第一导电类型外延层2的上表面上的多晶硅和氧化层进行刻蚀清洗，使第一导电类型外延层2的上表面裸露出来。
本实用新型的具有阶梯型氧化层的屏蔽栅MOS器件终端结构与传统沟槽结构（图13所示）以及现有的阶梯型屏蔽栅结构（图14所示）相比，本实用新型的终端结构的器件在承受耐压时，具有更好的终端电场分布，更高的击穿电压：本实用新型在现有终端区的结构上，在场氧化层12内设置上层终端场板17和具有阶梯型的下层终端场板14结构，如此可以优化终端电场峰值，缩小终端环的长度，减少芯片面积，同时增加器件可靠性能；
本实用新型器件导通后，与传统沟槽结构器件与现有屏蔽栅结构器件相比，在相同耐压的情况下，本实用新型器件可采用更高掺杂的N型外延层，降低了N型外延层的电阻，从而降低器件导通电阻。
Claims (8)
1.一种具有阶梯型氧化层的屏蔽栅MOS器件终端结构，其特征是：所述屏蔽栅MOS器件包括终端区和元胞区，终端区位于屏蔽栅MOS器件的外围，环绕着元胞区，元胞区位于屏蔽栅MOS器件的中心区，所述元胞区由若干个MOS器件单元体并联而成；所述屏蔽栅 MOS器件包括半导体基板，半导体基板包括第一导电类型重掺杂衬底（1）及位于第一导电类型重掺杂衬底（1）上的第一导电类型外延层（2），在第一导电类型外延层（2）的上表面向下开设有元胞沟槽（3）和终端沟槽（11），在元胞沟槽（3）内设有栅氧化层（4），在栅氧化层（4）内开设有呈阶梯型的屏蔽栅槽（5），在屏蔽栅槽（5）内设有屏蔽栅（6），屏蔽栅（6）与屏蔽栅槽（5）的形状吻合，在栅氧化层（4）的上表面向下开设有栅极槽（8），在栅极槽（8）内设有栅极导电多晶硅（10），栅极导电多晶硅（10）位于屏蔽栅（6）的上方，栅极导电多晶硅（10）与屏蔽栅（6）之间由第一间隔氧化层（7）隔开；
在终端沟槽（11）内设有场氧化层（12），在场氧化层（12）内开设有呈阶梯型的下层终端场板槽（13），在下层终端场板槽（13）内设有下层终端场板（14），下层终端场板（14）与下层终端场板槽（13）的形状吻合，在场氧化层（12）的上表面向下开设有上层终端场板槽（16），在上层终端场板槽（16）内设有上层终端场板（17），上层终端场板（17）与下层终端场板（14）之间由第二间隔氧化层（15）隔开；
在栅氧化层（4）与栅氧化层（4）之间以及栅氧化层（4）与场氧化层（12）之间设有第二导电类型体区（19），在第二导电类型体区（19）的上表面设有第一导电类型源极区（20）与源极金属柱（23），在上层终端场板（17）的上表面设有终端场氧化层条块（21），终端场氧化层条块（21）的外端部向下弯折，终端场氧化层条块（21）盖住所述场氧化层（12）的上端部，在栅极导电多晶硅（10）与第一导电类型源极区（20）的上表面设有绝缘介质层（22），在绝缘介质层（22）与源极金属柱（23）的上表面设有源极金属层（24），源极金属层（24）覆盖部分的终端场氧化层条块（21）。
2.如权利要求1所述的具有阶梯型氧化层的屏蔽栅MOS器件终端结构，其特征是：所述第一间隔氧化层（7）与第二间隔氧化层（15）的厚度均为1000A~5000A。
3.如权利要求1所述的具有阶梯型氧化层的屏蔽栅MOS器件终端结构，其特征是：所述屏蔽栅（6）连结源极、接地或者独立悬浮。
4.如权利要求1所述的具有阶梯型氧化层的屏蔽栅MOS器件终端结构，其特征是：所述源极金属层（24）和栅极导电多晶硅（10）之间通过绝缘介质层（22）隔开。
5.如权利要求1所述的具有阶梯型氧化层的屏蔽栅MOS器件终端结构，其特征是：所述元胞沟槽（3）和终端沟槽（11）的深度均为4~10um。
6.如权利要求1所述的具有阶梯型氧化层的屏蔽栅MOS器件终端结构，其特征是：所述屏蔽栅（6）与下层终端场板（14）上每一个阶梯的高度均为1~5um。
7.如权利要求1所述的具有阶梯型氧化层的屏蔽栅MOS器件终端结构，其特征是：所述第一导电类型重掺杂衬底（1）、第一导电类型外延层（2）与第一导电类型源极区（20）为N型导电，第二导电类型体区（19）为P型导电。
8.如权利要求1所述的具有阶梯型氧化层的屏蔽栅MOS器件终端结构，其特征是：所述第一导电类型重掺杂衬底（1）、第一导电类型外延层（2）与第一导电类型源极区（20）为P型导电，第二导电类型体区（19）为N型导电。
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