CN101151732B - 包括功率二极管的集成电路 - Google Patents
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Abstract
一种制造包括功率二极管的半导体集成电路的方法，包括：提供第一导电性类型的半导体衬底；在所述衬底的第一区中制造集成电路如CMOS晶体管电路；并且在所述半导体衬底中的第二区中制造功率二极管。电介质材料在所述第一区和所述第二区之间形成，由此提供所述第一区中的集成电路和所述第二区中的功率二极管之间的电隔离。所述功率二极管可包括通过所述二极管的一个电极全部连接在一起的多个MOS源/漏元件和相关联的栅元件，且所述第二区中的半导体层可起到所述功率二极管的另一源/漏的作用。
Description
技术领域
本发明总体上涉及包括功率二极管整流器的功率半导体器件，且更为具体地，本发明涉及制造在半导体集成电路中的功率二极管以及制造该功率二极管的方法。
背景技术
上面引用的专利和未决的专利申请公开了包括一个或多个MOSFET结构的半导体功率二极管和整流器，其中公共电极与半导体本体的一个表面中的栅和源/漏区接触。该二极管具有低接通电阻、快恢复时间和很低的正向电压降。该二极管可以起到分立器件的作用并且可以在集成电路中工作。在一个实施例中，至二极管的一个触点是与半导体结构的一个表面中或上的栅和源/漏区接触的公共电极。另一触点可以放置在半导体结构的相对面或者与半导体结构中的第二源/漏区电接触。
当被制造为集成电路中的部件时，二极管结构必须与集成电路结构电隔离，其中功率总线将二极管的电极连接到集成电路的功率触点。二极管可以被有效地用作集成电路的功率源而不对电路工作产生有害影响。
本发明涉及一种工艺和所得到的结构，其中功率二极管包括集成电路的组成部分。
发明内容
按照本发明，一个或多个二极管区在半导体衬底中形成，其中二极管区的掺杂剂导电性与其中将要形成集成电路的衬底的掺杂剂导电性相反。例如，N-/N+掺杂剂可以注入到具有P-/P+掺杂剂的衬底中。可替选地，可以在半导体衬底中形成沟槽，并然后用掺杂的N-/N+半导体材料对该沟槽进行外延再填充。
二极管区通过浅沟槽氧化物隔离或通过衬底中的刻蚀沟槽侧壁上的电介质间隔物与集成电路电隔离，该刻蚀沟槽随后通过导电性与衬底相反的外延半导体生长来再填充。
利用上面共同转让的专利和申请中公开的技术，多个源/漏和栅区在器件区的表面中形成。通过栅受控沟道连接到表面源/漏区的内部源/漏区与半导体衬底的表面通过注入的接触沟道来接触，该注入的接触沟道通过例如浅沟槽隔离与表面上的多个源/漏区电隔离。
集成电路中的所得到的二极管具有前面的共同拥有的专利中所描述的二极管的特征和性能，其中与衬底表面的电隔离和电接触得到改进。
结合附图，本发明及其目的和特征将从下面的详细描述和所附权利要求中变得更为显而易见。
附图说明
图1-24是说明根据本发明实施例的制造包括功率二极管的集成电路的步骤的截面图；
图25-26是说明根据本发明的一个实施例的隔离二极管区的制造的截面图；
图27-31是说明可替选功率二极管结构的截面图；
图32-34是说明根据本发明诸实施例的包括功率二极管的集成电路的顶视图。
具体实施方式
用于集成电路的功率源需要可与集成电路分离但被有利地结合到集成电路中的二极管整流器。图32-34是说明根据本发明诸实施例的包括功率二极管的集成电路的顶视图。典型地，集成电路被制造在硅衬底10中，其中集成电路被制造在衬底10的第一部分12中，而功率二极管被制造在衬底10的第二部分中的保护环14内。保护环14和制造在其中的二极管结构与集成电路12电隔离，这将在此进一步描述。
保护环14内的二极管包括多个单位单元16，其每个包括栅电极以及通过栅受控沟道连接到内部源/漏区的一个或多个表面被定向的源/漏区。可以在二极管区中提供任选的掺杂塞(P)18，作为与单位单元16并联的旁路二极管。阳极20包括对单位单元16的栅和表面被定向的源/漏区的共同敷金属，且阴极24通过深N+注入剂26与为所有单位单元所共用的内部源/漏区接触。根据本发明，注入剂26与单位单元的栅和表面源/漏区电隔离，且保护环14内的二极管结构与集成电路区域12介电隔离。
如所引用的专利中所描述的那样，单位单元可以采取许多形式，包括如图32中所示的短矩形结构、图33中所示的六边形结构以及图34中所示的细长条。
现在考虑图1-24，其是说明根据本发明诸实施例的制造包括功率二极管的集成电路的步骤的截面图。起始材料是包括P+掺杂层30和可以在层30上外延生长的P-掺杂层32的硅衬底。氧化硅层34生长在层32的表面上，然后光致抗蚀剂图案36形成在氧化物34的表面上以限定功率二极管区域。如果要制造多于一个的功率二极管，则要限定多个光致抗蚀剂开口。在图2中，执行常规的各向异性刻蚀以在硅层32中形成沟槽。此后，如图3中所示，光致抗蚀剂被去除，且氧化硅或氮化硅间隔物38通过汽相沉积形成在硅沟槽的侧壁上，之后进行各向异性刻蚀以从沟槽底部去除材料。在进行了促进外延生长的表面处理之后，采用选择性的外延沉积来形成填充沟槽的N+层40和N-层42。氧化物层34起到选择性外延沉积的掩模的作用。
在图4中，氧化物34通过刻蚀被去除，然后多个沟槽通过各向异性刻蚀在表面中形成，然后沟槽表面被氧化以形成常规的浅沟槽隔离(STI)44。然后该结构的表面利用光致抗蚀剂46来图案化，如图5中所示，以限定两个氧化物隔离区域44之间的深N+注入剂48。磷或砷可用作注入的N+掺杂剂。
在图6中，光致抗蚀剂46被剥落，且光致抗蚀剂图案50形成在该表面上，以限定P保护环和任选地限定P塞(未示出)，其中硼和BF2注入剂形成保护环14。
在保护环14形成之后，光致抗蚀剂50被去除，且该表面再次被选择性地掩蔽，以便离子注入以形成用于集成电路中的CMOS晶体管的P阱52和N阱54，如图7所示。此后，栅氧化物56生长在该结构的表面上，如图8所示。如果功率二极管的栅氧化物厚度不同于P阱52和N阱54中的集成电路晶体管的栅氧化物厚度，那么栅氧化物生长需要两个不同的时间段，其中适当掩蔽以限制氧化物在集成电路阱上的生长。在图9中，第一多晶硅层(30-250mm)被沉积。如果二极管上的多晶硅层不同于集成电路上的多晶硅层，则采用如图9中所示的光致抗蚀剂掩蔽，来通过多晶硅刻蚀从二极管上去除多晶硅，如图10所示，然后第二多晶硅层58′(30-150nm)被沉积在二极管区的表面上以及集成电路区上的第一多晶硅层58上(图11)。再次地，如果超二极管(super diode)上的多晶硅厚度与集成电路晶体管上的多晶硅厚度相同，则光致抗蚀剂掩蔽、刻蚀和第二多晶硅沉积步骤不是必需的。
此后，形成光致抗蚀剂图案以覆盖集成电路区域，如图12所示，然后砷被注入(30-150nm)到二极管区的表面中。该砷注入剂促进表面电极与二极管表面的后续欧姆接触。在图13中，图12的光致抗蚀剂被去除，且CVD氧化硅层60以100-400nm量级的厚度沉积。然后光致抗蚀剂图案62被用来限定用于功率二极管的MOS晶体管单位单元并用来覆盖集成电路区域。应理解，掩模62用于形成多个单位单元。
然后应用各向同性刻蚀，如图14所示，以可变地刻蚀光致抗蚀剂掩模62下的氧化物60并去除二极管区上其他地方的氧化物60。应理解，氧化物刻蚀在多晶硅层58停止。此后，使用相同的掩模，从二极管区上的硅层56各向异性地刻蚀并去除多晶硅层58。第一硼注入剂(剂量＝1.5～5.5E12/cm2，能量40-80KeV)形成与二极管结构中的栅氧化物58对齐的P掺杂区64。此硼注入也可以在各向异性的多晶硅刻蚀之前执行。
此后，氧化物56从除了栅结构之外的二极管区的表面去除，如图15所示。然后注入砷(1.0～5.0E13，能量40-60KeV)，之后进行快速热退火以便随后在P掺杂区64中形成N掺杂源/漏区66。快速热退火驱使注入的砷到栅氧化物56下面。
然后，器件区的被暴露的硅表面被各向异性地刻蚀以去除50-200nm的硅，如图16所示，此后，BF2注入剂(剂量＝1.0～5.0E15，能量10-60KeV)被注入并被退火以激活BF2并增加P掺杂表面区中的P型掺杂(例如硼)。如图17所示，然后光致抗蚀剂被去除，并且第二硼注入剂(剂量＝1.0～2.5E12/cm2，能量20-60KeV)被用来产生如前面的美国专利No.6,624,030中进一步描述的功率二极管单元的沟道的横向渐变P型袋68。
然后，集成电路如图18-21中所示的那样制造。首先形成光致抗蚀剂图案，以覆盖二极管区域并且只暴露集成电路区域，如图18所示，然后在集成电路区域中，氧化物层60被去除。在图19中，形成另一光致抗蚀剂图案以覆盖超二极管区域并且限定用于集成电路的MOS晶体管栅区域。被暴露的多晶硅层通过各向异性多晶硅刻蚀来被去除，这在P阱52和N阱54中形成晶体管的栅结构。然后，光致抗蚀剂被去除，如图20中所示，并且另一光致抗蚀剂图案被用来覆盖超二极管区域和P沟道MOS晶体管(例如N阱)区域，然后磷或砷被注入以形成N沟道源和漏并对N沟道晶体管多晶硅栅掺杂，如图20所示。
然后光致抗蚀剂被去除，如图21所示，且另一光致抗蚀剂图案覆盖功率二极管区域和N沟道MOS晶体管(例如P阱)区域。然后硼和/或BF2被注入以形成P沟道源和漏区并对P沟道晶体管多晶硅栅掺杂，如图21所示。然后光致抗蚀剂被剥落，如图22所示，且诸如CVD氧化硅、PSG或BPSB的间电介质的层70被沉积在该结构的表面上。然后对氧化物层70进行光致抗蚀剂掩蔽以限定接触区域，之后刻蚀被暴露的氧化物层以为功率二极管和集成电路开放接触区域。在图24中，通过去除光致抗蚀剂并形成金属互连来完成器件，形成金属互联通过如下步骤来进行：沉积一层金属，并使用常规的光掩蔽和刻蚀来形成金属阳极触点72、金属阴极触点74、至表面源/漏66和栅58的金属阳极触点76、以及至P阱52和N阱54中的CMOS晶体管的源和漏触点78。
在图24中所示的最终产品中，氧化物或氮化物间隔物38用来将功率二极管与集成电路电隔离。图25-26是说明根据本发明另一实施例的隔离二极管区的制造的截面图。如图25所示，起始P-/P+衬底使浅沟槽隔离区80形成以提供隔离区域，而无需形成上面图2中所示的沟槽。如图4的描述中记录的那样，可以使用常规的局部氧化，而不使用常规的浅沟槽隔离方法。此后，如图26所示，光致抗蚀剂图案被用来利用具有不同能量和剂量的磷和/或砷多注入剂来限定超二极管区域，以形成用于功率二级管的N-/N+阱。再次地，如果要制造多于一个的功率二极管，将限定多个光致抗蚀剂开口。
使用浅沟槽隔离的最终产品如图27所示，其类似于图24中所示的最终结构，除了图24中的氧化物或氮化物间隔物38被STI氧化物80代替以外。注意如图5-24中所示的所有工艺步骤都被用于形成图27的最终产品。
图28说明了根据本发明的另一结构的截面图，其类似于图24的器件，除了在功率二极管的N+层40和N-层42之间提供超结(super junction)区84以外。在前面的美国专利No.6,743,703中描述了超结的提供。
在本发明的另一实施例中，功率二极管中减小的反向偏置漏电流可以由金属阳极栅下的浅硼注入剂(如图29中的86所示)来提供。在前面的共同未决的申请序列号10/159,558中描述了使用全部栅结构下的轻掺杂硼注入剂来减小反向偏置漏电流。
如前面的美国专利No.6,515,330中所述，通过在本体中提供P掺杂轮廓88，轮廓88由离子注入而调整以便耗尽区夹断以限制电流，可以在功率二极管中提供用于电流限制的增强夹断。这在图30中示出。
在本发明的另一实施例中，沟道区无需如图24中的68所示那样逐渐变尖，但是可以具有基本上恒定的厚度，如图31中的成品中的68′所示。在前面的美国专利No.6,420,225中描述了此结构和制造方法。
已经对根据本发明的包括一个或多个超功率二极管的集成电路的若干实施例进行了描述。但是，尽管参考特定实施例对本发明进行了描述，但是该描述是本发明的说明性描述，不应理解为限制本发明。对于本领域技术人员来说易于想到各种修改和应用而不背离由所附权利要求所限定的本发明的真实精神和范围。
Claims (15)
1.一种在半导体本体中制造包括功率二极管的集成电路的方法，包括如下步骤：
a)提供包括第一导电性类型的表面层的半导体衬底；
b)在围绕其中将制造功率二极管的第一区并且与其中将制造集成电路的第二区分离的所述半导体衬底的表面中形成电介质材料；
c)在所述第一区中形成第二导电性类型的半导体材料，其中所述第一区由所述半导体衬底的竖直壁、以及与所述半导体衬底相邻的第二导电性类型的衬底层来限定；
d)在所述第二区中制造集成电路，其中所述集成电路包括晶体管；
e)在器件区的表面中以及在第二导电性类型的所述半导体材料中制造多个MOS源/漏元件和相关联的栅元件，其中所述器件区在所述第一区内；
f)在所述器件区中形成与所述多个MOS源/漏元件和相关联的栅元件接触的第一二极管电极；以及
g)形成从所述器件区的所述表面到第二导电性类型的所述半导体材料的导电通孔，作为第二二极管电极。
2.根据权利要求1所述的方法，其中，步骤b)包括在所述第一区中形成沟槽并且在所述沟槽侧壁上形成电介质侧壁间隔物，且步骤c)包括在所述沟槽中外延生长第二导电性类型的半导体材料。
3.根据权利要求1所述的方法，其中，步骤b)包括在所述半导体衬底的表面中形成电介质材料，且步骤c)包括将第二导电性类型的掺杂剂注入到所述第一区中。
4.根据权利要求1所述的方法，还包括如下步骤：
h)在邻接所述电介质材料的所述第一区中形成第一导电性类型的掺杂保护环。
5.根据权利要求4所述的方法，还包括如下步骤：
i)在延伸到第二导电性类型的所述半导体材料中的所述第一区中形成第一导电性类型的塞。
6.根据权利要求1所述的方法，其中，步骤g)包括在所述导电通孔和所述多个MOS源/漏元件之间形成电介质间隔物。
7.根据权利要求1所述的方法，其中，步骤d)包括形成用于CMOS晶体管的多个P阱和多个N阱。
8.一种半导体集成电路，包括：
半导体衬底，具有第一导电性类型的材料，
所述衬底中的第一区，在该第一区中制造集成电路，且其中所述集成电路包括晶体管，
所述衬底中的第二区，具有第二导电性类型的半导体材料，在该第二区中制造功率二极管，其中所述第二区由所述半导体衬底的竖直壁、以及与所述半导体衬底相邻的第二导电性类型的衬底层来限定，以及
所述第一区和所述第二区之间的电介质材料，其提供所述第一区和所述第二区之间的电隔离，其中，所述第二区包括生长在所述衬底的一个表面中的沟槽中的外延半导体材料，且所述电介质材料包括形成在所述沟槽的侧壁上的间隔物，并且
其中，所述功率二极管包括起到第一电极的作用的所述衬底的表面上的导电层、以及起到第二电极的作用的从所述表面延伸到所述衬底中并且与所述第二导电性类型的半导体材料接触的导电通孔。
9.根据权利要求8所述的集成电路，其中，所述电介质材料包括形成在所述半导体衬底的表面中的氧化硅，且所述第二区包括第二导电性类型的注入掺杂剂。
10.根据权利要求9所述的集成电路，其中，所述电介质材料包括氧化硅。
11.根据权利要求8所述的集成电路，其中，所述功率二极管包括通过所述第一电极全部相耦合的多个MOS源/漏元件和相关联的栅元件、以及在其中制造所述多个MOS源/漏元件的所述第二区中的第二导电性类型的半导体层，所述半导体层与所述第二电极接触。
12.根据权利要求11所述的集成电路，其中，每个MOS源/漏元件能够通过由栅元件控制的沟道电耦合到所述半导体层。
13.根据权利要求12所述的集成电路，其中，每个沟道在栅元件下横向渐变，其中P-N结将所述沟道区与所述半导体层分离。
14.根据权利要求13所述的集成电路，其中，所述P-N结位于全部所述栅元件之下以提供减小的反向偏置漏电流。
15.根据权利要求8所述的集成电路，其中，所述第二区包括生长在所述衬底的表面中的沟槽中的外延半导体材料，且所述电介质材料包括形成在所述沟槽的侧壁上的间隔物。
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