KR100582374B1 - 고전압 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 일반적인 실리콘 기판을 사용하여 집적회로에 집적될 수 있는 고전압 트랜지스터 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 절연층; 상기 절연층상에 N+ 드레인 정션영역; 상기 N+ 드레인 정션영역상에 N- 드레인 정션영역; 상기 N- 드레인 정션영역내의 트랜치 영역에 구비된 P-바디영역; 상기 P- 바디영역과 상기 N- 드레인 정션영역과 경계면을 가지는 트랜치영역에 게이트 절연막/게이트 도전막이 적층된 형태로 구비된 게이트 패턴; 상기 P-바디영역상에 소스 전극과 접속하는 소스영역; 및 상기 N- 드레인 정션영역과 드레인 전극과 접속하는 N+ 드레인영역을 구비하는 고전압 트랜지스터을 제공한다.
반도체, 고전압 트랜지스터, 소스영역, 드레인영역, 드리프트 영역.

Description

고전압 트랜지스터 및 그 제조 방법{HIGH VOLTAGE TRANSISTOR AND METHOD FOR FABRICATING THE SAME}
도1은 종래기술에 의한 고전압 트랜지스터를 나타내는 평면도.
도2는 도1에 도시된 종래기술에 의한 고전압 트랜지스터를 나타내는 단면도.
도3은 본 발명의 바람직한 실시예에 따른 고전압 트랜지스터를 나타내는 평면도.
도4는 본 발명의 바람직한 실시예에 따른 고전압 트랜지스터를 나타내는 단면도.
도5a 내지 도5q는 도4에 도시된 고전압 트랜지스터의 제조방법을 나타내는 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 절연층 31a : 실리콘기판
45 : 소자분리용 감광막 패턴 46 : 소자분리용 홈
47a : 앤모스의 드레인용 감광막 패턴
47b : 피모스의 드레인용 감광막 패턴
31 : 앤모스용 N+ 드레인 정션영역
31': 피모스용 P+ 드레인용 정션영역
32 : 앤모스용 N- 드레인 정션영역 32' : 피모스용 P- 드레인 정션영역
33 : 앤모스용 P- 바디영역 33' : 피모스용 N- 바디영역
48a : 피모스의 바디영역용 감광막 패턴
48b : 앤모스의 바디영역용 감광막 패턴
49 : 게이트 형성용 감광막 패턴 50 : 게이트 형성용 홀
42 : 게이트용 절연막 37 : 게이트용 도전막
51a : 제1 컨택 영역용 감광막 패턴 51b : 제2 컨택 영역용 감광막 패턴
34 : 앤모스의 드레인 컨택영역 34' : 피모스의 드레인 컨택영역
35 : 앤모스의 N+ 소스영역 35' : 피모스의 P+ 소스영역
36 : 앤모스의 P+ 소스 컨택영역 36' : 피모스의 N+ 소스 컨택영역
본 발명은 반도체 집적회로에 관한 것으로, 특히 고전압으로 동작시키는 고전압 트랜지스터 및 그 제조방법에 관한 것이다.
일반적인 고전압 트랜지스터(High voltage transistor)는 애벌런치 접합 브레이크다운 전압(Avalanch break down voltage)을 향상시키기 위하여 고도핑된 소 스/드레인과 저도핑된 영역(드리프트 영역)을 형성하여 사용하고 있다.
도1은 종래기술에 의한 고전압 트랜지스터를 나타내는 평면도이다.
도1을 참조하여 종래기술에 의한 고전압 트랜지스터를 살펴보면, 각각 사각형 형태로 되어 있는 소스 및 바디 전극(Source & Body)과 각각의 소스 및 바디 전극(Source & Body)을 감싸는 형태로 게이트 전극(Gate)이 구비된다.
도2는 도1에 도시된 종래기술에 의한 고전압 트랜지스터를 나타내는 단면도이다.
도2를 참조하여 먼저 종래기술에 의한 고전압 피모스 트랜지스터를 살펴보면, 아래로 부터 드레인전극(18)과 그 상부에 드레인영역(10)과, 그 상부에는 에피택셜층(Epitaxial layer)인 N- 드레인 정션영역(11)과 P- 바디영역(12)이 차례로 구비된다.
P- 바디영역(12)까지 매립된 형태로 형성된 게이트 전극(17)과 게이트 전극(17)의 가운데 부분에는 소스영역(14)과 소스컨택영역(15)이 구비된다.
종래기술에 의한 고전압 트랜지스터는 일반적으로 단일층 실리콘기판이나 에피텍셜 웨이퍼를 사용하여 제조하여야 했다.
따라서 종래기술에 의한 고전압 트랜지스터는 집적회로에 내장되어 제조되기 힘들었으며, 고전압 트랜지스터는 각각의 소자로만 구현이 가능하였다.
본 발명은 일반적인 실리콘 기판을 사용하여 집적회로에 집적될 수 있는 고 전압 트랜지스터 및 그 제조방법을 제공함을 목적으로 한다.
본 발명은 상기의 과제를 달성하기 위해 기판상에 절연층; 상기 절연층상에 N+ 드레인 정션영역; 상기 N+ 드레인 정션영역상에 N- 드레인 정션영역; 상기 N- 드레인 정션영역내의 트랜치 영역에 구비된 P-바디영역; 상기 P- 바디영역과 상기 N- 드레인 정션영역과 경계면을 가지는 트랜치영역에 게이트 절연막/게이트 도전막이 적층된 형태로 구비된 게이트 패턴; 상기 P-바디영역상에 소스 전극과 접속하는 소스영역; 및 상기 N- 드레인 정션영역과 드레인 전극과 접속하는 N+ 드레인영역을 구비하는 고전압 트랜지스터를 제공한다.
또한 본 발명은 기판상에 절연층; 상기 절연층상에 P+ 드레인 정션영역; 상기 P+ 드레인 정션영역상에 P- 드레인 정션영역; 상기 P- 드레인 정션영역내의 트랜치 영역에 구비된 N-바디영역; 상기 N- 바디영역과 상기 P- 드레인 정션영역과 경계면을 가지는 트랜치영역에 게이트 절연막/게이트 도전막이 적층된 형태로 구비된 게이트 패턴; 상기 N-바디영역상에 소스 전극과 접속하는 소스영역; 및 상기 P- 드레인 정션영역과 드레인 전극과 접속하는 P+ 드레인영역을 구비하는 고전압 트랜지스터를 제공한다.
또한 본 발명은 고전압 트랜지스터의 제조방법에 있어서, 절연층상에 실리콘층을 가지는 기판에서 상기 실리콘층을 패터닝하여 트랜지스터가 형성될 영역을 지정하는 단계; 상기 트랜지스터가 형성될 영역에 제1 도전형의 불순물이온을 이온주 입하여 제1 도전형의 고농도 드레인 정션영역을 형성하는 단계; 상기 제1 도전형의 고농도 드레인 정션영역상에 제1 도전형의 에피텍셜층을 성장시켜 제1 도전형의 드레인 정션영역을 형성시키는 단계; 상기 제1 도전형의 드레인 정션영역의 소정영역에 트랜치 형태로 제2 도전형의 바디영역을 형성하는 단계; 상기 제2 도전형의 바디영역과 상기 제1 도전형의 드레인 정션영역과 접하는 트랜치 형태의 게이트 패턴을 형성하는 단계; 및 상기 게이트 패턴의 일측면에 형성된 상기 제1 도전형의 드레인 정션영역과, 제2 도전형의 바디영역에 제1 도전형의 불순물이온을 주입하여 제1 도전형의 고농도 드레인 영역과 제1 도전형의 고농도 소스영역을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 트랜지스터의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 바람직한 실시예에 따른 고전압 트랜지스터를 나타내는 평면도이다.
도3을 참조하여 살펴보면, 본 실시예에 따른 고전압 트랜지스터는 드레인 전극인 기판의 후면이 아닌 전면에 형성되는 것이 특징으로, 사각형 형태의 소스 및 바디 영역(Source & Body)이 방사형으로 구비되며, 게이트 전극(Gate)이 다수의 소스 및 바디 영역을 감싸고 있으며, 게이트 전극(Gate)의 바깥측면에는 드레인 영역이 감싸고 있다.
도4는 본 발명의 바람직한 실시예에 따른 고전압 트랜지스터를 나타내는 단면도이다.
도4를 참조하여 본 실시예에 따른 고전압 트랜지스터의 앤모스트랜지스터를 살펴보면, 기판에 형성된 절연층(30)상에 N+ 드레인 정션영역(31)과, N- 드레인 정션영역(32)이 적층된 형태로 구비되며, N- 드레인 정션영역(32)내의 트랜치 영역에 P-바디영역(33)이 구비되고, P- 바디영역(33)과 N- 드레인 정션영역(32)과 경계면을 가지는 트랜치영역에 게이트 절연막(35)/게이트 도전막(37)이 적층된 형태로 게이트 패턴을 이루며 구비된다.
또한, P-바디영역(33)상에 소스 전극(40)과 접속하는 소스영역(35, 36)이 구비되며, N- 드레인 정션영역(32)과 드레인 전극(38)과 접속하는 N+ 드레인영역(34)을 구비한다. 여기서 39는 게이트 전극을 나타낸다.
소스영역(35,36)은 소스 전극(40)과 접하는 P+ 소스 컨택영역(36)과, P+ 소스 컨택영역(36)을 둘러싸면서 형성되는 N+ 소스영역(35)을 구비한다.
계속해서 본 실시예에 따른 고전압 트랜지스터의 피모스트랜지스터를 살펴보면, 기판에 형성된 절연층(30)상에 P+ 드레인 정션영역(31')과, P- 드레인 정션영역(32')이 적층된 형태로 구비되며, P- 드레인 정션영역(32')내의 트랜치 영역에 N-바디영역(33')이 구비되고, N- 바디영역(33')과 P- 드레인 정션영역(32)과 경계면을 가지는 트랜치영역에 게이트 절연막(35)/게이트 도전막(37)이 적층된 형태로 게이트 패턴을 이루며 구비된다.
또한, N-바디영역(33')상에 소스 전극(40')과 접속하는 소스영역(35', 36') 이 구비되며, P- 드레인 정션영역(32')과 드레인 전극(38')과 접속하는 P+ 드레인영역(34')을 구비한다. 여기서 39'는 게이트 전극을 나타낸다.
소스영역(35',36')은 소스 전극(40')과 접하는 N+ 소스 컨택영역(36')과, N+ 소스 컨택영역(36')을 둘러싸면서 형성되는 P+ 소스영역(35')을 구비한다.
도5a 내지 도5q는 도4에 도시된 고전압 트랜지스터의 제조방법을 나타내는 공정단면도이다.
도5a를 참조하여 살펴보면, 본 실시예에 따른 고전압 트랜지스터의 제조방법은 먼저, 절연층(30) 상에 실리콘층(31a)이 있는 기판을 준비한다.
이어서 도5b에 도시된 바와 같이, 피모스트랜지스터와 앤모스트랜지스터의 영역을 분리하기 위한 소자분리용 감광막 패턴(45)를 형성하고, 감광막 패턴(45)을 식각마스크로 이용하여 실리콘층(31a)을 패터닝하여 앤모스 영역과 피모스 영역을 형성한다. 46은 소자 분리용 홈을 나타낸다.
이어서 도5c에 도시된 바와 같이, 앤모스의 드레인용 감광막 패턴(47a)을 형성하고, 형성된 감광막 패턴(47a)을 식각마스크로 이용하여 앤모스 영역에 인(Phosphorous)을 도핑하여 앤모스용 N+ 드레인 정션영역(31)을 형성한다.
이어서 앤모스의 드레인용 감광막 패턴(47a)을 제거한다.
이어서 도5d에 도시된 바와 같이, 피모스의 드레인용 감광막 패턴(47b)을 형성하고, 형성된 감광막 패턴(47b)을 식각마스크로 이용하여 피모스 영역에 붕소(Boron)를 도핑하여 피모스용 P+ 드레인용 정션영역(31')을 형성한다.
이어서 도5e에 도시된 바와 같이, 피모스의 드레인용 감광막 패턴(47b)을 제 거한다.
이어서 도5f에 도시된 바와 같이, 에피텍셜 방식으로 실리콘을 증착하여, 앤모스용 N- 드레인 정션영역(32)과 피모스용 P- 드레인 정션영역(32')을 형성한다.
최저층의 드레인 정션영역(31,31')에 형성된 고농도 불순물이 에피텍셜 공정에 따라 상승하게 된다. 따라서 에피텍셜로 성장되는 층의 두께에 따라 추가 공정없이 모스트랜지스터의 드레인 정션 프로파일(profile)을 조절할 수 있다.
이어서 도5g에 도시된 바와 같이, 피모스의 바디영역용 감광막 패턴(48a)을 형성하고, 감광막 패턴(48a)을 이용하여 인(Phosphorous)을 피모스용 P- 드레인 정션영역(32')에 인을 도핑하여 피모스용 N- 바디영역(33')을 형성한다.
이어서 피모스의 바디영역용 감광막 패턴(48a)을 제거한다.
이어서 도5h에 도시된 바와 같이, 앤모스의 바디영역용 감광막 패턴(38b)을 형성하고, 감광막 패턴(48b)을 이용하여 붕소(Boron)를 앤모스용 N- 드레인 정션영역(32)에 도핑하여 앤모스용 P- 바디영역(33)을 형성한다.
이어서 도5i에 도시된 바와 같이, 앤모스의 바디영역용 감광막 패턴(48b)을 제거한다.
이어서 도5j에 도시된 바와 같이, 게이트 형성용 감광막 패턴(49)을 형성한다.
이어서 도5k에 도시된 바와 같이, 게이트 형성용 감광막 패턴(49)를 이용하여 앤모스 영역의 각 층(33,32)과 피모스영역(33',32')의 각층을 선택적으로 제거하여 게이트 형성용 홀(50)을 형성한다.
이 때 홀(50)은 그 양 측벽 부분이 각각 바디영역(33,33')과 드레인 N- 정션영역(32,32')이 되도록 형성된다.
이어서 도5l에 도시된 바와 같이, 게이트 형성용 홀 패턴을 따라 게이트용 절연막을 형성한다.
이어서 도5m에 도시된 바와 같이, 도전막(37a)으로 게이트 형성용 홀을 매립시킨다.
이어서 도5n에 도시된 바와 같이, 게이트 형성용 홀의 내부에만 도전막(37a)이 남도록하여 게이트용 도전막(37)을 형성한다.
이어서 도5o에 도시된 바와 같이, 제1 컨택영역용 감광막 패턴(51a)을 형성하고, 감광막 패턴(51a)을 식각마스크로 하여 인을 각각 피모스영역과 앤모스 영역에 도핑하여 앤모스의 소스영역(35)과, 앤모스의 드레인 컨택영역(34)과, 피모스의 소스 컨택영역(36')을 형성한다.
이어서 제1 컨택영역용 감광막 패턴(51a)을 제거한다.
이어서 도5p에 도시된 바와 같이, 제2 컨택영역용 감광막 패턴(51b)을 형성하고, 감광막 패턴(51b)을 식각마스크로 하여 붕소를 각각 피모스영역과 앤모스영역에 도핑하여 피모스의 소스영역(35')과, 피모스의 드레인 컨택영역(34')과, 앤모스의 소스 컨택영역(36)을 형성한다.
이어서 도5q에 도시된 바와 같이, 이어서 제2 컨택영역용 감광막 패턴(51b)을 제거한다.
이상에서 살펴본 바와 같이 본 실시예 따른 고전압 소자는 드레인 전극이 기 판의 후면이 아닌 기판의 전면에 형성된다. 따라서 종래에 집적회로에 집적되기 힘들었던 고전압 소자를 시모스 제조공정으로 구현할 수 있게 되어 집적회로에 구현할 수 있게 되었다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해 집적회로에 집적되기 힘들었던 고전압 소자를 집적회로에 집적시킬 수 있게 되어, 본 발명에 의해 제조된 고전압 소자를 사용하는 반도체 장치는 종래보다 장치의 크기를 크게 줄일 수 있게 되었다.

Claims (13)

  1. 기판상에 절연층;
    상기 절연층상에 N+ 드레인 정션영역;
    상기 N+ 드레인 정션영역상에 N- 드레인 정션영역;
    상기 N- 드레인 정션영역내의 트랜치 영역에 구비된 P-바디영역;
    상기 P- 바디영역과 상기 N- 드레인 정션영역과 경계면을 가지는 트랜치영역에 게이트 절연막/게이트 도전막이 적층된 형태로 구비된 게이트 패턴;
    상기 P-바디영역상에 소스 전극과 접속하는 소스영역; 및
    상기 N- 드레인 정션영역과 드레인 전극과 접속하는 N+ 드레인영역
    을 구비하는 고전압 트랜지스터.
  2. 제 1 항에 있어서,
    상기 소스영역은
    상기 소스 전극과 접하는 P+ 소스 컨택영역과, 상기 P+ 소스 컨택영역을 둘러싸면서 형성되는 N+ 소스영역을 구비하는 것을 특징으로 하는 고전압 트랜지스터.
  3. 기판상에 절연층;
    상기 절연층상에 P+ 드레인 정션영역;
    상기 P+ 드레인 정션영역상에 P- 드레인 정션영역;
    상기 P- 드레인 정션영역내의 트랜치 영역에 구비된 N-바디영역;
    상기 N- 바디영역과 상기 P- 드레인 정션영역과 경계면을 가지는 트랜치영역에 게이트 절연막/게이트 도전막이 적층된 형태로 구비된 게이트 패턴;
    상기 N-바디영역상에 소스 전극과 접속하는 소스영역; 및
    상기 P- 드레인 정션영역과 드레인 전극과 접속하는 P+ 드레인영역
    을 구비하는 고전압 트랜지스터.
  4. 제 3 항에 있어서,
    상기 소스영역은
    상기 소스 전극과 접하는 N+ 소스 컨택영역과, 상기 N+ 소스 컨택영역을 둘러싸면서 형성되는 P+ 소스영역을 구비하는 것을 특징으로 하는 고전압 트랜지스터.
  5. 고전압 트랜지스터의 제조방법에 있어서,
    절연층상에 실리콘층을 가지는 기판에서 상기 실리콘층을 패터닝하여 트랜지 스터가 형성될 영역을 지정하는 단계;
    상기 트랜지스터가 형성될 영역에 제1 도전형의 불순물이온을 이온주입하여 제1 도전형의 고농도 드레인 정션영역을 형성하는 단계;
    상기 제1 도전형의 고농도 드레인 정션영역상에 제1 도전형의 에피텍셜층을 성장시켜 제1 도전형의 드레인 정션영역을 형성시키는 단계;
    상기 제1 도전형의 드레인 정션영역의 소정영역에 트랜치 형태로 제2 도전형의 바디영역을 형성하는 단계;
    상기 제2 도전형의 바디영역과 상기 제1 도전형의 드레인 정션영역과 접하는 트랜치 형태의 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴의 일측면에 형성된 상기 제1 도전형의 드레인 정션영역과, 제2 도전형의 바디영역에 제1 도전형의 불순물이온을 주입하여 제1 도전형의 고농도 드레인 영역과 제1 도전형의 고농도 소스영역을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
  6. 제 5 항에 있어서,
    상기 제1 도전형 불순물 이온은 N형 불순물 이온이고, 제2 도전형 불순물 이온은 P형 불순물 이온인 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
  7. 제 5 항에 있어서,
    상기 제1 도전형 불순물 이온은 P형 불순물 이온이고, 제2 도전형 불순물 이온은 N형 불순물 이온인 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
  8. 제 5 항에 있어서,
    상기 제1 도전형 불순물 이온은 인인 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
  9. 제 5 항에 있어서,
    상기 제2 도전형 불순물이온은 붕소인 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
  10. 제 5 항에 있어서,
    제2 도전형 불순물 이온을 주입하여 상기 제1 도전형의 고농도 소스영역에 의해 감싸지는 영역에 제2 도전형의 고농도 소스 컨택영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 고전압 트랜지스터 제조방법.
  11. 제 10 항에 있어서,
    상기 제2 도전형의 고농도 소스 컨택영역과 접하는 소스전극을 형성하는 단계를 더 구비하는 것을 특징으로 하는 고전압 트랜지스터 제조방법.
  12. 제 11 항에 있어서,
    제1 도전형의 고농도 드레인영역과 접하는 드레인전극을 형성하는 단계를 더 구비하는 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
  13. 제 5 항에 있어서,
    상기 게이트 패턴을 형성하는 단계는
    상기 제2 도전형의 바디영역과 상기 제1 도전형의 드레인 정션영역과 접하는 트랜치 형태의 홀을 형성하는 단계;
    상기 홀 패턴을 따라서 게이트용 절연막을 형성하는 단계;
    상기 게이트용 절연막 상에 도전막을 형성하는 단계;
    상기 홀의 내부에만 상기 도전막이 남도록하여 게이트 도전막을 형성하는 단계를 포함하여, 게이트 절연막/게이트 도전막으로 적층된 게이트 패턴을 형성하는 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
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