KR19980049920A - 씨모스소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자에 관한 것으로 특히, 모스소자의 래치-업 특성 방지 및 소자분리에 적당한 씨모스소자의 제조방법에 관한 것이다.
본 발명에 따른 씨모스소자의 제조방법은 제 1도전형 반도체기판상에 패드산화막을 형성하는 단계, 상기 패드산화막의 소정영역상에 제 1절연막을 형성하는 단계, 상기 기판의 노출된 패드산화막을 성장시켜 산화막을 형성하는 단계, 상기 제 1 절연막과 제 1 절연막 아래의 패드산화막을 제거하는 단계, 상기 반도체기판을 포함한 산화막 전면에 에피택셜층을 형성하는 단계, 상기 에피택셜층을 선택적으로 제거하여 상기 산화막을 부분적으로 노출시키는 트랜치를 형성하는 단계, 상기 트랜치에 제 2 절연막을 형성하는 단계, 상기 제 2 절연막의 양측 에피택셜층에 선택적인 이온주입공정으로 제 1, 제 2 도전형 웰을 형성하는 단계, 상기 에피택셜층 소정영역상에 게이트전극을 형성하는 단계, 상기 게이트전극의 양측면 제 1, 제 2 도전형 웰에 상기 제 1, 제 2 도전형 웰과 반대도전형의 불순물영역을 형성하는 단계를 포함하여 소자격리 및 래치-업 특성향상에 우수한 효과가 있는 씨모스소자의 제조방법을 제공하는 효과가 있다.
Description
본 발명은 반도체소자에 관한 것으로 특히, 모스소자의 래치-업 특성 방지 및 소자분리에 적당한 씨모스소자의 제조방법에 관한 것이다.
이하에서, 첨부된 도면을 참조하여 종래 씨모스소자의 제조방법을 설명하기로 한다.
도 1a 내지 도 1c는 종래 씨모스소자의 제조공정 단면도이다.
먼저, 도 1a에 나타낸 바와 같이 p형 반도체기판(1)에 통상의 이온주입 공정으로 p형 웰(2) 및 n형 웰(3)을 교대로 형성한 후 상기 p형 웰(2) 및 n형 웰(3)의 계면에 필드산화막(4)을 형성한다.
도 1b에 나탄낸 바와 같이 상기 필드산화막(4)을 포함한 기판전면에 게이트산화막(5)과 폴리실리콘을 형성한후 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 p형 및 n형 웰(2)(3)이 형성된 반도체기판(1)의 소정영역상에 게이트전극(6)을 형성한다.
도 1c에 나타낸 바와 같이 p형 웰(2) 및 n형 웰(3)을 감광막(도시하지 않음)을 마스크로 이용하여 각 웰과 반대도전형의 불순물 이온을 교대로 주입하여 p형 웰(2)상의 게이트전극(3)양측 반도체기판(1)에는 n형 불순물 영역(7)을 형성하고, n형 웰(3)상의 게이트전극(3)양측 반도체기판(1)에는 p형 불순물 영역(8)을 형성하여 종래 씨모스소자를 제조하였다.
종래의 씨모스소자의 제조방법에 있어서는 p형 모스의 소오스(p형)과 웰(n형)과 기판(p형)에서와 같이 pnp구조를 이룬 수직 기생 트랜지스터(vertical parasitic bipolar) 및 n형 모스의 소오스(n형)와 기판(p형)과 측면의 웰(n형)에서와 같이 npn구조를 이룬 수평 기생 트랜지스터(lateral parasitic bipolar)의 구조가 형성되어 주변회로로부터의 영향을 받거나(AC-coupling), 외부로부터의 캐리어 생성에 영향을 받거나(α-입자, 빛), 혹은 인접 트랜지스터의 드레인쪽에 형성된 높은 전계에 의하여 캐리어가 생성될 경우에, 이들 캐리어가 npn 혹은 pnp 기생트랜지스터의 에미터-베이스 접합을 순방향으로 바이어스(bias)시킬 경우 일단 하나의 트랜지스터에 일정수준 이상의 전류가 흐르기 시작하면 이 전류는 상대편 트랜지스터의 베이스전류를 공급하여 상승작용을 일으키는 과정을 거치게되어 과다한 전류가 흐르는 온(on)상태에 돌입하게 되면 씨모스는 그 본래의 기능을 상실하게 되는 래치-업(latch-up)현상이 발생되는 문제점이 있었다. 그리고, 이와 같은 래치-업 현상을 방지하기 위한 방법으로 절연층상에 실리콘 단결정 박막을 형성하고 그 위에 소자를 형성하는 기술인 SOI(Silicon On Insulator)구조를 이용한 씨모스소자의 제조방법이 있으나 제조공정 시간이 길고 생산비용이 추가되어야 한다는 무제점이 있다.
본 발명은 상기한 바와 같은 종래 씨모스소자 제조방법의 문제점을 해결하기 위하여 안출한 것으로 매립산화막과 트랜치를 이용하여 모스소자의 래치-업 특성방지 및 소자분리특성 향상에 적당한 씨모스소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 씨모스소자의 제조공정 단면도.
도 2a 내지 도 21은 본 발명 씨모스소자의 제조공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10:반도체기판, 11:패드산화막, 12:제 1 절연막, 13:산화막, 14:에피택셜층, 15:트랜치, 16:제 2 절연막, 17:제 1 도전형 웰, 18:제 2 도전형 웰, 19:게이트 산화막, 20:게이트전극, 21:제 1 도전형 불순물 영역, 22:제 2 도전형 불순물 영역
본 발명에 따른 씨모스소자의 제조방법은 제 1 도전형 반도체기판상에 패드산화막을 형성하는 단계, 상기 패드산화막의 소정영역상에 제 1 절연막을 형성하는 단계, 상기 기판의 노출된 패드산화막을 성장시켜 산화막을 형성하는 단계, 상기 제 1 절연막과 제 1 절연막 아래의 패드산화막을 제거하는 단계, 상기 반도체기판을 포함한 산화막 전면에 에피택셜층을 형성하는 단계, 상기 에피택셜층을 선택적으로 제거하여 상기 산화막을 부분적으로 노출시키는 트랜치를 형성하는 단계, 상기 트랜치에 제 2 절연막을 형성하는 단계, 상기 제 2 절연막의 양측 에피택셜층에 선택적인 이온주입공정으로 제 1, 제 2 도전형 웰을 형성하는 단계, 상기 에패택셜층 소정영역상에 게이트전극을 형성하는 단계, 상기 게이트전극 양 측면 제 1, 제 2 도전형 웰에 상기 제 1, 제 2 도전 웰과 반대도전형의 불순물영역을 형성하는 단계를 포함한다.
이와 같은 본 발명 씨모스소자의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 21은 본 발명 씨모스소자의 제조공정 단면도이다.
먼저, 도 2a에 나타낸 바와 같이, 제 1 도전형의 반도체기판(10)상에 패드산화막(11)을 형성한다.
도 2b에 나타낸 바와 같이, 상기 패드산화막(11)의 소정영역에 일정기간으로 제 1 절연막(12)을 형성한다. 이때, 상기 제 1 절연막(12)은 패드산화막(11)과 식각선택비가 다른 물질을 사용하여 형성하며 바람직하게는 질화막으로 형성한다.
도 2c에 나타낸 바와 같이, 상기 절연막(12)에 마스킹되지 않은 패드산화막(11)을 일정높이로 성장시켜 산화막(13)을 형성한다.
도 2d에 나타낸 바와 같이, 상기 절연막(12) 및 절연막(12) 하부의 패드산화막(11)을 제거한다. 그다음, 불산(HF)을 이용하여 전면을 세척한다.
도 2e에 나타낸 바와 같이, 상기 산화막(13)을 포함한 반도체기판(10) 전면에 비정질실리콘을 형성한후 어닐링(annealing)하여 에픽택셜층(14)을 형성하여 상기 산화막(13)을 매몰시킨다.
도 2f에 나타낸 바와 같이, 상기 에피택셜층(14)을 선택적으로 패터닝하여(포토리소그래피공정 +식각공정)하여 상기 산화막(13)이 부분적으로 노출되는 트랜치(15)를 형성한다.
도 2g에 나타낸 바와 같이, 상기 트랜치(15)를 포함한 에피택셜층(14)전면에 CVD 산화막(16)을 형성한다.
도 2h에 나타난 바와 같이, 상기 CVD 산화막(16)을 에치백하여 트랜치(15)내에만 남긴다.
도 2i에 나타낸 바와 같이, 상기 CVD 산화막(16)을 포함한 에피택셜층(14)전면에 제 1 감광막(PR1)을 형성한후 트랜치(15)일측의 어피택셜층(14)만 노출되도록 선택적으로 패터닝한다. 그다음, 상기 노출된 애피택셜층(14)에 제 1 도전형 불순물 이온을 주입하여 제 1 도전형 웰(17)을 형성한다.
도 2j에 나타낸 바와 같이, 상기 제 1 감광막(PR1)을 제거한 후 전면에 제 2 감광막(PR2)을 형성한다음 제 1 도전형 웰(17) 형성영역에만 상기 제 2 감광막(PR2)이 남도록 패터닝한다. 그다음, 상기 노출된 에피택셜층(14)에 제 2 도전형 불순물 이온을 주입하여 제 2 도전형 웰(18)을 형성한다.
도 2k에 나타낸 바와 같이, 상기 제 2 감광막(PR2)을 제거한후 상기 격리용 CVD 산화막(16)을 포함한 기판전면에 게이트 산화막(19) 및 게이트용 폴리실리콘을 차례로 형성한 다음 상기 게이트용 폴리실리콘을 선택적으로 패터닝하여 게이트전극(20)을 형성한다.
도 21에 나타낸 바와 같이, 상기 게이트전극(20)을 마스크로 이용한 이온주입공정으로 게이트전극(20)양측면의 제 1, 제 2 도전형 웰(17)(18)에 각 도전형 웰과 반대도전형의 불순물 영역인 제 1 도전형 불순물 영역(21)과 제 2 도전형 불순물 영역(22)을 형성한다.
본 발명에 따른 씨모스소자의 제조방법에 있어서는 다음과 같은 효과 있다.
첫째, 제 1, 제 2 도전형 웰이 매몰산화막위에 형성되어 기생 바이폴라 트랜지스터에 의한 래치-업을 막을 수 있다.
둘째, 제 1, 제 2 도전형 웰이 CVD 산화막에 의해 차단되므로 웰 정션 브레이크다운이 발생하지 않고 소자의 집적도를 향상시킬 수 있다.
Claims (5)
- 제 1 도전형 반도체기판상에 패드산화막을 형성하는 단계; 상기 패드산화막의 소정영역상에 제 1 절연막을 형성하는 단계; 상기 기판의 노출된 패드산화막을 성장시켜 산화막을 형성하는 단계; 상기 제 1 절연막과 제 1 절연막 아래의 패드산화막을 제거하는 단계; 상기 반도체기판을 포함한 산화막 전면에 에피택셜층을 형성하는 단계; 상기 에피택셜층을 선택적으로 제거하여 상기 산화막을 부분적으로 노출시키는 트랜치를 형성하는 단계; 상기 트랜치에 제 2 절연막을 형성하는 단계; 상기 제 2절연막의 양측 에피택셜층에 선택적인 이온주입공정으로 제 1, 제 2 도전형 웰을 형성하는 단계; 상기 에피택셜층 소정영역상에 게이트전극을 형성하는 단계; 상기 게이트전극의 양 측면 상기 제 1, 제 2 도전형 웰에 상기 제 1, 제 2 도전형 웰과 반대도전형의 불순물영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 씨모스소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 절연막은 산화막과 식각선택비가 다른 물질로 형성함을 특징으로 씨모스소자의 제조방법.
- 제 2 항에 있어서, 상기 제 1 절연막은 질화막으로 형성함을 특징으로 하는 씨모스소자의 제조방법.
- 제 1 항에 있어서, 상기 에픽택셜층은 산화막과 반도체기판 전면에 비정질실리콘을 형성한후 열처리하여 형성함을 특징으로 하는 씨모스소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 절연막은 CVD 산화막으로 형성함을 특징으로 하는 씨모스소자의 제조방법.
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| US7701010B2 (en) | 2004-11-26 | 2010-04-20 | Samsung Electronics Co., Ltd. | Method of fabricating transistor including buried insulating layer and transistor fabricated using the same |
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| KR100382538B1 (ko) | 2003-07-18 |
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