JPH07176692A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07176692A JPH07176692A JP31763093A JP31763093A JPH07176692A JP H07176692 A JPH07176692 A JP H07176692A JP 31763093 A JP31763093 A JP 31763093A JP 31763093 A JP31763093 A JP 31763093A JP H07176692 A JPH07176692 A JP H07176692A
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- Japan
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- semiconductor
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- Pending
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Abstract
(57)【要約】
【目的】完全誘電体分離構造の素子領域に形成されたＩ
ＧＢＴを高耐圧化する。 【構成】第一の半導体基板と酸化膜を介して貼り合わさ
れた第二の半導体基板の素子領域と絶縁層分離層を介し
て隣接して基板と絶縁されない基板と同一導電形の領域
を設け、その領域の表面層に形成された高不純物濃度に
接触する電極を備える。この電極により、第一の半導体
基板に、素子領域内の最低電位より高い電位を与えるこ
とができ、素子領域のＩＧＢＴを高耐圧化することがで
きる。また、第一基板の裏面を酸化膜で覆うことによ
り、この半導体装置を搭載する放熱板に電圧がかからな
いようにする。
ＧＢＴを高耐圧化する。 【構成】第一の半導体基板と酸化膜を介して貼り合わさ
れた第二の半導体基板の素子領域と絶縁層分離層を介し
て隣接して基板と絶縁されない基板と同一導電形の領域
を設け、その領域の表面層に形成された高不純物濃度に
接触する電極を備える。この電極により、第一の半導体
基板に、素子領域内の最低電位より高い電位を与えるこ
とができ、素子領域のＩＧＢＴを高耐圧化することがで
きる。また、第一基板の裏面を酸化膜で覆うことによ
り、この半導体装置を搭載する放熱板に電圧がかからな
いようにする。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧横型半導体素子
をＳＯＩ誘電体分離技術を用いて絶縁分離する半導体装
置に関する。
をＳＯＩ誘電体分離技術を用いて絶縁分離する半導体装
置に関する。
【０００２】
【従来の技術】近年、ＣＭＯＳロジック回路とドライバ
素子とを同一チップを作り込むモノリミックパワーＩＣ
が増えている。そのようなＩＣでは、ドライバ素子の絶
縁分離には、優れた分離技術であるＳＯＩ誘電体分離技
術が使用されている。図２は、ドライバ素子として横型
ＩＧＢＴを有するパワーＩＣの一部を示し、Ｎ- 基板１
上に酸化膜２を介して貼り合わせられたＮ- 層３は、表
面から酸化膜２に達する溝 (トレンチ) ４を掘り、内面
に熱酸化膜５を形成したのち、多結晶シリコン６で埋め
ることにより複数の素子領域に分離されている。横型Ｉ
ＧＢＴ81は、約500 μｍの幅に分離されたＮ- 層３の表
面層にＰベース領域11とＮバッファ領域12を形成し、Ｐ
ベース領域11の表面層にＮ+ ソース領域13、Ｐ+ 領域14
を、またＮバッファ領域12の表面層にＰ+ ドレイン領域
15をそれぞれ形成する。Ｐベース領域11のソース領域13
とＮ- 層３の露出部にはさまれた部分の表面上に絶縁膜
を介してゲート16を設け、またＮ+ ソース領域13および
Ｐ+ 領域14に共通に接触するソース電極71、Ｐ+ ドレイ
ン領域15に接触するドレイン電極72を設けたものであ
る。ＣＭＯＳロジックのうち図示されているＮチャネル
ＭＯＳＦＥＴ82は、Ｎ-層３の表面部に形成されたＰウ
エル21にＮ+ ソース・ドレイン領域22を形成し、その間
にはさまれた部分の表面上に絶縁膜を介してゲート23を
設け、ソース・ドレイン領域22にそれぞれ接触する電極
73、74を設けたものである。
素子とを同一チップを作り込むモノリミックパワーＩＣ
が増えている。そのようなＩＣでは、ドライバ素子の絶
縁分離には、優れた分離技術であるＳＯＩ誘電体分離技
術が使用されている。図２は、ドライバ素子として横型
ＩＧＢＴを有するパワーＩＣの一部を示し、Ｎ- 基板１
上に酸化膜２を介して貼り合わせられたＮ- 層３は、表
面から酸化膜２に達する溝 (トレンチ) ４を掘り、内面
に熱酸化膜５を形成したのち、多結晶シリコン６で埋め
ることにより複数の素子領域に分離されている。横型Ｉ
ＧＢＴ81は、約500 μｍの幅に分離されたＮ- 層３の表
面層にＰベース領域11とＮバッファ領域12を形成し、Ｐ
ベース領域11の表面層にＮ+ ソース領域13、Ｐ+ 領域14
を、またＮバッファ領域12の表面層にＰ+ ドレイン領域
15をそれぞれ形成する。Ｐベース領域11のソース領域13
とＮ- 層３の露出部にはさまれた部分の表面上に絶縁膜
を介してゲート16を設け、またＮ+ ソース領域13および
Ｐ+ 領域14に共通に接触するソース電極71、Ｐ+ ドレイ
ン領域15に接触するドレイン電極72を設けたものであ
る。ＣＭＯＳロジックのうち図示されているＮチャネル
ＭＯＳＦＥＴ82は、Ｎ-層３の表面部に形成されたＰウ
エル21にＮ+ ソース・ドレイン領域22を形成し、その間
にはさまれた部分の表面上に絶縁膜を介してゲート23を
設け、ソース・ドレイン領域22にそれぞれ接触する電極
73、74を設けたものである。
【０００３】このような誘電体分離半導体装置をさらに
高耐圧にするための方法として、特開平４−336446号公
報により、基板１を図２のように接地しないで、その電
位をその上のＮ- 層３の素子領域内の最低電位より高い
電位に固定することにより、素子領域の空乏層中の電界
分布を変える方法が公知である。図２の横型ＩＧＢＴ素
子に高電圧を印加したとき、耐圧は、ドレイン電極72か
ら、ドリフト領域３、Ｐベース領域11を経てソース電極
71に至る横方向の電界分布と、ドレイン電極72から、ド
リフト領域３、中間絶縁層２を経て半導体基板１に至る
縦方向の電界で決まる。例えばドレイン電圧の１／２を
半導体基板１に印加すれば、ドレイン電極72、半導体基
板１間の電圧は従来の半分になる。すなわち電界強度が
半減する。この場合、新たにソース電極71と基板１との
間にドレイン電圧の１／２の電圧がかかるが、ドレイン
電極72、中間絶縁層２間の距離と、ソース電極71、中間
絶縁層２間の距離とがほぼ同じであれば、電界強度の絶
対値はほぼ同じである。
高耐圧にするための方法として、特開平４−336446号公
報により、基板１を図２のように接地しないで、その電
位をその上のＮ- 層３の素子領域内の最低電位より高い
電位に固定することにより、素子領域の空乏層中の電界
分布を変える方法が公知である。図２の横型ＩＧＢＴ素
子に高電圧を印加したとき、耐圧は、ドレイン電極72か
ら、ドリフト領域３、Ｐベース領域11を経てソース電極
71に至る横方向の電界分布と、ドレイン電極72から、ド
リフト領域３、中間絶縁層２を経て半導体基板１に至る
縦方向の電界で決まる。例えばドレイン電圧の１／２を
半導体基板１に印加すれば、ドレイン電極72、半導体基
板１間の電圧は従来の半分になる。すなわち電界強度が
半減する。この場合、新たにソース電極71と基板１との
間にドレイン電圧の１／２の電圧がかかるが、ドレイン
電極72、中間絶縁層２間の距離と、ソース電極71、中間
絶縁層２間の距離とがほぼ同じであれば、電界強度の絶
対値はほぼ同じである。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記
公開公報で公知の方法を適用して高耐圧化することが容
易な誘電体分離の半導体装置を提供することにある。
公開公報で公知の方法を適用して高耐圧化することが容
易な誘電体分離の半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、一導電形の半導体基板上に酸化膜を介
して積層された半導体層に、表面から前記酸化膜に達す
る絶縁分離溝に囲まれた素子領域を有する半導体装置に
おいて、半導体基板上に、素子領域との間には絶縁分離
溝を有するが、基板とは絶縁されない同一導電形の半導
体層が積層され、その半導体層の表面にオーム性接触す
る電極が設けられたものとする。電極が基板上に絶縁さ
れないで積層された半導体層の表面層の高不純物濃度領
域に接触することが良い。また半導体基板の裏面が絶縁
層で覆われたことが有効である。
めに、本発明は、一導電形の半導体基板上に酸化膜を介
して積層された半導体層に、表面から前記酸化膜に達す
る絶縁分離溝に囲まれた素子領域を有する半導体装置に
おいて、半導体基板上に、素子領域との間には絶縁分離
溝を有するが、基板とは絶縁されない同一導電形の半導
体層が積層され、その半導体層の表面にオーム性接触す
る電極が設けられたものとする。電極が基板上に絶縁さ
れないで積層された半導体層の表面層の高不純物濃度領
域に接触することが良い。また半導体基板の裏面が絶縁
層で覆われたことが有効である。
【０００６】
【作用】半導体基板上に絶縁されないで積層された同一
導電形の半導体層にオーム性接触する電極は、高耐圧化
のために基板に電圧を印加するときに使用できる。ま
た、半導体基板の裏面が絶縁層で覆われていれば、基板
を金属製の放熱板にダイボンディングで固定しても、放
熱板に高電圧がかからないため、この半導体装置の利用
が特定化されることがない。
導電形の半導体層にオーム性接触する電極は、高耐圧化
のために基板に電圧を印加するときに使用できる。ま
た、半導体基板の裏面が絶縁層で覆われていれば、基板
を金属製の放熱板にダイボンディングで固定しても、放
熱板に高電圧がかからないため、この半導体装置の利用
が特定化されることがない。
【０００７】
【実施例】図１は本発明の実施例のパワーＩＣを示し、
図２と共通の部分には同一の符号が付されている。この
ＩＣは次のようにして製造する。まず、Ｎ形高抵抗率の
シリコン基板１の一面に厚さ２μｍの酸化膜を形成した
のち、その一部を除去する。このＮ- 基板１の酸化膜２
の側に厚さ30μｍ、抵抗率20Ωcmの第二のＮ- シリコン
基板３を貼り合わせる。そして、基板３の表面から約３
μｍの幅のトレンチ４を掘り、内面に熱酸化膜５を形成
したのち、多結晶シリコン６を埋めることにより絶縁分
離層を形成する。この絶縁分離層と酸化膜２とによって
囲まれた幅約500 μｍの領域に、図２におけるのと同様
な構造の横型ＩＧＢＴを形成し、隣接領域にＣＭＯＳロ
ジックを形成する。第二のＮ- 基板３のＮ- 基板１の酸
化膜２を除去した部分に貼り合わされた領域には、バッ
ファ領域12と同時にＮ領域31、ソース領域13およびソー
ス・ドレイン領域22と同時にＮ+ 領域32を形成してお
く。Ｎ- 基板１の裏面は、製造プロセス中に付随的に形
成された厚さ１μｍの熱酸化膜とそのあとＣＶＤ法で形
成された酸化膜との複合により生ずる酸化膜９で覆われ
る。この酸化膜９が、基板１と放熱板との絶縁の役をす
る。第二の基板３の表面上には、横型ＩＧＢＴのソース
電極71、ドレイン電極72、ソース・ドレイン電極73、74
と共に、Ｎ+ 領域32にオーム性接触する電極75を設け、
またゲート絶縁膜を介してゲート16、23を設ける。
図２と共通の部分には同一の符号が付されている。この
ＩＣは次のようにして製造する。まず、Ｎ形高抵抗率の
シリコン基板１の一面に厚さ２μｍの酸化膜を形成した
のち、その一部を除去する。このＮ- 基板１の酸化膜２
の側に厚さ30μｍ、抵抗率20Ωcmの第二のＮ- シリコン
基板３を貼り合わせる。そして、基板３の表面から約３
μｍの幅のトレンチ４を掘り、内面に熱酸化膜５を形成
したのち、多結晶シリコン６を埋めることにより絶縁分
離層を形成する。この絶縁分離層と酸化膜２とによって
囲まれた幅約500 μｍの領域に、図２におけるのと同様
な構造の横型ＩＧＢＴを形成し、隣接領域にＣＭＯＳロ
ジックを形成する。第二のＮ- 基板３のＮ- 基板１の酸
化膜２を除去した部分に貼り合わされた領域には、バッ
ファ領域12と同時にＮ領域31、ソース領域13およびソー
ス・ドレイン領域22と同時にＮ+ 領域32を形成してお
く。Ｎ- 基板１の裏面は、製造プロセス中に付随的に形
成された厚さ１μｍの熱酸化膜とそのあとＣＶＤ法で形
成された酸化膜との複合により生ずる酸化膜９で覆われ
る。この酸化膜９が、基板１と放熱板との絶縁の役をす
る。第二の基板３の表面上には、横型ＩＧＢＴのソース
電極71、ドレイン電極72、ソース・ドレイン電極73、74
と共に、Ｎ+ 領域32にオーム性接触する電極75を設け、
またゲート絶縁膜を介してゲート16、23を設ける。
【０００８】このパワーＩＣの基板１の電位を、電極75
を介しての電圧印加により、ドレイン電位と同電位にす
ると、横型ＩＧＢＴ81の耐圧は260 Ｖであった。図２の
場合は、横型ＩＧＢＴ81の耐圧は220 Ｖであり、本発明
により耐圧が向上したことがわかる。
を介しての電圧印加により、ドレイン電位と同電位にす
ると、横型ＩＧＢＴ81の耐圧は260 Ｖであった。図２の
場合は、横型ＩＧＢＴ81の耐圧は220 Ｖであり、本発明
により耐圧が向上したことがわかる。
【０００９】
【発明の効果】本発明は、完全誘電体分離構造の素子領
域のほかに、基板と絶縁されない領域を設け、その表面
上の電極から素子領域と絶縁された基板に適宜電位を与
えることができるようにすることにより、素子領域中の
素子の耐圧を向上させることができた。また、基板の裏
面を絶縁層で覆うことにより、基板にそのような電位を
与えたときに、半導体装置を支持する放熱板に電圧が印
加されないようにすることができた。これらにより、よ
り高耐圧のパワー素子を含むパワーＩＣである半導体装
置を得ることが可能になった。
域のほかに、基板と絶縁されない領域を設け、その表面
上の電極から素子領域と絶縁された基板に適宜電位を与
えることができるようにすることにより、素子領域中の
素子の耐圧を向上させることができた。また、基板の裏
面を絶縁層で覆うことにより、基板にそのような電位を
与えたときに、半導体装置を支持する放熱板に電圧が印
加されないようにすることができた。これらにより、よ
り高耐圧のパワー素子を含むパワーＩＣである半導体装
置を得ることが可能になった。
【図１】本発明の一実施例のパワーＩＣの断面図
【図２】従来のパワーＩＣの断面図
１、３ Ｎ- シリコン基板 ２、５、９ 酸化膜 ４ トレンチ 71、72、73、74、75 電極 81 横型ＩＧＢＴ 82 ＣＭＯＳロジックＮチャネルＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｂ Ｆ // Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３２１ Ｊ
Claims (3)
- 【請求項１】第一導電形の半導体基板上に酸化膜を介し
て積層された半導体層に、表面から前記酸化膜に達する
絶縁分離層に囲まれた素子領域を有するものにおいて、
半導体基板上に、素子領域との間には絶縁分離溝を有す
るが、基板とは絶縁されない同一導電形の半導体層が積
層され、その半導体層の表面にオーム性接触する電極が
設けられたことを特徴とする半導体装置。 - 【請求項２】電極が基板上に絶縁されないで積層された
半導体層の表面層の高不純物濃度領域に接触する請求項
１記載の半導体装置。 - 【請求項３】半導体基板の裏面が絶縁層で覆われた請求
項１あるいは２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31763093A JPH07176692A (ja) | 1993-12-17 | 1993-12-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31763093A JPH07176692A (ja) | 1993-12-17 | 1993-12-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176692A true JPH07176692A (ja) | 1995-07-14 |
Family
ID=18090308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31763093A Pending JPH07176692A (ja) | 1993-12-17 | 1993-12-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176692A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003028108A1 (fr) * | 2001-09-19 | 2003-04-03 | Kabushiki Kaisha Toshiba | Semi-conducteur et procede de fabrication |
| KR100382538B1 (ko) * | 1996-12-20 | 2003-07-18 | 주식회사 하이닉스반도체 | 씨모스소자의 재조방법 |
| US6642599B1 (en) | 1995-08-22 | 2003-11-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
-
1993
- 1993-12-17 JP JP31763093A patent/JPH07176692A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642599B1 (en) | 1995-08-22 | 2003-11-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| KR100382538B1 (ko) * | 1996-12-20 | 2003-07-18 | 주식회사 하이닉스반도체 | 씨모스소자의 재조방법 |
| WO2003028108A1 (fr) * | 2001-09-19 | 2003-04-03 | Kabushiki Kaisha Toshiba | Semi-conducteur et procede de fabrication |
| US7224022B2 (en) | 2001-09-19 | 2007-05-29 | Kabushiki Kaisha Toshiba | Vertical type semiconductor device and method of manufacturing the same |
| CN1331238C (zh) * | 2001-09-19 | 2007-08-08 | 株式会社东芝 | 半导体装置及其制造方法 |
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