JP2003031804A - 半導体装置 - Google Patents
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Abstract
工数を大幅に増大させることなく製造可能な構成で、2
00V以上の耐圧を得ること。モールド樹脂中のイオン
の影響をできるだけ抑制すること。 【解決手段】 横型高耐圧MOSFETにおいて、半導
体基板1にトレンチ2を、そのトレンチ2の側面が基板
表面に対して30°〜90°の角度をなすように形成す
る。このトレンチ2の側面および底面を囲むようにオフ
セットドレイン領域3を形成し、トレンチ2の内部を絶
縁物4で充填する。ゲート電極10をトレンチ2の上部
まで伸長してフィールドプレートとしての機能を持たせ
るとともに、ソース電極12およびドレイン電極13を
トレンチ2の上方にまで伸長して形成し、これらにもフ
ィールドプレートとしての機能を持たせる。
Description
し、特にパワーICに用いられる高耐圧MOSFETを
構成する半導体装置に関する。
トレンチ内部にゲート電極を埋め込み、トレンチ側面に
チャネルを形成するようにした、いわゆるトレンチMO
SFETが開発されている。このトレンチMOSFET
には、セルピッチを縮小するとともに、単位面積あたり
のオン抵抗を低減することができるという利点がある。
しかし、パワーICに搭載される横型MOSFETにお
いては、トレンチMOSFETに関していくつかの提案
や報告はなされているが、未だ実用化に至っていない。
ンとの間にトレンチを形成し、そのトレンチ内にゲート
を設けたトップ・ドレイン・トレンチ形RESURF
DMOSトランジスタがある(特開平6−97450
号)。この提案と同様に、トレンチ内をゲートポリシリ
コンで埋めたトレンチゲート構造に関する報告もある
(ISPSD2000、第47頁〜第50頁)。また、
別の提案として、基板にドレインとソースとトレンチを
形成し、ソースとトレンチとの間の、チャネルを形成す
る空間上の表面にゲートを形成した横方向電力用トラン
ジスタがある(特開平7−74352号)。
内に表面からトレンチを形成し、そのトレンチ内を絶縁
物または半絶縁物を充填し、ゲート電極をトレンチの上
まで伸長した構造のトランジスタについて先に提案して
いる(特開平8−97411号)。さらに、ゲート電極
の端部がトレンチ上にあるトランジスタに関する報告も
なされている(ISPSD’99、第73頁〜第76
頁)。
6−97450号に開示されたトランジスタでは、その
製造にあたって、トレンチ内面に生成した酸化膜に対し
て選択酸化をおこない、厚さの不均一な酸化物層を生成
した後、薄い方の酸化物層を湿式エッチングしてゲート
酸化膜を形成し、その後にトレンチ内をゲートポリシリ
コンで埋める必要があるため、製造プロセスが複雑であ
り、工数が大幅に増大するという問題点がある。また、
ISPSD2000において報告されたトレンチゲート
構造のトランジスタは、耐圧が20V以下と低く、そこ
で律速されるチャネル抵抗を低減することを目的として
おり、また同報告のFig.1に示されている平面図か
らも明らかなように、ソース電極およびドレイン電極に
よるフィールドプレート効果がないため、数百ボルトの
耐圧クラスを有するトランジスタには不適である。
たトランジスタでは、同公報の図2に示されている構造
からも明らかなように、ソース電極およびドレイン電極
によるフィールドプレート効果がないため、耐圧が20
0V以上のトランジスタには不適である。また、特開平
8−97411号に開示されたトランジスタでは、トレ
ンチ上へのゲート電極の張り出しによるフィールドプレ
ート効果については期待されるが、同公報の図1に示さ
れている構造からも明らかなように、ソース電極および
ドレイン電極によるフィールドプレート効果がないた
め、耐圧が200V以上のトランジスタには不適であ
る。ISPSD’99において報告されたトランジスタ
も、ソース電極およびドレイン電極によるフィールドプ
レート効果がないため、耐圧が200V以上のトランジ
スタには不適である。
デバイスでは、その表面不純物濃度が薄くなるため、モ
ールド樹脂中のイオンの影響を受けやすい。この影響に
よって、高温高湿印加試験などの信頼性試験においてデ
バイス特性の劣化が引き起こされるおそれがある。本発
明は、上記問題点に鑑みてなされたものであって、20
0V以上の耐圧を有する横型高耐圧トレンチMOSFE
Tを構成し、かつ工数を大幅に増大させることなく製造
可能な構造の半導体装置を提供することを目的とする。
また、本発明の他の目的は、700Vの耐圧クラスを有
する横型高耐圧トレンチMOSFETよりなるデバイス
において、モールド樹脂中のイオンの影響をできるだけ
抑制することができる構造の半導体装置を提供すること
を目的とする。
め、本発明にかかる半導体装置は、横型高耐圧MOSF
ETにおいて、Si基板にトレンチを、そのトレンチの
側面が基板表面に対して30°〜90°の角度をなすよ
うに形成し、このトレンチの側面および底面を囲むよう
にオフセットドレイン領域を形成し、またトレンチ内部
を絶縁物で充填し、ゲート電極をトレンチ上部まで伸長
し、さらにこのトレンチ上方にソース電極およびドレイ
ン電極をフィールドプレートとして形成したものであ
る。
イン電極がフィールドプレートとしての機能を有するた
め、バルク内部の電界が緩和され、高耐圧化が実現され
る。また、このフィールドプレートの効果により、オフ
セットドレイン領域を高濃度化することができるため、
耐圧と単位面積あたりのオン抵抗のトレードオフが改善
される。さらに、トレンチ上方におけるソース電極とド
レイン電極との間の距離が狭まるので、モールド樹脂中
のイオンの影響を遮断することができる。
高耐圧MOSFETにおいて、Si基板にトレンチを形
成し、このトレンチの側面および底面を囲むようにオフ
セットドレイン領域を形成し、またトレンチ内部を絶縁
物で充填するとともに、その絶縁物内にフィールドプレ
ートとなる導電体を形成したものである。この発明によ
れば、トレンチ内部に絶縁物を介してフィールドプレー
トとなる導電体が設けられているため、オフ耐圧が向上
する。また、フィールドプレートがあることによって、
オフセットドレイン領域を高濃度化することができるた
め、耐圧と単位面積あたりのオン抵抗のトレードオフが
改善される。
いて図面を参照しつつ詳細に説明する。なお、各図にお
いては付記した寸法を厳密に反映しているわけではな
い。以下の各実施の形態においては、P型を第1導電型
とし、N型を第2導電型として説明するが、本発明はそ
の逆でも成り立つのは勿論である。 実施の形態1.図1は、本発明の実施の形態1にかかる
半導体装置の要部を示す縦断面図である。この半導体装
置は、P型の半導体基板1、トレンチ2、ドレインドリ
フト領域となるN-オフセットドレイン領域3、トレン
チ2内を埋める絶縁物4、Pウェル領域5、Pベース領
域6、N+ソース領域7、N+ドレイン領域8、酸化物よ
りなるゲート絶縁膜9、ポリシリコンよりなるゲート電
極10、層間絶縁膜11、ソース電極12、ドレイン電
極13、パッシベーション膜14、およびモールド樹脂
15を備えており、横型トレンチMOSFETを構成す
る。
おいて、その表面から形成されており、絶縁物4で充填
されている。N-オフセットドレイン領域3はトレンチ
2の側面および底面を囲むように形成されている。Pウ
ェル領域5は、半導体基板1の、トレンチ2に対してソ
ース側の表面部分において、N-オフセットドレイン領
域3の外側に隣接して形成されている。Pベース領域6
はPウェル領域5の表面部分に形成されている。N+ソ
ース領域7は、Pベース領域6の表面部分において、N
-オフセットドレイン領域3から離れて形成されてい
る。N+ドレイン領域8は、N-オフセットドレイン領域
3の、トレンチ2に対してドレイン側(ソース側の反対
側)の表面部分に形成されている。
オフセットドレイン領域3のソース側部分に至る表面上
に形成されている。ゲート電極10はゲート絶縁膜9上
に、基板表面に対して平行に形成されており、さらにト
レンチ2の上まで伸長されている。層間絶縁膜11はゲ
ート電極10およびトレンチ2の上部を覆っている。ソ
ース電極12はPベース領域6およびN+ソース領域7
に電気的に接続しており、層間絶縁膜11の表面に沿っ
てトレンチ2の上まで、基板表面に対して平行に伸長さ
れている。ドレイン電極13はN+ドレイン領域8に電
気的に接続しており、層間絶縁膜11の表面に沿ってト
レンチ2の上まで、基板表面に対して平行に伸長されて
いる。ソース電極12とドレイン電極13とは当然のこ
とながら離れており、絶縁されている。パッシベーショ
ン膜14は半導体装置全体を被覆している。モールド樹
脂15は、上述した構成の半導体装置を気密封止する。
抗を100Ωcm程度とし、トレンチ2の幅および深さ
をともに20μmとし、トレンチ2の側面と基板表面と
がなす角を90°とする。また、N-オフセットドレイ
ン領域3の表面濃度を5×1015〜5×1016cm-3と
し、N-オフセットドレイン領域3の深さを6μm程度
とする。また、ゲート電極10、ソース電極12および
ドレイン電極13の、トレンチ2上への張り出し量をそ
れぞれ5μm、10μmおよび5μmとする。このよう
に構成されたゲート電極10、ソース電極12およびド
レイン電極13はいずれもフィールドプレートとしての
機能を有する。この半導体装置の耐圧は800V程度と
なる。
セットドレイン領域3の、ソース側のトレンチ側面付近
において、ゲート電極10の伸長によるフィールドプレ
ート効果とともに、Pベース領域6およびPウェル領域
5によるN-オフセットドレイン領域3の空乏化が促進
されるので、そこでの電界集中が緩和される。また、上
述した寸法関係の場合、デバイスピッチは40μm程度
となる。したがって、デバイスピッチの縮小と、フィー
ルドプレートによるN-オフセットドレイン領域3の高
濃度化により、単位面積あたりのオン抵抗が従来の1/
2程度に改善される。
造方法について説明する。比抵抗が100ΩcmのP型
半導体基板1の表面部分に、図示しないロジック部のP
ウェルと共通のディメンションを有するPウェル領域5
を形成する。このPウェル領域5の表面部分にフォトエ
ッチング技術により、幅20μmで深さ20μmのトレ
ンチ2を形成し、N型のドープドポリシリコンを堆積さ
せた後、熱処理をしてドープドポリシリコン中のN型の
不純物をトレンチ2の内面から拡散させ、トレンチ2の
側面および底面に均等に表面濃度が5×1015〜5×1
016cm-3で、拡散深さ(xj)が6μm程度のN-オ
フセットドレイン領域3を形成する。つづいて、ポリシ
リコンをエッチング除去し、トレンチ2に絶縁物4とな
る酸化膜を堆積する。
にポリシリコンを堆積しフォトエッチング技術によりゲ
ート電極10を形成する。このゲート電極10のドレイ
ン側の端はトレンチ2上に5μm張り出して形成され
る。ゲート電極10のもう一方の端部(ソース側の端
部)によるセルフアラインで、Pウェル領域5の表面部
分にPベース領域6、N+ソース領域7を形成する。P
ベース領域6が、N+ソース領域7の底部及び側面を囲
む。N+ソース領域7と同時、または別々にトレンチ2
の反対側のN-オフセットドレイン領域3の表面部分に
N+ドレイン領域8を形成する。層間絶縁膜11を堆積
した後、ソース電極12をトレンチ2上に10μm張り
出して形成し、またドレイン電極13をトレンチ2上に
5μm張り出して形成する。最後に、プラズマ窒化膜よ
りなるパッシベーション膜14を被着し、モールド樹脂
中に封入する。従来の横型DMOSFETの製造工程
に、トレンチ2の形成工程およびトレンチ2を埋める絶
縁物4の充填工程が増えるだけで、特に困難な工程はな
い。
極10、ソース電極12およびドレイン電極13がフィ
ールドプレートとしての機能を有するため、バルク内部
の電界が緩和され、800Vの高耐圧を有する半導体装
置が得られる。また、実施の形態1によれば、フィール
ドプレートの効果により、オフセットドレイン領域3を
高濃度化することができるので、耐圧と単位面積あたり
のオン抵抗のトレードオフを改善することができる。ま
た、実施の形態1によれば、工数を大幅に増大させるこ
となく、800Vの高耐圧を有する半導体装置を得るこ
とができる。また、実施の形態1によれば、トレンチ2
上でのソース電極12とドレイン電極13との間の距離
が5μmに狭まるので、モールド樹脂15中のイオンが
N-オフセットドレイン領域3に与える影響を遮断する
ことができる。 実施の形態2.図2は、本発明の実施の形態2にかかる
半導体装置の要部を示す縦断面図である。実施の形態2
は、実施の形態1のトレンチ2の代わりに、トレンチ1
02を、その側面と基板表面とがおおよそ75°の角度
をなすように形成したものである。特に限定しないが、
一例として数値を挙げれば、たとえばトレンチ102
の、基板表面における幅は20μmであり、深さは20
μmである。トレンチ102の幅は底面に向かって徐々
に狭くなる。また、半導体基板1の比抵抗を100Ωc
m程度とし、N-オフセットドレイン領域3を深さ6μ
m程度とし、その表面濃度を5×1015〜5×1016c
m-3とする。また、ゲート電極10、ソース電極12お
よびドレイン電極13の、トレンチ102上への張り出
し量をそれぞれ5μm、10μmおよび5μmとして、
これらの電極をフィールドプレートとして機能させる。
の半導体装置の耐圧は700V程度となる。また、デバ
イスピッチは40μm程度となり、デバイスピッチの縮
小と、フィールドプレートによるN-オフセットドレイ
ン領域3の高濃度化により、単位面積あたりのオン抵抗
が従来の1/2程度になる。実施の形態2のその他の構
成は実施の形態1と同じであるので、実施の形態1と同
じ構成については同一の符号を付して説明を省略する。
態1と同様に、ゲート電極10、ソース電極12および
ドレイン電極13がフィールドプレートとしての機能を
有するため、バルク内部の電界が緩和され、700Vの
高耐圧を有する半導体装置が得られる。また、実施の形
態2によれば、フィールドプレートの効果により、オフ
セットドレイン領域3を高濃度化することができるの
で、耐圧と単位面積あたりのオン抵抗のトレードオフを
改善することができる。また、実施の形態2によれば、
実施の形態1と同様のプロセスにより製造できるため、
工数を大幅に増大させることなく、700Vの高耐圧を
有する半導体装置を得ることができる。また、実施の形
態2によれば、トレンチ102上でのソース電極12と
ドレイン電極13との間の距離が5μmに狭まるので、
モールド樹脂15中のイオンがN-オフセットドレイン
領域3に与える影響を遮断することができる。 実施の形態3.図3は、本発明の実施の形態3にかかる
半導体装置の要部を示す縦断面図である。実施の形態3
は、実施の形態1のトレンチ2の代わりに、トレンチ2
02を、その側面と基板表面とがおおよそ60°の角度
をなすように形成したものである。特に限定しないが、
一例として数値を挙げれば、たとえばトレンチ202
の、基板表面における幅は20μmであり、深さは20
μmである。トレンチ202の幅は底に向かって徐々に
狭くなり、底面となる部分はまったくないか、またはほ
とんどない。また、半導体基板1の比抵抗を100Ωc
m程度とし、N-オフセットドレイン領域3を深さ6μ
m程度とし、その表面濃度を5×1015〜5×1016c
m-3とする。
よびドレイン電極13の、トレンチ202上への張り出
し量をそれぞれ5μm、10μmおよび5μmとして、
これらの電極をフィールドプレートとして機能させる。
このような寸法関係の場合、実施の形態3の半導体装置
の耐圧は600V程度となる。ここで、耐圧が実施の形
態1および実施の形態2よりも低いのは、N-オフセッ
トドレイン領域3の長さがそれらよりも短いからであ
る。また、デバイスピッチは40μm程度となり、デバ
イスピッチの縮小と、フィールドプレートによるN-オ
フセットドレイン領域3の高濃度化により、単位面積あ
たりのオン抵抗が従来の1/2程度になる。実施の形態
3のその他の構成は実施の形態1と同じであるので、実
施の形態1と同じ構成については同一の符号を付して説
明を省略する。
態1と同様に、ゲート電極10、ソース電極12および
ドレイン電極13がフィールドプレートとしての機能を
有するため、バルク内部の電界が緩和され、600Vの
高耐圧を有する半導体装置が得られる。また、実施の形
態3によれば、フィールドプレートの効果により、オフ
セットドレイン領域3を高濃度化することができるの
で、耐圧と単位面積あたりのオン抵抗のトレードオフを
改善することができる。また、実施の形態3によれば、
実施の形態1と同様のプロセスにより製造できるため、
工数を大幅に増大させることなく、600Vの高耐圧を
有する半導体装置を得ることができる。また、実施の形
態3によれば、トレンチ202上でのソース電極12と
ドレイン電極13との間の距離が5μmに狭まるので、
モールド樹脂15中のイオンがN-オフセットドレイン
領域3に与える影響を遮断することができる。 実施の形態4.図4は、本発明の実施の形態4にかかる
半導体装置の要部を示す縦断面図である。実施の形態4
は、実施の形態1のPウェル領域5をなくし、その代わ
りに半導体基板1上に均一なPエピタキシャル成長層1
05を設け、そのPエピタキシャル成長層105中にト
レンチ2およびN-オフセットドレイン領域3を形成し
たものである。一例として数値を挙げれば、Pエピタキ
シャル成長層105の濃度は2×1014〜2×1015c
m-3程度である。トレンチ2の側面と基板表面とのなす
角は90°であってもよい。
び深さは20μmであってもよい。あるいは、トレンチ
2の側面と基板表面とのなす角は、実施の形態2のよう
におおよそ75°でもよいし、実施の形態3のようにお
およそ60°でもよい。また、ゲート電極10、ソース
電極12およびドレイン電極13の、トレンチ2上への
張り出し量は、特に限定しないが、たとえばそれぞれ5
μm、10μmおよび5μmであってもよい。実施の形
態4のその他の構成は実施の形態1と同じであるので、
実施の形態1と同じ構成については同一の符号を付して
説明を省略する。
態1と同様の効果に加えて、N-オフセットドレイン領
域3の、ソース側のトレンチ側面付近での空乏化がより
一層促進され、さらにN-オフセットドレイン領域3の
高濃度化が可能となる。したがって、耐圧を保ったま
ま、単位面積あたりのオン抵抗をより一層低減すること
ができる。 実施の形態5.図5は、本発明の実施の形態5にかかる
半導体装置の要部を示す縦断面図である。実施の形態5
は、実施の形態1のPウェル領域5の代わりに、Pウェ
ル領域205を、N-オフセットドレイン領域3を囲む
ように形成したものである。一例として数値を挙げれ
ば、トレンチ2の側面と基板表面とのなす角は90°で
あってもよい。この場合、たとえば、トレンチ2の幅お
よび深さは20μmであってもよい。あるいは、トレン
チ2の側面と基板表面とのなす角は、実施の形態2のよ
うにおおよそ75°でもよいし、実施の形態3のように
おおよそ60°でもよい。また、ゲート電極10、ソー
ス電極12およびドレイン電極13の、トレンチ2上へ
の張り出し量は、特に限定しないが、たとえばそれぞれ
5μm、10μmおよび5μmであってもよい。実施の
形態5のその他の構成は実施の形態1と同じであるの
で、実施の形態1と同じ構成については同一の符号を付
して説明を省略する。
態1と同様の効果に加えて、N-オフセットドレイン領
域3の全体において空乏化が促進され、さらにN-オフ
セットドレイン領域3の高濃度化が可能となる。したが
って、耐圧を保ったまま、単位面積あたりのオン抵抗を
より一層低減することができる。 実施の形態6.図6は、本発明の実施の形態6にかかる
半導体装置の要部を示す縦断面図である。実施の形態6
は、トレンチ2のドレイン側の側面と、これと隣り合う
別のトレンチ2のドレイン側の側面との間にはN-オフ
セットドレイン領域3のみが存在する構成としたもので
ある。これに対して、実施の形態1では、トレンチ2の
ドレイン側の側面と、これと隣り合う別のトレンチ2の
ドレイン側の側面との間にはN-オフセットドレイン領
域3の他に、半導体基板1が存在する。実施の形態6に
おいて一例として数値を挙げれば、トレンチ2の側面と
基板表面とのなす角は90°であってもよい。
び深さは20μmであってもよい。あるいは、トレンチ
2の側面と基板表面とのなす角は、実施の形態2のよう
におおよそ75°でもよいし、実施の形態3のようにお
およそ60°でもよい。また、ゲート電極10、ソース
電極12およびドレイン電極13の、トレンチ2上への
張り出し量は、特に限定しないが、たとえばそれぞれ5
μm、10μmおよび5μmであってもよい。実施の形
態6のその他の構成は実施の形態1と同じであるので、
実施の形態1と同じ構成については同一の符号を付して
説明を省略する。
態1と同様の効果に加えて、N+ドレイン領域8の幅が
小さくなるので、デバイスピッチをさらに縮小すること
ができる。したがって、耐圧を保ったまま、単位面積あ
たりのオン抵抗をより一層低減することができる。 実施の形態7.図7は、本発明の実施の形態7にかかる
半導体装置の要部を示す縦断面図である。実施の形態7
は、実施の形態6と同様にトレンチ2のドレイン側の側
面と、これと隣り合う別のトレンチ2のドレイン側の側
面との間をN-オフセットドレイン領域3のみで構成す
るとともに、N-オフセットドレイン領域3の、トレン
チ2内の絶縁物4と接する表面部分にP-電界緩和層1
6を形成したものである。一例として数値を挙げれば、
P-電界緩和層16の表面濃度は1×1016〜1×10
17cm-3程度である。トレンチ2の側面と基板表面との
なす角は90°であってもよい。
び深さは20μmであってもよい。あるいは、トレンチ
2の側面と基板表面とのなす角は、実施の形態2のよう
におおよそ75°でもよいし、実施の形態3のようにお
およそ60°でもよい。また、ゲート電極10、ソース
電極12およびドレイン電極13の、トレンチ2上への
張り出し量は、特に限定しないが、たとえばそれぞれ5
μm、10μmおよび5μmであってもよい。実施の形
態7のその他の構成は実施の形態1と同じであるので、
実施の形態1と同じ構成については同一の符号を付して
説明を省略する。
態1と同様の効果に加えて、つぎの効果も得られる。す
なわち、図7にA−Aで示すトレンチ2のソース側にお
ける不純物濃度のプロファイルは、図8に示すようにP
-/N-/P-/N-/P-の5層構造となる。また、図7
にB−Bで示すトレンチ2のドレイン側における不純物
濃度のプロファイルは、図9に示すようにP-/N-/P
-の3層構造となる。したがって、RESURF効果に
より互いに空乏層を伸ばしあうため、耐圧を維持しなが
ら、それぞれの拡散層を高濃度化することができるの
で、N-オフセットドレイン領域3の濃度をより一層高
濃度化することができる。それによって、単位面積あた
りのオン抵抗をより一層低減させることができる。な
お、同様の効果は他の実施の形態においても得られる。
たとえば、実施の形態1では、不純物濃度のプロファイ
ルはソース側およびドレイン側の両方ともN-/P-/N
-の3層構造となる。 実施の形態8.図10は、本発明の実施の形態8にかか
る半導体装置の要部を示す縦断面図である。この半導体
装置は、P型の半導体基板1、トレンチ2、ドレインド
リフト領域となるN-オフセットドレイン領域3、トレ
ンチ2内を埋める絶縁物4、Pウェル領域5、Pベース
領域6、N+ソース領域7、N+ドレイン領域8、酸化物
よりなるゲート絶縁膜9、ポリシリコンよりなるゲート
電極10、層間絶縁膜11、ソース電極12、ドレイン
電極13、パッシベーション膜14、モールド樹脂1
5、およびフィールドプレートとなる導電体21を備え
ており、横型トレンチMOSFETを構成する。
されたトレンチ2が形成され、そのトレンチ2の周囲を
囲むようにN-オフセットドレイン領域3が設けられて
いる。また、トレンチ2のソース側にPウェル領域5、
Pベース領域6およびN+ソース領域7があり、一方、
トレンチ2のドレイン側にN+ドレイン領域8がある。
また、ゲート絶縁膜9上のゲート電極10はトレンチ2
の上まで伸長しており、同様に、ソース電極12および
ドレイン電極13も層間絶縁膜11上でトレンチ2の上
まで伸長している。そして、その上をパッシベーション
膜14が被覆し、モールド樹脂15が保護している構成
は、図1に示す実施の形態1と同じである。導電体21
は、トレンチ2内を埋める絶縁物4の中で、トレンチ2
の側面および底面から離れて、すなわちN-オフセット
ドレイン領域3から離れて設けられている。この導電体
21は、層間絶縁膜11を貫通するコンタクト部22を
介して、たとえばソース電極12に電気的に接続されて
いる。
抗を100Ωcm程度とし、トレンチ2の幅および深さ
をともに20μmとし、トレンチ2の側面と基板表面と
がなす角を90°とする。また、導電体21をたとえば
ポリシリコンで作製し、トレンチ2の、ソース側の側面
およびドレイン側の側面からそれぞれ4μm程度および
15μm程度離すとともに、トレンチ2の底面から10
μm程度離す。また、N-オフセットドレイン領域3の
表面濃度を5×1015〜5×1016cm-3とし、N-オ
フセットドレイン領域3の深さを6μm程度とする。ま
た、ゲート電極10、ソース電極12およびドレイン電
極13の、トレンチ2上への張り出し量をそれぞれ2μ
m程度、10μmおよび5μmとする。この半導体装置
の耐圧は700V程度となる。
1のフィールドプレート効果により、N-オフセットド
レイン領域3の、ソース側のトレンチ側面付近が空乏化
されるので、そこでの電界集中が緩和される。また、上
述した寸法関係の場合、デバイスピッチは40μm程度
となる。したがって、デバイスピッチの縮小と、フィー
ルドプレートによるN-オフセットドレイン領域3の高
濃度化により、単位面積あたりのオン抵抗が従来の1/
2程度に改善される。
緩和されることから、例えば図17に示すようにゲート
電極10’をトレンチ2の上に伸長しない配置とするこ
ともできる。つぎに、図10に示す構成の半導体装置の
製造方法について説明する。半導体基板1の表面部分
に、Pウェル領域5およびトレンチ2を形成し、トレン
チ2内に堆積させたドープドポリシリコンからの不純物
拡散によりN-オフセットドレイン領域3を形成した
後、トレンチ2内のポリシリコンを除去し、トレンチ2
内を絶縁物4で埋める工程までは上述した実施の形態1
と同じである。トレンチ2内を絶縁物4で埋めた後、そ
の絶縁物4の表面部分にフォトエッチング技術により、
幅おおよそ1μmで深さおおよそ10μmのトレンチを
形成し、そのトレンチ内にポリシリコンを充填して導電
体21とする。
にポリシリコンを堆積しフォトエッチング技術によりゲ
ート電極10を形成する。ゲート電極10のソース側の
端部によるセルフアラインで、Pウェル領域5の表面部
分にPベース領域6、N+ソース領域7を形成する。N+
ソース領域7と同時、または別々にトレンチ2の反対側
のN-オフセットドレイン領域3の表面部分にN+ドレイ
ン領域8を形成する。層間絶縁膜11を堆積し、その層
間絶縁膜11にコンタクトホールを開口させた後、ソー
ス電極12をトレンチ2上に10μm張り出して形成す
る。ソース電極12を形成するための金属層の積層時に
コンタクトホール内に堆積した金属によりコンタクト部
22ができ、ソース電極12と導電体21とが電気的に
接続される。
5μm張り出して形成する。最後に、プラズマ窒化膜よ
りなるパッシベーション膜14を被着し、それをモール
ド樹脂中に封入する。従来の横型DMOSFETの製造
工程に、トレンチ2の形成工程、トレンチ2を埋める絶
縁物4の充填工程、絶縁物4にトレンチを形成する工
程、およびそのトレンチを導電体で埋める工程が増える
だけで、特に困難な工程はない。
ドプレートとなる導電体21が設けられているため、バ
ルク内部の電界が緩和され、700Vの高耐圧を有する
半導体装置が得られる。また、実施の形態8によれば、
フィールドプレートの効果により、オフセットドレイン
領域3を高濃度化することができるので、耐圧と単位面
積あたりのオン抵抗のトレードオフを改善することがで
きる。また、実施の形態8によれば、工数を大幅に増大
させることなく、700Vの高耐圧を有する半導体装置
を得ることができる。また、実施の形態8によれば、ト
レンチ2上でのソース電極12とドレイン電極13との
間の距離が5μmに狭まるので、モールド樹脂15中の
イオンがN-オフセットドレイン領域3に与える影響を
遮断することができる。
の比抵抗を100Ωcm程度とし、トレンチ2の幅およ
び深さをそれぞれ10μmおよび25μmとし、トレン
チ2の側面と基板表面とがなす角を90°とし、導電体
21を、トレンチ2の、ソース側の側面、ドレイン側の
側面および底面からそれぞれ2μm、7μmおよび15
μm離す。また、N-オフセットドレイン領域3の表面
濃度を5×1015〜5×1016cm-3とし、N-オフセ
ットドレイン領域3の深さを6μm程度とする。また、
ゲート電極10、ソース電極12およびドレイン電極1
3の、トレンチ2上への張り出し量をそれぞれ1μm、
5μmおよび4μmとする。この場合の半導体装置の耐
圧は700V程度である。したがって、このような寸法
にすることによって、耐圧700Vを保持しつつ、デバ
イスピッチが30μm程度となるため、単位面積あたり
のオン抵抗が従来の1/3程度に改善される。 実施の形態9.図12は、本発明の実施の形態9にかか
る半導体装置の要部を示す縦断面図である。実施の形態
9は、トレンチ2のドレイン側の側面と、これと隣り合
う別のトレンチ2のドレイン側の側面との間にはN-オ
フセットドレイン領域3のみが存在する構成としたもの
である。これに対して、実施の形態8では、トレンチ2
のドレイン側の側面と、これと隣り合う別のトレンチ2
のドレイン側の側面との間にはN-オフセットドレイン
領域3の他に、半導体基板1が存在する。
げれば、トレンチ2の幅および深さはそれぞれ10μm
および25μmであり、トレンチ2の側面と基板表面と
のなす角は90°であり、導電体21は、トレンチ2
の、ソース側の側面、ドレイン側の側面および底面から
それぞれ2μm、7μmおよび10μm離れている。ま
た、ゲート電極10、ソース電極12およびドレイン電
極13の、トレンチ2上への張り出し量はそれぞれ1μ
m、5μmおよび4μmである。実施の形態9のその他
の構成は実施の形態8と同じであるので、実施の形態8
と同じ構成については同一の符号を付して説明を省略す
る。
態8と同様の効果に加えて、つぎのような効果が得られ
る。すなわち、図12に示すように、複数個のデバイス
がソースからドレインのデバイスピッチの対称形をなす
ように形成された場合に、N -オフセットドレイン領域
3の、N+ドレイン領域8の下側部分は隣り合う2個の
トレンチ2,2によって挟まれた構成となり、かつフィ
ールドプレートとなる導電体21がソース電極12に電
気的に接続されているため、N-オフセットドレイン領
域3の、N+ドレイン領域8の下側部分は両側から空乏
化されることになる。したがって、N-オフセットドレ
イン領域3の、N+ドレイン領域8の下側部分をより高
濃度化することができるので、オン抵抗をさらに低減す
ることができる。ソース側についても同様に、空乏層を
広げる方向であるため、N-オフセットドレイン領域3
のソース側部分をより高濃度化することができる。 実施の形態10.図13は、本発明の実施の形態10に
かかる半導体装置の要部を示す縦断面図である。実施の
形態10は、実施の形態8のフィールドプレートとなる
導電体21の代わりに、フィールドプレートとして下端
が狭くなるように側面が傾斜した形状の導電体121を
設けたものである。一例として数値を挙げれば、トレン
チ2の幅および深さはともに20μmであり、トレンチ
2の側面と基板表面とのなす角は90°である。また、
導電体121は、その上端において、トレンチ2の、ソ
ース側の側面およびドレイン側の側面からそれぞれ2μ
mおよび13μm離れており、かつその下端において、
トレンチ2の、ソース側の側面から4μm離れている。
さらに、導電体121はトレンチ2の底面から10μm
離れている。また、ゲート電極10、ソース電極12お
よびドレイン電極13の、トレンチ2上への張り出し量
はそれぞれ2μm、10μmおよび5μmである。実施
の形態10のその他の構成は実施の形態8と同じである
ので、実施の形態8と同じ構成については同一の符号を
付して説明を省略する。
形態8と同様の効果に加えて、フィールドプレートとな
る導電体121が、その下端に向かって狭くなる形状を
なしていることによって、N-オフセットドレイン領域
3のソース側端部の電界を緩和することができるという
効果が得られる。 実施の形態11.図14は、本発明の実施の形態11に
かかる半導体装置の要部を示す縦断面図である。実施の
形態11は、実施の形態8の半導体装置において、トレ
ンチ2を埋める絶縁物4内に第2のフィールドプレート
となる導電体31をさらに設け、この導電体31をコン
タクト部32を介してドレイン電極13に電気的に接続
したものである。一例として数値を挙げれば、トレンチ
2の幅および深さはともに20μmであり、トレンチ2
の側面と基板表面とのなす角は90°である。また、ソ
ース電極12に電気的に接続された導電体21は、トレ
ンチ2の、ソース側の側面および底面からそれぞれ4μ
mおよび10μm離れている。
1は、トレンチ2の、ドレイン側の側面および底面から
それぞれ4μmおよび10μm離れている。そして、導
電体21ともう一方の導電体31との間の距離は10μ
mである。また、ゲート電極10、ソース電極12およ
びドレイン電極13の、トレンチ2上への張り出し量は
それぞれ2μm、10μmおよび5μmである。実施の
形態11のその他の構成は実施の形態8と同じであるの
で、実施の形態8と同じ構成については同一の符号を付
して説明を省略する。
形態8と同様の効果に加えて、第2のフィールドプレー
ト(導電体31)がドレイン電極13に電気的に接続さ
れているため、N+ドレイン領域8の端部の電界を緩和
することができるという効果が得られる。 実施の形態12.図15は、本発明の実施の形態12に
かかる半導体装置の要部を示す縦断面図である。実施の
形態12は、実施の形態8の半導体装置において、トレ
ンチ2を埋める絶縁物4内にさらに別のフィールドプレ
ートとなる導電体23を設け、この導電体23をコンタ
クト部24を介してソース電極12に電気的に接続した
ものである。つまり、実施の形態12では、ソース電極
12に複数、たとえば2個のフィールドプレートとなる
導電体21,23を電気的に接続した構成となってい
る。そして、2個の導電体21,23のうち、よりソー
ス側に位置する導電体21の方が、もう一方の導電体2
3よりもトレンチ2の底面から離れている。一例として
数値を挙げれば、トレンチ2の幅および深さはともに2
0μmであり、トレンチ2の側面と基板表面とのなす角
は90°である。
ソース側に位置する導電体21は、トレンチ2の、ソー
ス側の側面および底面からそれぞれ1μmおよび15μ
m離れている。この導電体21よりもトレンチ2の中央
よりの導電体23は、トレンチ2の、ドレイン側の側面
および底面からそれぞれ16μmおよび8μm離れてい
る。また、ゲート電極10、ソース電極12およびドレ
イン電極13の、トレンチ2上への張り出し量はそれぞ
れ1μm、10μmおよび5μmである。実施の形態1
2のその他の構成は実施の形態8と同じであるので、実
施の形態8と同じ構成については同一の符号を付して説
明を省略する。
形態8と同様の効果に加えて、ソース電極12に2個の
導電体21,23が電気的に接続された2段フィールド
プレート構成となるため、1段目のフィールドプレート
(導電体21)をトレンチ2の、ソース側の側面により
近づけることができるので、ソース側の電界およびドレ
イン側の電界の両方を効果的に緩和することができる。 実施の形態13.図16は、本発明の実施の形態13に
かかる半導体装置の要部を示す縦断面図である。実施の
形態13は、実施の形態8の導電体21およびコンタク
ト部22をなくし、トレンチ2を埋める絶縁物4内にフ
ィールドプレートとなる導電体221を設け、この導電
体221をゲート電極10に電気的に接続したものであ
る。一例として数値を挙げれば、トレンチ2の幅および
深さはともに20μmであり、トレンチ2の側面と基板
表面とのなす角は90°である。また、導電体221
は、トレンチ2の、ソース側の側面、ドレイン側の側面
および底面からそれぞれ4μm、15μmおよび10μ
m離れている。また、ゲート電極10、ソース電極12
およびドレイン電極13の、トレンチ2上への張り出し
量はそれぞれ2μm、10μmおよび5μmである。
態8と同じであるので、実施の形態8と同じ構成につい
ては同一の符号を付して説明を省略する。実施の形態1
3の半導体装置を製造するにあたっては、ゲート電極1
0を形成するためにポリシリコンを積層させる際に、そ
のポリシリコンを、トレンチ2内の絶縁物4に形成した
トレンチ内にも堆積させ、それによって導電体221を
ゲート電極10と同時に形成すればよい。
形態8と同様の効果に加えて、ポリシリコンよりなる導
電体221がゲート電極10と同時に形成されるので、
ゲート電極10の形成工程の他に、導電体221を形成
する工程を追加する必要がないので、工程を簡略化する
ことができるという効果が得られる。以上において本発
明は、上述した各実施の形態に限らず、種々変更可能で
ある。また、実施の形態1〜実施の形態7と実施の形態
8〜実施の形態13を任意に組み合わせることができ
る。また、実施の形態1〜実施の形態7において、トレ
ンチ側面と基板表面とのなす角度は60°、75°また
は90°に限らず、30°〜90°の角度であればよ
い。
イン電極がフィールドプレートとしての機能を有するた
め、バルク内部の電界が緩和され、高耐圧化が実現され
るとともに、このフィールドプレートの効果により、オ
フセットドレイン領域を高濃度化することができるた
め、耐圧と単位面積あたりのオン抵抗のトレードオフが
改善される。また、トレンチ上方におけるソース電極と
ドレイン電極との間の距離が狭まるので、モールド樹脂
中のイオンの影響を遮断することができる。また、従来
の横型DMOSFETの製造工程に、トレンチの形成工
程およびトレンチを埋める絶縁物の充填工程を追加する
だけでよいため、工数を大幅に増大させることなく、2
00V以上の耐圧を有する横型高耐圧トレンチMOSF
ETを構成する半導体装置が得られる。
を介してフィールドプレートとなる導電体が設けられて
いるため、オフ耐圧が向上する。また、フィールドプレ
ートがあることによって、オフセットドレイン領域を高
濃度化することができるため、耐圧と単位面積あたりの
オン抵抗のトレードオフが改善される。また、従来の横
型DMOSFETの製造工程に、トレンチの形成工程、
トレンチを埋める絶縁物の充填工程、その絶縁物にトレ
ンチを形成する工程、およびそのトレンチを導電体で埋
める工程を追加するだけでよいため、工数を大幅に増大
させることなく、200V以上の耐圧を有する横型高耐
圧トレンチMOSFETを構成する半導体装置が得られ
る。
部を示す縦断面図である。
部を示す縦断面図である。
部を示す縦断面図である。
部を示す縦断面図である。
部を示す縦断面図である。
部を示す縦断面図である。
部を示す縦断面図である。
る不純物濃度のプロファイルを示す概略図である。
ける不純物濃度のプロファイルを示す概略図である。
要部を示す縦断面図である。
他の例の要部を示す縦断面図である。
要部を示す縦断面図である。
の要部を示す縦断面図である。
の要部を示す縦断面図である。
の要部を示す縦断面図である。
の要部を示す縦断面図である。
他の例の要部を示す縦断面図である。
域) 4 絶縁物 5,205 ウェル領域 6 ベース領域 7 ソース領域 8 ドレイン領域 9 ゲート絶縁膜 10,10’ ゲート電極 11 層間絶縁膜 12 ソース電極 13 ドレイン電極 14 パッシベーション膜 15 モールド樹脂 16 電界緩和層 21,121,221 フィールドプレートとなる導電
体 31 第2のフィールドプレートとなる導電体 105 エピタキシャル成長層
Claims (23)
- 【請求項1】第1導電型の半導体基板の表面部分に形成
された第2導電型のソース領域と、 前記半導体基板の、前記ソース領域から離れた表面部分
に形成された第2導電型のドレインドリフト領域と、 前記ドレインドリフト領域の表面部分にその表面から形
成されたトレンチと、 前記トレンチ内に充填された絶縁物と、 前記半導体基板の、前記トレンチを挟んで前記ソース領
域と反対側の表面部分に形成された第2導電型のドレイ
ン領域と、 前記半導体基板の、前記ソース領域と前記ドレインドリ
フト領域との間の表面上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成され、かつ前記トレンチの一
部の上に伸長されたゲート電極と、 前記ソース領域に電気的に接続するソース電極と、 前記ドレイン領域に電気的に接続するドレイン電極と、 を具備し、 前記トレンチの側面は前記半導体基板の表面に対して3
0°〜90°の角度をなしていることを特徴とする半導
体装置。 - 【請求項2】前記ソース電極および前記ドレイン電極
は、前記トレンチの上に張り出していることを特徴とす
る請求項1に記載の半導体装置。 - 【請求項3】第1導電型のベース領域が前記ソース領域
を囲むように形成されていることを特徴とする請求項1
または2に記載の半導体装置。 - 【請求項4】第1導電型のエピタキシャル成長層が前記
ドレインドリフト領域を囲むように形成されていること
を特徴とする請求項1〜3のいずれか一つに記載の半導
体装置。 - 【請求項5】第1導電型のウェル領域が前記ドレインド
リフト領域を囲むように形成されていることを特徴とす
る請求項1〜3のいずれか一つに記載の半導体装置。 - 【請求項6】第1導電型の電界緩和層が、前記ドレイン
ドリフト領域と前記トレンチ内の絶縁物との境界部分に
設けられていることを特徴とする請求項1〜5のいずれ
か一つに記載の半導体装置。 - 【請求項7】第1導電型の半導体基板の表面部分に形成
された第2導電型のソース領域と、 前記半導体基板の、前記ソース領域から離れた表面部分
に形成された第2導電型のドレインドリフト領域と、 前記ドレインドリフト領域の表面部分にその表面から形
成されたトレンチと、 前記トレンチ内に充填された絶縁物と、 前記絶縁物内に、前記トレンチの側面および底面から離
れて設けられたフィールドプレートとなる導電体と、 前記半導体基板の、前記トレンチを挟んで前記ソース領
域と反対側の表面部分に形成された第2導電型のドレイ
ン領域と、 前記半導体基板の、前記ソース領域と前記ドレインドリ
フト領域との間の表面上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ソース領域に電気的に接続するソース電極と、 前記ドレイン領域に電気的に接続するドレイン電極と、 を具備することを特徴とする半導体装置。 - 【請求項8】前記ゲート電極は前記トレンチの一部の上
に伸長されていることを特徴とする請求項7に記載の半
導体装置。 - 【請求項9】前記ソース電極および前記ドレイン電極
は、前記トレンチの上に張り出していることを特徴とす
る請求項7または8に記載の半導体装置。 - 【請求項10】第1導電型のベース領域が前記ソース領
域を囲むように形成されていることを特徴とする請求項
7〜9のいずれかに記載の半導体装置。 - 【請求項11】フィールドプレートとなる前記導電体
は、前記ソース電極に電気的に接続されていることを特
徴とする請求項7〜10に記載の半導体装置。 - 【請求項12】フィールドプレートとなる前記導電体
は、前記ゲート電極に電気的に接続されていることを特
徴とする請求項7〜10に記載の半導体装置。 - 【請求項13】トレンチ内の前記絶縁物の、フィールド
プレートとなる前記導電体から前記トレンチの側面及び
底面までの厚さは、前記トレンチのソース側の側面との
間の厚さと、底面との間の厚さと、ドレイン側の側面と
の間の厚さの順で厚くなることを特徴とする請求項11
または12に記載の半導体装置。 - 【請求項14】トレンチ内の前記絶縁物の、フィールド
プレートとなる前記導電体と、前記トレンチのソース側
の側面との間の厚さは、前記トレンチの底面に近い方が
厚いことを特徴とする請求項11または12に記載の半
導体装置。 - 【請求項15】トレンチ内の前記絶縁物内に、前記トレ
ンチの側面および底面、並びにフィールドプレートとな
る前記導電体から離れ、かつフィールドプレートとなる
前記導電体よりも前記ドレイン側に設けられた第2のフ
ィールドプレートとなる導電体をさらに具備し、第2の
フィールドプレートとなる前記導電体は前記ドレイン電
極に電気的に接続されていることを特徴とする請求項1
1〜14のいずれか一つに記載の半導体装置。 - 【請求項16】トレンチ内の前記絶縁物内に、フィール
ドプレートとなる前記導電体を含めてフィールドプレー
トとなる複数の導電体が、前記トレンチの側面および底
面から離れ、かつ互いに離れて設けられており、それら
複数の導電体のうち、前記トレンチの側面に近い導電体
の方が、それよりも前記トレンチの中央寄りに設けられ
た導電体よりもトレンチ底面から離れていることを特徴
とする請求項7〜15のいずれか一つに記載の半導体装
置。 - 【請求項17】トレンチ内の前記絶縁物内に設けられた
導電体は、トレンチ内の前記絶縁物にエッチングにより
形成された第2のトレンチ内に、導電物が堆積されてで
きていることを特徴とする請求項7〜16のいずれか一
つに記載の半導体装置。 - 【請求項18】第1導電型の半導体基板の表面部分に形
成された第2導電型のソース領域と、 前記半導体基板の、前記ソース領域から離れた表面部分
に形成された第2導電型のドレインドリフト領域と、 前記ドレインドリフト領域の表面部分にその表面から形
成されたトレンチと、前記トレンチ内に充填された絶縁
物と、 前記絶縁物内に、前記トレンチの側面および底面から離
れて設けられたフィールドプレートとなる導電体と、 前記半導体基板の、前記トレンチを挟んで前記ソース領
域と反対側の表面部分に形成された第2導電型のドレイ
ン領域と、 前記半導体基板の、前記ソース領域と前記ドレインドリ
フト領域との間の表面上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ソース領域に電気的に接続するソース電極と、 前記ドレイン領域に電気的に接続するドレイン電極と、 を具備し、 前記トレンチの側面は前記半導体基板の表面に対して3
0°〜90°の角度をなしていることを特徴とする半導
体装置。 - 【請求項19】前記ゲート電極は前記トレンチの一部の
上に伸長されていることをを特徴とする請求項18に記
載の半導体装置。 - 【請求項20】前記ソース電極および前記ドレイン電極
は、前記トレンチの上に張り出していることを特徴とす
る請求項18または19に記載の半導体装置。 - 【請求項21】フィールドプレートとなる前記導電体
は、前記ソース電極に電気的に接続されていることを特
徴とする請求項18〜20に記載の半導体装置。 - 【請求項22】フィールドプレートとなる前記導電体
は、前記ゲート電極に電気的に接続されていることを特
徴とする請求項18〜20に記載の半導体装置。 - 【請求項23】トレンチ内の前記絶縁物内に、前記トレ
ンチの側面および底面、並びにフィールドプレートとな
る前記導電体から離れ、かつフィールドプレートとなる
前記導電体よりも前記ドレイン側に設けられた第2のフ
ィールドプレートとなる導電体をさらに具備し、第2の
フィールドプレートとなる前記導電体は前記ドレイン電
極に電気的に接続されていることを特徴とする請求項2
1または22に記載の半導体装置。
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