JP2003031804A - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】 （修正有）
【課題】 横型高耐圧トレンチＭＯＳＦＥＴにおいて、
工数を大幅に増大させることなく製造可能な構成で、２
００Ｖ以上の耐圧を得ること。モールド樹脂中のイオン
の影響をできるだけ抑制すること。 【解決手段】 横型高耐圧ＭＯＳＦＥＴにおいて、半導
体基板１にトレンチ２を、そのトレンチ２の側面が基板
表面に対して３０°〜９０°の角度をなすように形成す
る。このトレンチ２の側面および底面を囲むようにオフ
セットドレイン領域３を形成し、トレンチ２の内部を絶
縁物４で充填する。ゲート電極１０をトレンチ２の上部
まで伸長してフィールドプレートとしての機能を持たせ
るとともに、ソース電極１２およびドレイン電極１３を
トレンチ２の上方にまで伸長して形成し、これらにもフ
ィールドプレートとしての機能を持たせる。
工数を大幅に増大させることなく製造可能な構成で、２
００Ｖ以上の耐圧を得ること。モールド樹脂中のイオン
の影響をできるだけ抑制すること。 【解決手段】 横型高耐圧ＭＯＳＦＥＴにおいて、半導
体基板１にトレンチ２を、そのトレンチ２の側面が基板
表面に対して３０°〜９０°の角度をなすように形成す
る。このトレンチ２の側面および底面を囲むようにオフ
セットドレイン領域３を形成し、トレンチ２の内部を絶
縁物４で充填する。ゲート電極１０をトレンチ２の上部
まで伸長してフィールドプレートとしての機能を持たせ
るとともに、ソース電極１２およびドレイン電極１３を
トレンチ２の上方にまで伸長して形成し、これらにもフ
ィールドプレートとしての機能を持たせる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にパワーＩＣに用いられる高耐圧ＭＯＳＦＥＴを
構成する半導体装置に関する。
し、特にパワーＩＣに用いられる高耐圧ＭＯＳＦＥＴを
構成する半導体装置に関する。
【０００２】
【従来の技術】従来より、縦型ＭＯＳＦＥＴにおいて、
トレンチ内部にゲート電極を埋め込み、トレンチ側面に
チャネルを形成するようにした、いわゆるトレンチＭＯ
ＳＦＥＴが開発されている。このトレンチＭＯＳＦＥＴ
には、セルピッチを縮小するとともに、単位面積あたり
のオン抵抗を低減することができるという利点がある。
しかし、パワーＩＣに搭載される横型ＭＯＳＦＥＴにお
いては、トレンチＭＯＳＦＥＴに関していくつかの提案
や報告はなされているが、未だ実用化に至っていない。
トレンチ内部にゲート電極を埋め込み、トレンチ側面に
チャネルを形成するようにした、いわゆるトレンチＭＯ
ＳＦＥＴが開発されている。このトレンチＭＯＳＦＥＴ
には、セルピッチを縮小するとともに、単位面積あたり
のオン抵抗を低減することができるという利点がある。
しかし、パワーＩＣに搭載される横型ＭＯＳＦＥＴにお
いては、トレンチＭＯＳＦＥＴに関していくつかの提案
や報告はなされているが、未だ実用化に至っていない。
【０００３】そのような提案の一つに、ソースとドレイ
ンとの間にトレンチを形成し、そのトレンチ内にゲート
を設けたトップ・ドレイン・トレンチ形ＲＥＳＵＲＦ
ＤＭＯＳトランジスタがある（特開平６−９７４５０
号）。この提案と同様に、トレンチ内をゲートポリシリ
コンで埋めたトレンチゲート構造に関する報告もある
（ＩＳＰＳＤ２０００、第４７頁〜第５０頁）。また、
別の提案として、基板にドレインとソースとトレンチを
形成し、ソースとトレンチとの間の、チャネルを形成す
る空間上の表面にゲートを形成した横方向電力用トラン
ジスタがある（特開平７−７４３５２号）。
ンとの間にトレンチを形成し、そのトレンチ内にゲート
を設けたトップ・ドレイン・トレンチ形ＲＥＳＵＲＦ
ＤＭＯＳトランジスタがある（特開平６−９７４５０
号）。この提案と同様に、トレンチ内をゲートポリシリ
コンで埋めたトレンチゲート構造に関する報告もある
（ＩＳＰＳＤ２０００、第４７頁〜第５０頁）。また、
別の提案として、基板にドレインとソースとトレンチを
形成し、ソースとトレンチとの間の、チャネルを形成す
る空間上の表面にゲートを形成した横方向電力用トラン
ジスタがある（特開平７−７４３５２号）。
【０００４】また、本発明者は、ドレインドリフト領域
内に表面からトレンチを形成し、そのトレンチ内を絶縁
物または半絶縁物を充填し、ゲート電極をトレンチの上
まで伸長した構造のトランジスタについて先に提案して
いる（特開平８−９７４１１号）。さらに、ゲート電極
の端部がトレンチ上にあるトランジスタに関する報告も
なされている（ＩＳＰＳＤ’９９、第７３頁〜第７６
頁）。
内に表面からトレンチを形成し、そのトレンチ内を絶縁
物または半絶縁物を充填し、ゲート電極をトレンチの上
まで伸長した構造のトランジスタについて先に提案して
いる（特開平８−９７４１１号）。さらに、ゲート電極
の端部がトレンチ上にあるトランジスタに関する報告も
なされている（ＩＳＰＳＤ’９９、第７３頁〜第７６
頁）。
【０００５】
【発明が解決しようとする課題】しかしながら、特開平
６−９７４５０号に開示されたトランジスタでは、その
製造にあたって、トレンチ内面に生成した酸化膜に対し
て選択酸化をおこない、厚さの不均一な酸化物層を生成
した後、薄い方の酸化物層を湿式エッチングしてゲート
酸化膜を形成し、その後にトレンチ内をゲートポリシリ
コンで埋める必要があるため、製造プロセスが複雑であ
り、工数が大幅に増大するという問題点がある。また、
ＩＳＰＳＤ２０００において報告されたトレンチゲート
構造のトランジスタは、耐圧が２０Ｖ以下と低く、そこ
で律速されるチャネル抵抗を低減することを目的として
おり、また同報告のＦｉｇ．１に示されている平面図か
らも明らかなように、ソース電極およびドレイン電極に
よるフィールドプレート効果がないため、数百ボルトの
耐圧クラスを有するトランジスタには不適である。
６−９７４５０号に開示されたトランジスタでは、その
製造にあたって、トレンチ内面に生成した酸化膜に対し
て選択酸化をおこない、厚さの不均一な酸化物層を生成
した後、薄い方の酸化物層を湿式エッチングしてゲート
酸化膜を形成し、その後にトレンチ内をゲートポリシリ
コンで埋める必要があるため、製造プロセスが複雑であ
り、工数が大幅に増大するという問題点がある。また、
ＩＳＰＳＤ２０００において報告されたトレンチゲート
構造のトランジスタは、耐圧が２０Ｖ以下と低く、そこ
で律速されるチャネル抵抗を低減することを目的として
おり、また同報告のＦｉｇ．１に示されている平面図か
らも明らかなように、ソース電極およびドレイン電極に
よるフィールドプレート効果がないため、数百ボルトの
耐圧クラスを有するトランジスタには不適である。
【０００６】また、特開平７−７４３５２号に開示され
たトランジスタでは、同公報の図２に示されている構造
からも明らかなように、ソース電極およびドレイン電極
によるフィールドプレート効果がないため、耐圧が２０
０Ｖ以上のトランジスタには不適である。また、特開平
８−９７４１１号に開示されたトランジスタでは、トレ
ンチ上へのゲート電極の張り出しによるフィールドプレ
ート効果については期待されるが、同公報の図１に示さ
れている構造からも明らかなように、ソース電極および
ドレイン電極によるフィールドプレート効果がないた
め、耐圧が２００Ｖ以上のトランジスタには不適であ
る。ＩＳＰＳＤ’９９において報告されたトランジスタ
も、ソース電極およびドレイン電極によるフィールドプ
レート効果がないため、耐圧が２００Ｖ以上のトランジ
スタには不適である。
たトランジスタでは、同公報の図２に示されている構造
からも明らかなように、ソース電極およびドレイン電極
によるフィールドプレート効果がないため、耐圧が２０
０Ｖ以上のトランジスタには不適である。また、特開平
８−９７４１１号に開示されたトランジスタでは、トレ
ンチ上へのゲート電極の張り出しによるフィールドプレ
ート効果については期待されるが、同公報の図１に示さ
れている構造からも明らかなように、ソース電極および
ドレイン電極によるフィールドプレート効果がないた
め、耐圧が２００Ｖ以上のトランジスタには不適であ
る。ＩＳＰＳＤ’９９において報告されたトランジスタ
も、ソース電極およびドレイン電極によるフィールドプ
レート効果がないため、耐圧が２００Ｖ以上のトランジ
スタには不適である。
【０００７】ところで、７００Ｖの耐圧クラスを有する
デバイスでは、その表面不純物濃度が薄くなるため、モ
ールド樹脂中のイオンの影響を受けやすい。この影響に
よって、高温高湿印加試験などの信頼性試験においてデ
バイス特性の劣化が引き起こされるおそれがある。本発
明は、上記問題点に鑑みてなされたものであって、２０
０Ｖ以上の耐圧を有する横型高耐圧トレンチＭＯＳＦＥ
Ｔを構成し、かつ工数を大幅に増大させることなく製造
可能な構造の半導体装置を提供することを目的とする。
また、本発明の他の目的は、７００Ｖの耐圧クラスを有
する横型高耐圧トレンチＭＯＳＦＥＴよりなるデバイス
において、モールド樹脂中のイオンの影響をできるだけ
抑制することができる構造の半導体装置を提供すること
を目的とする。
デバイスでは、その表面不純物濃度が薄くなるため、モ
ールド樹脂中のイオンの影響を受けやすい。この影響に
よって、高温高湿印加試験などの信頼性試験においてデ
バイス特性の劣化が引き起こされるおそれがある。本発
明は、上記問題点に鑑みてなされたものであって、２０
０Ｖ以上の耐圧を有する横型高耐圧トレンチＭＯＳＦＥ
Ｔを構成し、かつ工数を大幅に増大させることなく製造
可能な構造の半導体装置を提供することを目的とする。
また、本発明の他の目的は、７００Ｖの耐圧クラスを有
する横型高耐圧トレンチＭＯＳＦＥＴよりなるデバイス
において、モールド樹脂中のイオンの影響をできるだけ
抑制することができる構造の半導体装置を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体装置は、横型高耐圧ＭＯＳＦ
ＥＴにおいて、Ｓｉ基板にトレンチを、そのトレンチの
側面が基板表面に対して３０°〜９０°の角度をなすよ
うに形成し、このトレンチの側面および底面を囲むよう
にオフセットドレイン領域を形成し、またトレンチ内部
を絶縁物で充填し、ゲート電極をトレンチ上部まで伸長
し、さらにこのトレンチ上方にソース電極およびドレイ
ン電極をフィールドプレートとして形成したものであ
る。
め、本発明にかかる半導体装置は、横型高耐圧ＭＯＳＦ
ＥＴにおいて、Ｓｉ基板にトレンチを、そのトレンチの
側面が基板表面に対して３０°〜９０°の角度をなすよ
うに形成し、このトレンチの側面および底面を囲むよう
にオフセットドレイン領域を形成し、またトレンチ内部
を絶縁物で充填し、ゲート電極をトレンチ上部まで伸長
し、さらにこのトレンチ上方にソース電極およびドレイ
ン電極をフィールドプレートとして形成したものであ
る。
【０００９】この発明によれば、ソース電極およびドレ
イン電極がフィールドプレートとしての機能を有するた
め、バルク内部の電界が緩和され、高耐圧化が実現され
る。また、このフィールドプレートの効果により、オフ
セットドレイン領域を高濃度化することができるため、
耐圧と単位面積あたりのオン抵抗のトレードオフが改善
される。さらに、トレンチ上方におけるソース電極とド
レイン電極との間の距離が狭まるので、モールド樹脂中
のイオンの影響を遮断することができる。
イン電極がフィールドプレートとしての機能を有するた
め、バルク内部の電界が緩和され、高耐圧化が実現され
る。また、このフィールドプレートの効果により、オフ
セットドレイン領域を高濃度化することができるため、
耐圧と単位面積あたりのオン抵抗のトレードオフが改善
される。さらに、トレンチ上方におけるソース電極とド
レイン電極との間の距離が狭まるので、モールド樹脂中
のイオンの影響を遮断することができる。
【００１０】また、本発明にかかる半導体装置は、横型
高耐圧ＭＯＳＦＥＴにおいて、Ｓｉ基板にトレンチを形
成し、このトレンチの側面および底面を囲むようにオフ
セットドレイン領域を形成し、またトレンチ内部を絶縁
物で充填するとともに、その絶縁物内にフィールドプレ
ートとなる導電体を形成したものである。この発明によ
れば、トレンチ内部に絶縁物を介してフィールドプレー
トとなる導電体が設けられているため、オフ耐圧が向上
する。また、フィールドプレートがあることによって、
オフセットドレイン領域を高濃度化することができるた
め、耐圧と単位面積あたりのオン抵抗のトレードオフが
改善される。
高耐圧ＭＯＳＦＥＴにおいて、Ｓｉ基板にトレンチを形
成し、このトレンチの側面および底面を囲むようにオフ
セットドレイン領域を形成し、またトレンチ内部を絶縁
物で充填するとともに、その絶縁物内にフィールドプレ
ートとなる導電体を形成したものである。この発明によ
れば、トレンチ内部に絶縁物を介してフィールドプレー
トとなる導電体が設けられているため、オフ耐圧が向上
する。また、フィールドプレートがあることによって、
オフセットドレイン領域を高濃度化することができるた
め、耐圧と単位面積あたりのオン抵抗のトレードオフが
改善される。
【００１１】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。なお、各図にお
いては付記した寸法を厳密に反映しているわけではな
い。以下の各実施の形態においては、Ｐ型を第１導電型
とし、Ｎ型を第２導電型として説明するが、本発明はそ
の逆でも成り立つのは勿論である。 実施の形態１．図１は、本発明の実施の形態１にかかる
半導体装置の要部を示す縦断面図である。この半導体装
置は、Ｐ型の半導体基板１、トレンチ２、ドレインドリ
フト領域となるＮ-オフセットドレイン領域３、トレン
チ２内を埋める絶縁物４、Ｐウェル領域５、Ｐベース領
域６、Ｎ+ソース領域７、Ｎ+ドレイン領域８、酸化物よ
りなるゲート絶縁膜９、ポリシリコンよりなるゲート電
極１０、層間絶縁膜１１、ソース電極１２、ドレイン電
極１３、パッシベーション膜１４、およびモールド樹脂
１５を備えており、横型トレンチＭＯＳＦＥＴを構成す
る。
いて図面を参照しつつ詳細に説明する。なお、各図にお
いては付記した寸法を厳密に反映しているわけではな
い。以下の各実施の形態においては、Ｐ型を第１導電型
とし、Ｎ型を第２導電型として説明するが、本発明はそ
の逆でも成り立つのは勿論である。 実施の形態１．図１は、本発明の実施の形態１にかかる
半導体装置の要部を示す縦断面図である。この半導体装
置は、Ｐ型の半導体基板１、トレンチ２、ドレインドリ
フト領域となるＮ-オフセットドレイン領域３、トレン
チ２内を埋める絶縁物４、Ｐウェル領域５、Ｐベース領
域６、Ｎ+ソース領域７、Ｎ+ドレイン領域８、酸化物よ
りなるゲート絶縁膜９、ポリシリコンよりなるゲート電
極１０、層間絶縁膜１１、ソース電極１２、ドレイン電
極１３、パッシベーション膜１４、およびモールド樹脂
１５を備えており、横型トレンチＭＯＳＦＥＴを構成す
る。
【００１２】トレンチ２は、半導体基板１の表面部分に
おいて、その表面から形成されており、絶縁物４で充填
されている。Ｎ-オフセットドレイン領域３はトレンチ
２の側面および底面を囲むように形成されている。Ｐウ
ェル領域５は、半導体基板１の、トレンチ２に対してソ
ース側の表面部分において、Ｎ-オフセットドレイン領
域３の外側に隣接して形成されている。Ｐベース領域６
はＰウェル領域５の表面部分に形成されている。Ｎ+ソ
ース領域７は、Ｐベース領域６の表面部分において、Ｎ
-オフセットドレイン領域３から離れて形成されてい
る。Ｎ+ドレイン領域８は、Ｎ-オフセットドレイン領域
３の、トレンチ２に対してドレイン側（ソース側の反対
側）の表面部分に形成されている。
おいて、その表面から形成されており、絶縁物４で充填
されている。Ｎ-オフセットドレイン領域３はトレンチ
２の側面および底面を囲むように形成されている。Ｐウ
ェル領域５は、半導体基板１の、トレンチ２に対してソ
ース側の表面部分において、Ｎ-オフセットドレイン領
域３の外側に隣接して形成されている。Ｐベース領域６
はＰウェル領域５の表面部分に形成されている。Ｎ+ソ
ース領域７は、Ｐベース領域６の表面部分において、Ｎ
-オフセットドレイン領域３から離れて形成されてい
る。Ｎ+ドレイン領域８は、Ｎ-オフセットドレイン領域
３の、トレンチ２に対してドレイン側（ソース側の反対
側）の表面部分に形成されている。
【００１３】ゲート絶縁膜９はＮ+ソース領域７からＮ-
オフセットドレイン領域３のソース側部分に至る表面上
に形成されている。ゲート電極１０はゲート絶縁膜９上
に、基板表面に対して平行に形成されており、さらにト
レンチ２の上まで伸長されている。層間絶縁膜１１はゲ
ート電極１０およびトレンチ２の上部を覆っている。ソ
ース電極１２はＰベース領域６およびＮ+ソース領域７
に電気的に接続しており、層間絶縁膜１１の表面に沿っ
てトレンチ２の上まで、基板表面に対して平行に伸長さ
れている。ドレイン電極１３はＮ+ドレイン領域８に電
気的に接続しており、層間絶縁膜１１の表面に沿ってト
レンチ２の上まで、基板表面に対して平行に伸長されて
いる。ソース電極１２とドレイン電極１３とは当然のこ
とながら離れており、絶縁されている。パッシベーショ
ン膜１４は半導体装置全体を被覆している。モールド樹
脂１５は、上述した構成の半導体装置を気密封止する。
オフセットドレイン領域３のソース側部分に至る表面上
に形成されている。ゲート電極１０はゲート絶縁膜９上
に、基板表面に対して平行に形成されており、さらにト
レンチ２の上まで伸長されている。層間絶縁膜１１はゲ
ート電極１０およびトレンチ２の上部を覆っている。ソ
ース電極１２はＰベース領域６およびＮ+ソース領域７
に電気的に接続しており、層間絶縁膜１１の表面に沿っ
てトレンチ２の上まで、基板表面に対して平行に伸長さ
れている。ドレイン電極１３はＮ+ドレイン領域８に電
気的に接続しており、層間絶縁膜１１の表面に沿ってト
レンチ２の上まで、基板表面に対して平行に伸長されて
いる。ソース電極１２とドレイン電極１３とは当然のこ
とながら離れており、絶縁されている。パッシベーショ
ン膜１４は半導体装置全体を被覆している。モールド樹
脂１５は、上述した構成の半導体装置を気密封止する。
【００１４】ここで、一例として、半導体基板１の比抵
抗を１００Ωｃｍ程度とし、トレンチ２の幅および深さ
をともに２０μｍとし、トレンチ２の側面と基板表面と
がなす角を９０°とする。また、Ｎ-オフセットドレイ
ン領域３の表面濃度を５×１０15〜５×１０16ｃｍ-3と
し、Ｎ-オフセットドレイン領域３の深さを６μｍ程度
とする。また、ゲート電極１０、ソース電極１２および
ドレイン電極１３の、トレンチ２上への張り出し量をそ
れぞれ５μｍ、１０μｍおよび５μｍとする。このよう
に構成されたゲート電極１０、ソース電極１２およびド
レイン電極１３はいずれもフィールドプレートとしての
機能を有する。この半導体装置の耐圧は８００Ｖ程度と
なる。
抗を１００Ωｃｍ程度とし、トレンチ２の幅および深さ
をともに２０μｍとし、トレンチ２の側面と基板表面と
がなす角を９０°とする。また、Ｎ-オフセットドレイ
ン領域３の表面濃度を５×１０15〜５×１０16ｃｍ-3と
し、Ｎ-オフセットドレイン領域３の深さを６μｍ程度
とする。また、ゲート電極１０、ソース電極１２および
ドレイン電極１３の、トレンチ２上への張り出し量をそ
れぞれ５μｍ、１０μｍおよび５μｍとする。このよう
に構成されたゲート電極１０、ソース電極１２およびド
レイン電極１３はいずれもフィールドプレートとしての
機能を有する。この半導体装置の耐圧は８００Ｖ程度と
なる。
【００１５】上述した構成の半導体装置では、Ｎ-オフ
セットドレイン領域３の、ソース側のトレンチ側面付近
において、ゲート電極１０の伸長によるフィールドプレ
ート効果とともに、Ｐベース領域６およびＰウェル領域
５によるＮ-オフセットドレイン領域３の空乏化が促進
されるので、そこでの電界集中が緩和される。また、上
述した寸法関係の場合、デバイスピッチは４０μｍ程度
となる。したがって、デバイスピッチの縮小と、フィー
ルドプレートによるＮ-オフセットドレイン領域３の高
濃度化により、単位面積あたりのオン抵抗が従来の１／
２程度に改善される。
セットドレイン領域３の、ソース側のトレンチ側面付近
において、ゲート電極１０の伸長によるフィールドプレ
ート効果とともに、Ｐベース領域６およびＰウェル領域
５によるＮ-オフセットドレイン領域３の空乏化が促進
されるので、そこでの電界集中が緩和される。また、上
述した寸法関係の場合、デバイスピッチは４０μｍ程度
となる。したがって、デバイスピッチの縮小と、フィー
ルドプレートによるＮ-オフセットドレイン領域３の高
濃度化により、単位面積あたりのオン抵抗が従来の１／
２程度に改善される。
【００１６】つぎに、図１に示す構成の半導体装置の製
造方法について説明する。比抵抗が１００ΩｃｍのＰ型
半導体基板１の表面部分に、図示しないロジック部のＰ
ウェルと共通のディメンションを有するＰウェル領域５
を形成する。このＰウェル領域５の表面部分にフォトエ
ッチング技術により、幅２０μｍで深さ２０μｍのトレ
ンチ２を形成し、Ｎ型のドープドポリシリコンを堆積さ
せた後、熱処理をしてドープドポリシリコン中のＮ型の
不純物をトレンチ２の内面から拡散させ、トレンチ２の
側面および底面に均等に表面濃度が５×１０15〜５×１
０16ｃｍ-3で、拡散深さ（ｘｊ）が６μｍ程度のＮ-オ
フセットドレイン領域３を形成する。つづいて、ポリシ
リコンをエッチング除去し、トレンチ２に絶縁物４とな
る酸化膜を堆積する。
造方法について説明する。比抵抗が１００ΩｃｍのＰ型
半導体基板１の表面部分に、図示しないロジック部のＰ
ウェルと共通のディメンションを有するＰウェル領域５
を形成する。このＰウェル領域５の表面部分にフォトエ
ッチング技術により、幅２０μｍで深さ２０μｍのトレ
ンチ２を形成し、Ｎ型のドープドポリシリコンを堆積さ
せた後、熱処理をしてドープドポリシリコン中のＮ型の
不純物をトレンチ２の内面から拡散させ、トレンチ２の
側面および底面に均等に表面濃度が５×１０15〜５×１
０16ｃｍ-3で、拡散深さ（ｘｊ）が６μｍ程度のＮ-オ
フセットドレイン領域３を形成する。つづいて、ポリシ
リコンをエッチング除去し、トレンチ２に絶縁物４とな
る酸化膜を堆積する。
【００１７】その後、ゲート絶縁膜９を形成し、その上
にポリシリコンを堆積しフォトエッチング技術によりゲ
ート電極１０を形成する。このゲート電極１０のドレイ
ン側の端はトレンチ２上に５μｍ張り出して形成され
る。ゲート電極１０のもう一方の端部（ソース側の端
部）によるセルフアラインで、Ｐウェル領域５の表面部
分にＰベース領域６、Ｎ+ソース領域７を形成する。Ｐ
ベース領域６が、Ｎ+ソース領域７の底部及び側面を囲
む。Ｎ+ソース領域７と同時、または別々にトレンチ２
の反対側のＮ-オフセットドレイン領域３の表面部分に
Ｎ+ドレイン領域８を形成する。層間絶縁膜１１を堆積
した後、ソース電極１２をトレンチ２上に１０μｍ張り
出して形成し、またドレイン電極１３をトレンチ２上に
５μｍ張り出して形成する。最後に、プラズマ窒化膜よ
りなるパッシベーション膜１４を被着し、モールド樹脂
中に封入する。従来の横型ＤＭＯＳＦＥＴの製造工程
に、トレンチ２の形成工程およびトレンチ２を埋める絶
縁物４の充填工程が増えるだけで、特に困難な工程はな
い。
にポリシリコンを堆積しフォトエッチング技術によりゲ
ート電極１０を形成する。このゲート電極１０のドレイ
ン側の端はトレンチ２上に５μｍ張り出して形成され
る。ゲート電極１０のもう一方の端部（ソース側の端
部）によるセルフアラインで、Ｐウェル領域５の表面部
分にＰベース領域６、Ｎ+ソース領域７を形成する。Ｐ
ベース領域６が、Ｎ+ソース領域７の底部及び側面を囲
む。Ｎ+ソース領域７と同時、または別々にトレンチ２
の反対側のＮ-オフセットドレイン領域３の表面部分に
Ｎ+ドレイン領域８を形成する。層間絶縁膜１１を堆積
した後、ソース電極１２をトレンチ２上に１０μｍ張り
出して形成し、またドレイン電極１３をトレンチ２上に
５μｍ張り出して形成する。最後に、プラズマ窒化膜よ
りなるパッシベーション膜１４を被着し、モールド樹脂
中に封入する。従来の横型ＤＭＯＳＦＥＴの製造工程
に、トレンチ２の形成工程およびトレンチ２を埋める絶
縁物４の充填工程が増えるだけで、特に困難な工程はな
い。
【００１８】上述した実施の形態１によれば、ゲート電
極１０、ソース電極１２およびドレイン電極１３がフィ
ールドプレートとしての機能を有するため、バルク内部
の電界が緩和され、８００Ｖの高耐圧を有する半導体装
置が得られる。また、実施の形態１によれば、フィール
ドプレートの効果により、オフセットドレイン領域３を
高濃度化することができるので、耐圧と単位面積あたり
のオン抵抗のトレードオフを改善することができる。ま
た、実施の形態１によれば、工数を大幅に増大させるこ
となく、８００Ｖの高耐圧を有する半導体装置を得るこ
とができる。また、実施の形態１によれば、トレンチ２
上でのソース電極１２とドレイン電極１３との間の距離
が５μｍに狭まるので、モールド樹脂１５中のイオンが
Ｎ-オフセットドレイン領域３に与える影響を遮断する
ことができる。 実施の形態２．図２は、本発明の実施の形態２にかかる
半導体装置の要部を示す縦断面図である。実施の形態２
は、実施の形態１のトレンチ２の代わりに、トレンチ１
０２を、その側面と基板表面とがおおよそ７５°の角度
をなすように形成したものである。特に限定しないが、
一例として数値を挙げれば、たとえばトレンチ１０２
の、基板表面における幅は２０μｍであり、深さは２０
μｍである。トレンチ１０２の幅は底面に向かって徐々
に狭くなる。また、半導体基板１の比抵抗を１００Ωｃ
ｍ程度とし、Ｎ-オフセットドレイン領域３を深さ６μ
ｍ程度とし、その表面濃度を５×１０15〜５×１０16ｃ
ｍ-3とする。また、ゲート電極１０、ソース電極１２お
よびドレイン電極１３の、トレンチ１０２上への張り出
し量をそれぞれ５μｍ、１０μｍおよび５μｍとして、
これらの電極をフィールドプレートとして機能させる。
極１０、ソース電極１２およびドレイン電極１３がフィ
ールドプレートとしての機能を有するため、バルク内部
の電界が緩和され、８００Ｖの高耐圧を有する半導体装
置が得られる。また、実施の形態１によれば、フィール
ドプレートの効果により、オフセットドレイン領域３を
高濃度化することができるので、耐圧と単位面積あたり
のオン抵抗のトレードオフを改善することができる。ま
た、実施の形態１によれば、工数を大幅に増大させるこ
となく、８００Ｖの高耐圧を有する半導体装置を得るこ
とができる。また、実施の形態１によれば、トレンチ２
上でのソース電極１２とドレイン電極１３との間の距離
が５μｍに狭まるので、モールド樹脂１５中のイオンが
Ｎ-オフセットドレイン領域３に与える影響を遮断する
ことができる。 実施の形態２．図２は、本発明の実施の形態２にかかる
半導体装置の要部を示す縦断面図である。実施の形態２
は、実施の形態１のトレンチ２の代わりに、トレンチ１
０２を、その側面と基板表面とがおおよそ７５°の角度
をなすように形成したものである。特に限定しないが、
一例として数値を挙げれば、たとえばトレンチ１０２
の、基板表面における幅は２０μｍであり、深さは２０
μｍである。トレンチ１０２の幅は底面に向かって徐々
に狭くなる。また、半導体基板１の比抵抗を１００Ωｃ
ｍ程度とし、Ｎ-オフセットドレイン領域３を深さ６μ
ｍ程度とし、その表面濃度を５×１０15〜５×１０16ｃ
ｍ-3とする。また、ゲート電極１０、ソース電極１２お
よびドレイン電極１３の、トレンチ１０２上への張り出
し量をそれぞれ５μｍ、１０μｍおよび５μｍとして、
これらの電極をフィールドプレートとして機能させる。
【００１９】このような寸法関係の場合、実施の形態２
の半導体装置の耐圧は７００Ｖ程度となる。また、デバ
イスピッチは４０μｍ程度となり、デバイスピッチの縮
小と、フィールドプレートによるＮ-オフセットドレイ
ン領域３の高濃度化により、単位面積あたりのオン抵抗
が従来の１／２程度になる。実施の形態２のその他の構
成は実施の形態１と同じであるので、実施の形態１と同
じ構成については同一の符号を付して説明を省略する。
の半導体装置の耐圧は７００Ｖ程度となる。また、デバ
イスピッチは４０μｍ程度となり、デバイスピッチの縮
小と、フィールドプレートによるＮ-オフセットドレイ
ン領域３の高濃度化により、単位面積あたりのオン抵抗
が従来の１／２程度になる。実施の形態２のその他の構
成は実施の形態１と同じであるので、実施の形態１と同
じ構成については同一の符号を付して説明を省略する。
【００２０】上述した実施の形態２によれば、実施の形
態１と同様に、ゲート電極１０、ソース電極１２および
ドレイン電極１３がフィールドプレートとしての機能を
有するため、バルク内部の電界が緩和され、７００Ｖの
高耐圧を有する半導体装置が得られる。また、実施の形
態２によれば、フィールドプレートの効果により、オフ
セットドレイン領域３を高濃度化することができるの
で、耐圧と単位面積あたりのオン抵抗のトレードオフを
改善することができる。また、実施の形態２によれば、
実施の形態１と同様のプロセスにより製造できるため、
工数を大幅に増大させることなく、７００Ｖの高耐圧を
有する半導体装置を得ることができる。また、実施の形
態２によれば、トレンチ１０２上でのソース電極１２と
ドレイン電極１３との間の距離が５μｍに狭まるので、
モールド樹脂１５中のイオンがＮ-オフセットドレイン
領域３に与える影響を遮断することができる。 実施の形態３．図３は、本発明の実施の形態３にかかる
半導体装置の要部を示す縦断面図である。実施の形態３
は、実施の形態１のトレンチ２の代わりに、トレンチ２
０２を、その側面と基板表面とがおおよそ６０°の角度
をなすように形成したものである。特に限定しないが、
一例として数値を挙げれば、たとえばトレンチ２０２
の、基板表面における幅は２０μｍであり、深さは２０
μｍである。トレンチ２０２の幅は底に向かって徐々に
狭くなり、底面となる部分はまったくないか、またはほ
とんどない。また、半導体基板１の比抵抗を１００Ωｃ
ｍ程度とし、Ｎ-オフセットドレイン領域３を深さ６μ
ｍ程度とし、その表面濃度を５×１０15〜５×１０16ｃ
ｍ-3とする。
態１と同様に、ゲート電極１０、ソース電極１２および
ドレイン電極１３がフィールドプレートとしての機能を
有するため、バルク内部の電界が緩和され、７００Ｖの
高耐圧を有する半導体装置が得られる。また、実施の形
態２によれば、フィールドプレートの効果により、オフ
セットドレイン領域３を高濃度化することができるの
で、耐圧と単位面積あたりのオン抵抗のトレードオフを
改善することができる。また、実施の形態２によれば、
実施の形態１と同様のプロセスにより製造できるため、
工数を大幅に増大させることなく、７００Ｖの高耐圧を
有する半導体装置を得ることができる。また、実施の形
態２によれば、トレンチ１０２上でのソース電極１２と
ドレイン電極１３との間の距離が５μｍに狭まるので、
モールド樹脂１５中のイオンがＮ-オフセットドレイン
領域３に与える影響を遮断することができる。 実施の形態３．図３は、本発明の実施の形態３にかかる
半導体装置の要部を示す縦断面図である。実施の形態３
は、実施の形態１のトレンチ２の代わりに、トレンチ２
０２を、その側面と基板表面とがおおよそ６０°の角度
をなすように形成したものである。特に限定しないが、
一例として数値を挙げれば、たとえばトレンチ２０２
の、基板表面における幅は２０μｍであり、深さは２０
μｍである。トレンチ２０２の幅は底に向かって徐々に
狭くなり、底面となる部分はまったくないか、またはほ
とんどない。また、半導体基板１の比抵抗を１００Ωｃ
ｍ程度とし、Ｎ-オフセットドレイン領域３を深さ６μ
ｍ程度とし、その表面濃度を５×１０15〜５×１０16ｃ
ｍ-3とする。
【００２１】また、ゲート電極１０、ソース電極１２お
よびドレイン電極１３の、トレンチ２０２上への張り出
し量をそれぞれ５μｍ、１０μｍおよび５μｍとして、
これらの電極をフィールドプレートとして機能させる。
このような寸法関係の場合、実施の形態３の半導体装置
の耐圧は６００Ｖ程度となる。ここで、耐圧が実施の形
態１および実施の形態２よりも低いのは、Ｎ-オフセッ
トドレイン領域３の長さがそれらよりも短いからであ
る。また、デバイスピッチは４０μｍ程度となり、デバ
イスピッチの縮小と、フィールドプレートによるＮ-オ
フセットドレイン領域３の高濃度化により、単位面積あ
たりのオン抵抗が従来の１／２程度になる。実施の形態
３のその他の構成は実施の形態１と同じであるので、実
施の形態１と同じ構成については同一の符号を付して説
明を省略する。
よびドレイン電極１３の、トレンチ２０２上への張り出
し量をそれぞれ５μｍ、１０μｍおよび５μｍとして、
これらの電極をフィールドプレートとして機能させる。
このような寸法関係の場合、実施の形態３の半導体装置
の耐圧は６００Ｖ程度となる。ここで、耐圧が実施の形
態１および実施の形態２よりも低いのは、Ｎ-オフセッ
トドレイン領域３の長さがそれらよりも短いからであ
る。また、デバイスピッチは４０μｍ程度となり、デバ
イスピッチの縮小と、フィールドプレートによるＮ-オ
フセットドレイン領域３の高濃度化により、単位面積あ
たりのオン抵抗が従来の１／２程度になる。実施の形態
３のその他の構成は実施の形態１と同じであるので、実
施の形態１と同じ構成については同一の符号を付して説
明を省略する。
【００２２】上述した実施の形態３によれば、実施の形
態１と同様に、ゲート電極１０、ソース電極１２および
ドレイン電極１３がフィールドプレートとしての機能を
有するため、バルク内部の電界が緩和され、６００Ｖの
高耐圧を有する半導体装置が得られる。また、実施の形
態３によれば、フィールドプレートの効果により、オフ
セットドレイン領域３を高濃度化することができるの
で、耐圧と単位面積あたりのオン抵抗のトレードオフを
改善することができる。また、実施の形態３によれば、
実施の形態１と同様のプロセスにより製造できるため、
工数を大幅に増大させることなく、６００Ｖの高耐圧を
有する半導体装置を得ることができる。また、実施の形
態３によれば、トレンチ２０２上でのソース電極１２と
ドレイン電極１３との間の距離が５μｍに狭まるので、
モールド樹脂１５中のイオンがＮ-オフセットドレイン
領域３に与える影響を遮断することができる。 実施の形態４．図４は、本発明の実施の形態４にかかる
半導体装置の要部を示す縦断面図である。実施の形態４
は、実施の形態１のＰウェル領域５をなくし、その代わ
りに半導体基板１上に均一なＰエピタキシャル成長層１
０５を設け、そのＰエピタキシャル成長層１０５中にト
レンチ２およびＮ-オフセットドレイン領域３を形成し
たものである。一例として数値を挙げれば、Ｐエピタキ
シャル成長層１０５の濃度は２×１０14〜２×１０15ｃ
ｍ-3程度である。トレンチ２の側面と基板表面とのなす
角は９０°であってもよい。
態１と同様に、ゲート電極１０、ソース電極１２および
ドレイン電極１３がフィールドプレートとしての機能を
有するため、バルク内部の電界が緩和され、６００Ｖの
高耐圧を有する半導体装置が得られる。また、実施の形
態３によれば、フィールドプレートの効果により、オフ
セットドレイン領域３を高濃度化することができるの
で、耐圧と単位面積あたりのオン抵抗のトレードオフを
改善することができる。また、実施の形態３によれば、
実施の形態１と同様のプロセスにより製造できるため、
工数を大幅に増大させることなく、６００Ｖの高耐圧を
有する半導体装置を得ることができる。また、実施の形
態３によれば、トレンチ２０２上でのソース電極１２と
ドレイン電極１３との間の距離が５μｍに狭まるので、
モールド樹脂１５中のイオンがＮ-オフセットドレイン
領域３に与える影響を遮断することができる。 実施の形態４．図４は、本発明の実施の形態４にかかる
半導体装置の要部を示す縦断面図である。実施の形態４
は、実施の形態１のＰウェル領域５をなくし、その代わ
りに半導体基板１上に均一なＰエピタキシャル成長層１
０５を設け、そのＰエピタキシャル成長層１０５中にト
レンチ２およびＮ-オフセットドレイン領域３を形成し
たものである。一例として数値を挙げれば、Ｐエピタキ
シャル成長層１０５の濃度は２×１０14〜２×１０15ｃ
ｍ-3程度である。トレンチ２の側面と基板表面とのなす
角は９０°であってもよい。
【００２３】この場合、たとえば、トレンチ２の幅およ
び深さは２０μｍであってもよい。あるいは、トレンチ
２の側面と基板表面とのなす角は、実施の形態２のよう
におおよそ７５°でもよいし、実施の形態３のようにお
およそ６０°でもよい。また、ゲート電極１０、ソース
電極１２およびドレイン電極１３の、トレンチ２上への
張り出し量は、特に限定しないが、たとえばそれぞれ５
μｍ、１０μｍおよび５μｍであってもよい。実施の形
態４のその他の構成は実施の形態１と同じであるので、
実施の形態１と同じ構成については同一の符号を付して
説明を省略する。
び深さは２０μｍであってもよい。あるいは、トレンチ
２の側面と基板表面とのなす角は、実施の形態２のよう
におおよそ７５°でもよいし、実施の形態３のようにお
およそ６０°でもよい。また、ゲート電極１０、ソース
電極１２およびドレイン電極１３の、トレンチ２上への
張り出し量は、特に限定しないが、たとえばそれぞれ５
μｍ、１０μｍおよび５μｍであってもよい。実施の形
態４のその他の構成は実施の形態１と同じであるので、
実施の形態１と同じ構成については同一の符号を付して
説明を省略する。
【００２４】上述した実施の形態４によれば、実施の形
態１と同様の効果に加えて、Ｎ-オフセットドレイン領
域３の、ソース側のトレンチ側面付近での空乏化がより
一層促進され、さらにＮ-オフセットドレイン領域３の
高濃度化が可能となる。したがって、耐圧を保ったま
ま、単位面積あたりのオン抵抗をより一層低減すること
ができる。 実施の形態５．図５は、本発明の実施の形態５にかかる
半導体装置の要部を示す縦断面図である。実施の形態５
は、実施の形態１のＰウェル領域５の代わりに、Ｐウェ
ル領域２０５を、Ｎ-オフセットドレイン領域３を囲む
ように形成したものである。一例として数値を挙げれ
ば、トレンチ２の側面と基板表面とのなす角は９０°で
あってもよい。この場合、たとえば、トレンチ２の幅お
よび深さは２０μｍであってもよい。あるいは、トレン
チ２の側面と基板表面とのなす角は、実施の形態２のよ
うにおおよそ７５°でもよいし、実施の形態３のように
おおよそ６０°でもよい。また、ゲート電極１０、ソー
ス電極１２およびドレイン電極１３の、トレンチ２上へ
の張り出し量は、特に限定しないが、たとえばそれぞれ
５μｍ、１０μｍおよび５μｍであってもよい。実施の
形態５のその他の構成は実施の形態１と同じであるの
で、実施の形態１と同じ構成については同一の符号を付
して説明を省略する。
態１と同様の効果に加えて、Ｎ-オフセットドレイン領
域３の、ソース側のトレンチ側面付近での空乏化がより
一層促進され、さらにＮ-オフセットドレイン領域３の
高濃度化が可能となる。したがって、耐圧を保ったま
ま、単位面積あたりのオン抵抗をより一層低減すること
ができる。 実施の形態５．図５は、本発明の実施の形態５にかかる
半導体装置の要部を示す縦断面図である。実施の形態５
は、実施の形態１のＰウェル領域５の代わりに、Ｐウェ
ル領域２０５を、Ｎ-オフセットドレイン領域３を囲む
ように形成したものである。一例として数値を挙げれ
ば、トレンチ２の側面と基板表面とのなす角は９０°で
あってもよい。この場合、たとえば、トレンチ２の幅お
よび深さは２０μｍであってもよい。あるいは、トレン
チ２の側面と基板表面とのなす角は、実施の形態２のよ
うにおおよそ７５°でもよいし、実施の形態３のように
おおよそ６０°でもよい。また、ゲート電極１０、ソー
ス電極１２およびドレイン電極１３の、トレンチ２上へ
の張り出し量は、特に限定しないが、たとえばそれぞれ
５μｍ、１０μｍおよび５μｍであってもよい。実施の
形態５のその他の構成は実施の形態１と同じであるの
で、実施の形態１と同じ構成については同一の符号を付
して説明を省略する。
【００２５】上述した実施の形態５によれば、実施の形
態１と同様の効果に加えて、Ｎ-オフセットドレイン領
域３の全体において空乏化が促進され、さらにＮ-オフ
セットドレイン領域３の高濃度化が可能となる。したが
って、耐圧を保ったまま、単位面積あたりのオン抵抗を
より一層低減することができる。 実施の形態６．図６は、本発明の実施の形態６にかかる
半導体装置の要部を示す縦断面図である。実施の形態６
は、トレンチ２のドレイン側の側面と、これと隣り合う
別のトレンチ２のドレイン側の側面との間にはＮ-オフ
セットドレイン領域３のみが存在する構成としたもので
ある。これに対して、実施の形態１では、トレンチ２の
ドレイン側の側面と、これと隣り合う別のトレンチ２の
ドレイン側の側面との間にはＮ-オフセットドレイン領
域３の他に、半導体基板１が存在する。実施の形態６に
おいて一例として数値を挙げれば、トレンチ２の側面と
基板表面とのなす角は９０°であってもよい。
態１と同様の効果に加えて、Ｎ-オフセットドレイン領
域３の全体において空乏化が促進され、さらにＮ-オフ
セットドレイン領域３の高濃度化が可能となる。したが
って、耐圧を保ったまま、単位面積あたりのオン抵抗を
より一層低減することができる。 実施の形態６．図６は、本発明の実施の形態６にかかる
半導体装置の要部を示す縦断面図である。実施の形態６
は、トレンチ２のドレイン側の側面と、これと隣り合う
別のトレンチ２のドレイン側の側面との間にはＮ-オフ
セットドレイン領域３のみが存在する構成としたもので
ある。これに対して、実施の形態１では、トレンチ２の
ドレイン側の側面と、これと隣り合う別のトレンチ２の
ドレイン側の側面との間にはＮ-オフセットドレイン領
域３の他に、半導体基板１が存在する。実施の形態６に
おいて一例として数値を挙げれば、トレンチ２の側面と
基板表面とのなす角は９０°であってもよい。
【００２６】この場合、たとえば、トレンチ２の幅およ
び深さは２０μｍであってもよい。あるいは、トレンチ
２の側面と基板表面とのなす角は、実施の形態２のよう
におおよそ７５°でもよいし、実施の形態３のようにお
およそ６０°でもよい。また、ゲート電極１０、ソース
電極１２およびドレイン電極１３の、トレンチ２上への
張り出し量は、特に限定しないが、たとえばそれぞれ５
μｍ、１０μｍおよび５μｍであってもよい。実施の形
態６のその他の構成は実施の形態１と同じであるので、
実施の形態１と同じ構成については同一の符号を付して
説明を省略する。
び深さは２０μｍであってもよい。あるいは、トレンチ
２の側面と基板表面とのなす角は、実施の形態２のよう
におおよそ７５°でもよいし、実施の形態３のようにお
およそ６０°でもよい。また、ゲート電極１０、ソース
電極１２およびドレイン電極１３の、トレンチ２上への
張り出し量は、特に限定しないが、たとえばそれぞれ５
μｍ、１０μｍおよび５μｍであってもよい。実施の形
態６のその他の構成は実施の形態１と同じであるので、
実施の形態１と同じ構成については同一の符号を付して
説明を省略する。
【００２７】上述した実施の形態６によれば、実施の形
態１と同様の効果に加えて、Ｎ+ドレイン領域８の幅が
小さくなるので、デバイスピッチをさらに縮小すること
ができる。したがって、耐圧を保ったまま、単位面積あ
たりのオン抵抗をより一層低減することができる。 実施の形態７．図７は、本発明の実施の形態７にかかる
半導体装置の要部を示す縦断面図である。実施の形態７
は、実施の形態６と同様にトレンチ２のドレイン側の側
面と、これと隣り合う別のトレンチ２のドレイン側の側
面との間をＮ-オフセットドレイン領域３のみで構成す
るとともに、Ｎ-オフセットドレイン領域３の、トレン
チ２内の絶縁物４と接する表面部分にＰ-電界緩和層１
６を形成したものである。一例として数値を挙げれば、
Ｐ-電界緩和層１６の表面濃度は１×１０16〜１×１０
17ｃｍ-3程度である。トレンチ２の側面と基板表面との
なす角は９０°であってもよい。
態１と同様の効果に加えて、Ｎ+ドレイン領域８の幅が
小さくなるので、デバイスピッチをさらに縮小すること
ができる。したがって、耐圧を保ったまま、単位面積あ
たりのオン抵抗をより一層低減することができる。 実施の形態７．図７は、本発明の実施の形態７にかかる
半導体装置の要部を示す縦断面図である。実施の形態７
は、実施の形態６と同様にトレンチ２のドレイン側の側
面と、これと隣り合う別のトレンチ２のドレイン側の側
面との間をＮ-オフセットドレイン領域３のみで構成す
るとともに、Ｎ-オフセットドレイン領域３の、トレン
チ２内の絶縁物４と接する表面部分にＰ-電界緩和層１
６を形成したものである。一例として数値を挙げれば、
Ｐ-電界緩和層１６の表面濃度は１×１０16〜１×１０
17ｃｍ-3程度である。トレンチ２の側面と基板表面との
なす角は９０°であってもよい。
【００２８】この場合、たとえば、トレンチ２の幅およ
び深さは２０μｍであってもよい。あるいは、トレンチ
２の側面と基板表面とのなす角は、実施の形態２のよう
におおよそ７５°でもよいし、実施の形態３のようにお
およそ６０°でもよい。また、ゲート電極１０、ソース
電極１２およびドレイン電極１３の、トレンチ２上への
張り出し量は、特に限定しないが、たとえばそれぞれ５
μｍ、１０μｍおよび５μｍであってもよい。実施の形
態７のその他の構成は実施の形態１と同じであるので、
実施の形態１と同じ構成については同一の符号を付して
説明を省略する。
び深さは２０μｍであってもよい。あるいは、トレンチ
２の側面と基板表面とのなす角は、実施の形態２のよう
におおよそ７５°でもよいし、実施の形態３のようにお
およそ６０°でもよい。また、ゲート電極１０、ソース
電極１２およびドレイン電極１３の、トレンチ２上への
張り出し量は、特に限定しないが、たとえばそれぞれ５
μｍ、１０μｍおよび５μｍであってもよい。実施の形
態７のその他の構成は実施の形態１と同じであるので、
実施の形態１と同じ構成については同一の符号を付して
説明を省略する。
【００２９】上述した実施の形態７によれば、実施の形
態１と同様の効果に加えて、つぎの効果も得られる。す
なわち、図７にＡ−Ａで示すトレンチ２のソース側にお
ける不純物濃度のプロファイルは、図８に示すようにＰ
-／Ｎ-／Ｐ-／Ｎ-／Ｐ-の５層構造となる。また、図７
にＢ−Ｂで示すトレンチ２のドレイン側における不純物
濃度のプロファイルは、図９に示すようにＰ-／Ｎ-／Ｐ
-の３層構造となる。したがって、ＲＥＳＵＲＦ効果に
より互いに空乏層を伸ばしあうため、耐圧を維持しなが
ら、それぞれの拡散層を高濃度化することができるの
で、Ｎ-オフセットドレイン領域３の濃度をより一層高
濃度化することができる。それによって、単位面積あた
りのオン抵抗をより一層低減させることができる。な
お、同様の効果は他の実施の形態においても得られる。
たとえば、実施の形態１では、不純物濃度のプロファイ
ルはソース側およびドレイン側の両方ともＮ-／Ｐ-／Ｎ
-の３層構造となる。 実施の形態８．図１０は、本発明の実施の形態８にかか
る半導体装置の要部を示す縦断面図である。この半導体
装置は、Ｐ型の半導体基板１、トレンチ２、ドレインド
リフト領域となるＮ-オフセットドレイン領域３、トレ
ンチ２内を埋める絶縁物４、Ｐウェル領域５、Ｐベース
領域６、Ｎ+ソース領域７、Ｎ+ドレイン領域８、酸化物
よりなるゲート絶縁膜９、ポリシリコンよりなるゲート
電極１０、層間絶縁膜１１、ソース電極１２、ドレイン
電極１３、パッシベーション膜１４、モールド樹脂１
５、およびフィールドプレートとなる導電体２１を備え
ており、横型トレンチＭＯＳＦＥＴを構成する。
態１と同様の効果に加えて、つぎの効果も得られる。す
なわち、図７にＡ−Ａで示すトレンチ２のソース側にお
ける不純物濃度のプロファイルは、図８に示すようにＰ
-／Ｎ-／Ｐ-／Ｎ-／Ｐ-の５層構造となる。また、図７
にＢ−Ｂで示すトレンチ２のドレイン側における不純物
濃度のプロファイルは、図９に示すようにＰ-／Ｎ-／Ｐ
-の３層構造となる。したがって、ＲＥＳＵＲＦ効果に
より互いに空乏層を伸ばしあうため、耐圧を維持しなが
ら、それぞれの拡散層を高濃度化することができるの
で、Ｎ-オフセットドレイン領域３の濃度をより一層高
濃度化することができる。それによって、単位面積あた
りのオン抵抗をより一層低減させることができる。な
お、同様の効果は他の実施の形態においても得られる。
たとえば、実施の形態１では、不純物濃度のプロファイ
ルはソース側およびドレイン側の両方ともＮ-／Ｐ-／Ｎ
-の３層構造となる。 実施の形態８．図１０は、本発明の実施の形態８にかか
る半導体装置の要部を示す縦断面図である。この半導体
装置は、Ｐ型の半導体基板１、トレンチ２、ドレインド
リフト領域となるＮ-オフセットドレイン領域３、トレ
ンチ２内を埋める絶縁物４、Ｐウェル領域５、Ｐベース
領域６、Ｎ+ソース領域７、Ｎ+ドレイン領域８、酸化物
よりなるゲート絶縁膜９、ポリシリコンよりなるゲート
電極１０、層間絶縁膜１１、ソース電極１２、ドレイン
電極１３、パッシベーション膜１４、モールド樹脂１
５、およびフィールドプレートとなる導電体２１を備え
ており、横型トレンチＭＯＳＦＥＴを構成する。
【００３０】半導体基板１の表面部分に絶縁物４で充填
されたトレンチ２が形成され、そのトレンチ２の周囲を
囲むようにＮ-オフセットドレイン領域３が設けられて
いる。また、トレンチ２のソース側にＰウェル領域５、
Ｐベース領域６およびＮ+ソース領域７があり、一方、
トレンチ２のドレイン側にＮ+ドレイン領域８がある。
また、ゲート絶縁膜９上のゲート電極１０はトレンチ２
の上まで伸長しており、同様に、ソース電極１２および
ドレイン電極１３も層間絶縁膜１１上でトレンチ２の上
まで伸長している。そして、その上をパッシベーション
膜１４が被覆し、モールド樹脂１５が保護している構成
は、図１に示す実施の形態１と同じである。導電体２１
は、トレンチ２内を埋める絶縁物４の中で、トレンチ２
の側面および底面から離れて、すなわちＮ-オフセット
ドレイン領域３から離れて設けられている。この導電体
２１は、層間絶縁膜１１を貫通するコンタクト部２２を
介して、たとえばソース電極１２に電気的に接続されて
いる。
されたトレンチ２が形成され、そのトレンチ２の周囲を
囲むようにＮ-オフセットドレイン領域３が設けられて
いる。また、トレンチ２のソース側にＰウェル領域５、
Ｐベース領域６およびＮ+ソース領域７があり、一方、
トレンチ２のドレイン側にＮ+ドレイン領域８がある。
また、ゲート絶縁膜９上のゲート電極１０はトレンチ２
の上まで伸長しており、同様に、ソース電極１２および
ドレイン電極１３も層間絶縁膜１１上でトレンチ２の上
まで伸長している。そして、その上をパッシベーション
膜１４が被覆し、モールド樹脂１５が保護している構成
は、図１に示す実施の形態１と同じである。導電体２１
は、トレンチ２内を埋める絶縁物４の中で、トレンチ２
の側面および底面から離れて、すなわちＮ-オフセット
ドレイン領域３から離れて設けられている。この導電体
２１は、層間絶縁膜１１を貫通するコンタクト部２２を
介して、たとえばソース電極１２に電気的に接続されて
いる。
【００３１】ここで、一例として、半導体基板１の比抵
抗を１００Ωｃｍ程度とし、トレンチ２の幅および深さ
をともに２０μｍとし、トレンチ２の側面と基板表面と
がなす角を９０°とする。また、導電体２１をたとえば
ポリシリコンで作製し、トレンチ２の、ソース側の側面
およびドレイン側の側面からそれぞれ４μｍ程度および
１５μｍ程度離すとともに、トレンチ２の底面から１０
μｍ程度離す。また、Ｎ-オフセットドレイン領域３の
表面濃度を５×１０15〜５×１０16ｃｍ-3とし、Ｎ-オ
フセットドレイン領域３の深さを６μｍ程度とする。ま
た、ゲート電極１０、ソース電極１２およびドレイン電
極１３の、トレンチ２上への張り出し量をそれぞれ２μ
ｍ程度、１０μｍおよび５μｍとする。この半導体装置
の耐圧は７００Ｖ程度となる。
抗を１００Ωｃｍ程度とし、トレンチ２の幅および深さ
をともに２０μｍとし、トレンチ２の側面と基板表面と
がなす角を９０°とする。また、導電体２１をたとえば
ポリシリコンで作製し、トレンチ２の、ソース側の側面
およびドレイン側の側面からそれぞれ４μｍ程度および
１５μｍ程度離すとともに、トレンチ２の底面から１０
μｍ程度離す。また、Ｎ-オフセットドレイン領域３の
表面濃度を５×１０15〜５×１０16ｃｍ-3とし、Ｎ-オ
フセットドレイン領域３の深さを６μｍ程度とする。ま
た、ゲート電極１０、ソース電極１２およびドレイン電
極１３の、トレンチ２上への張り出し量をそれぞれ２μ
ｍ程度、１０μｍおよび５μｍとする。この半導体装置
の耐圧は７００Ｖ程度となる。
【００３２】上述した構成の半導体装置では、導電体２
１のフィールドプレート効果により、Ｎ-オフセットド
レイン領域３の、ソース側のトレンチ側面付近が空乏化
されるので、そこでの電界集中が緩和される。また、上
述した寸法関係の場合、デバイスピッチは４０μｍ程度
となる。したがって、デバイスピッチの縮小と、フィー
ルドプレートによるＮ-オフセットドレイン領域３の高
濃度化により、単位面積あたりのオン抵抗が従来の１／
２程度に改善される。
１のフィールドプレート効果により、Ｎ-オフセットド
レイン領域３の、ソース側のトレンチ側面付近が空乏化
されるので、そこでの電界集中が緩和される。また、上
述した寸法関係の場合、デバイスピッチは４０μｍ程度
となる。したがって、デバイスピッチの縮小と、フィー
ルドプレートによるＮ-オフセットドレイン領域３の高
濃度化により、単位面積あたりのオン抵抗が従来の１／
２程度に改善される。
【００３３】フィールドプレート効果により電解集中が
緩和されることから、例えば図１７に示すようにゲート
電極１０’をトレンチ２の上に伸長しない配置とするこ
ともできる。つぎに、図１０に示す構成の半導体装置の
製造方法について説明する。半導体基板１の表面部分
に、Ｐウェル領域５およびトレンチ２を形成し、トレン
チ２内に堆積させたドープドポリシリコンからの不純物
拡散によりＮ-オフセットドレイン領域３を形成した
後、トレンチ２内のポリシリコンを除去し、トレンチ２
内を絶縁物４で埋める工程までは上述した実施の形態１
と同じである。トレンチ２内を絶縁物４で埋めた後、そ
の絶縁物４の表面部分にフォトエッチング技術により、
幅おおよそ１μｍで深さおおよそ１０μｍのトレンチを
形成し、そのトレンチ内にポリシリコンを充填して導電
体２１とする。
緩和されることから、例えば図１７に示すようにゲート
電極１０’をトレンチ２の上に伸長しない配置とするこ
ともできる。つぎに、図１０に示す構成の半導体装置の
製造方法について説明する。半導体基板１の表面部分
に、Ｐウェル領域５およびトレンチ２を形成し、トレン
チ２内に堆積させたドープドポリシリコンからの不純物
拡散によりＮ-オフセットドレイン領域３を形成した
後、トレンチ２内のポリシリコンを除去し、トレンチ２
内を絶縁物４で埋める工程までは上述した実施の形態１
と同じである。トレンチ２内を絶縁物４で埋めた後、そ
の絶縁物４の表面部分にフォトエッチング技術により、
幅おおよそ１μｍで深さおおよそ１０μｍのトレンチを
形成し、そのトレンチ内にポリシリコンを充填して導電
体２１とする。
【００３４】その後、ゲート絶縁膜９を形成し、その上
にポリシリコンを堆積しフォトエッチング技術によりゲ
ート電極１０を形成する。ゲート電極１０のソース側の
端部によるセルフアラインで、Ｐウェル領域５の表面部
分にＰベース領域６、Ｎ+ソース領域７を形成する。Ｎ+
ソース領域７と同時、または別々にトレンチ２の反対側
のＮ-オフセットドレイン領域３の表面部分にＮ+ドレイ
ン領域８を形成する。層間絶縁膜１１を堆積し、その層
間絶縁膜１１にコンタクトホールを開口させた後、ソー
ス電極１２をトレンチ２上に１０μｍ張り出して形成す
る。ソース電極１２を形成するための金属層の積層時に
コンタクトホール内に堆積した金属によりコンタクト部
２２ができ、ソース電極１２と導電体２１とが電気的に
接続される。
にポリシリコンを堆積しフォトエッチング技術によりゲ
ート電極１０を形成する。ゲート電極１０のソース側の
端部によるセルフアラインで、Ｐウェル領域５の表面部
分にＰベース領域６、Ｎ+ソース領域７を形成する。Ｎ+
ソース領域７と同時、または別々にトレンチ２の反対側
のＮ-オフセットドレイン領域３の表面部分にＮ+ドレイ
ン領域８を形成する。層間絶縁膜１１を堆積し、その層
間絶縁膜１１にコンタクトホールを開口させた後、ソー
ス電極１２をトレンチ２上に１０μｍ張り出して形成す
る。ソース電極１２を形成するための金属層の積層時に
コンタクトホール内に堆積した金属によりコンタクト部
２２ができ、ソース電極１２と導電体２１とが電気的に
接続される。
【００３５】また、ドレイン電極１３をトレンチ２上に
５μｍ張り出して形成する。最後に、プラズマ窒化膜よ
りなるパッシベーション膜１４を被着し、それをモール
ド樹脂中に封入する。従来の横型ＤＭＯＳＦＥＴの製造
工程に、トレンチ２の形成工程、トレンチ２を埋める絶
縁物４の充填工程、絶縁物４にトレンチを形成する工
程、およびそのトレンチを導電体で埋める工程が増える
だけで、特に困難な工程はない。
５μｍ張り出して形成する。最後に、プラズマ窒化膜よ
りなるパッシベーション膜１４を被着し、それをモール
ド樹脂中に封入する。従来の横型ＤＭＯＳＦＥＴの製造
工程に、トレンチ２の形成工程、トレンチ２を埋める絶
縁物４の充填工程、絶縁物４にトレンチを形成する工
程、およびそのトレンチを導電体で埋める工程が増える
だけで、特に困難な工程はない。
【００３６】上述した実施の形態８によれば、フィール
ドプレートとなる導電体２１が設けられているため、バ
ルク内部の電界が緩和され、７００Ｖの高耐圧を有する
半導体装置が得られる。また、実施の形態８によれば、
フィールドプレートの効果により、オフセットドレイン
領域３を高濃度化することができるので、耐圧と単位面
積あたりのオン抵抗のトレードオフを改善することがで
きる。また、実施の形態８によれば、工数を大幅に増大
させることなく、７００Ｖの高耐圧を有する半導体装置
を得ることができる。また、実施の形態８によれば、ト
レンチ２上でのソース電極１２とドレイン電極１３との
間の距離が５μｍに狭まるので、モールド樹脂１５中の
イオンがＮ-オフセットドレイン領域３に与える影響を
遮断することができる。
ドプレートとなる導電体２１が設けられているため、バ
ルク内部の電界が緩和され、７００Ｖの高耐圧を有する
半導体装置が得られる。また、実施の形態８によれば、
フィールドプレートの効果により、オフセットドレイン
領域３を高濃度化することができるので、耐圧と単位面
積あたりのオン抵抗のトレードオフを改善することがで
きる。また、実施の形態８によれば、工数を大幅に増大
させることなく、７００Ｖの高耐圧を有する半導体装置
を得ることができる。また、実施の形態８によれば、ト
レンチ２上でのソース電極１２とドレイン電極１３との
間の距離が５μｍに狭まるので、モールド樹脂１５中の
イオンがＮ-オフセットドレイン領域３に与える影響を
遮断することができる。
【００３７】なお、図１１に示すように、半導体基板１
の比抵抗を１００Ωｃｍ程度とし、トレンチ２の幅およ
び深さをそれぞれ１０μｍおよび２５μｍとし、トレン
チ２の側面と基板表面とがなす角を９０°とし、導電体
２１を、トレンチ２の、ソース側の側面、ドレイン側の
側面および底面からそれぞれ２μｍ、７μｍおよび１５
μｍ離す。また、Ｎ-オフセットドレイン領域３の表面
濃度を５×１０15〜５×１０16ｃｍ-3とし、Ｎ-オフセ
ットドレイン領域３の深さを６μｍ程度とする。また、
ゲート電極１０、ソース電極１２およびドレイン電極１
３の、トレンチ２上への張り出し量をそれぞれ１μｍ、
５μｍおよび４μｍとする。この場合の半導体装置の耐
圧は７００Ｖ程度である。したがって、このような寸法
にすることによって、耐圧７００Ｖを保持しつつ、デバ
イスピッチが３０μｍ程度となるため、単位面積あたり
のオン抵抗が従来の１／３程度に改善される。 実施の形態９．図１２は、本発明の実施の形態９にかか
る半導体装置の要部を示す縦断面図である。実施の形態
９は、トレンチ２のドレイン側の側面と、これと隣り合
う別のトレンチ２のドレイン側の側面との間にはＮ-オ
フセットドレイン領域３のみが存在する構成としたもの
である。これに対して、実施の形態８では、トレンチ２
のドレイン側の側面と、これと隣り合う別のトレンチ２
のドレイン側の側面との間にはＮ-オフセットドレイン
領域３の他に、半導体基板１が存在する。
の比抵抗を１００Ωｃｍ程度とし、トレンチ２の幅およ
び深さをそれぞれ１０μｍおよび２５μｍとし、トレン
チ２の側面と基板表面とがなす角を９０°とし、導電体
２１を、トレンチ２の、ソース側の側面、ドレイン側の
側面および底面からそれぞれ２μｍ、７μｍおよび１５
μｍ離す。また、Ｎ-オフセットドレイン領域３の表面
濃度を５×１０15〜５×１０16ｃｍ-3とし、Ｎ-オフセ
ットドレイン領域３の深さを６μｍ程度とする。また、
ゲート電極１０、ソース電極１２およびドレイン電極１
３の、トレンチ２上への張り出し量をそれぞれ１μｍ、
５μｍおよび４μｍとする。この場合の半導体装置の耐
圧は７００Ｖ程度である。したがって、このような寸法
にすることによって、耐圧７００Ｖを保持しつつ、デバ
イスピッチが３０μｍ程度となるため、単位面積あたり
のオン抵抗が従来の１／３程度に改善される。 実施の形態９．図１２は、本発明の実施の形態９にかか
る半導体装置の要部を示す縦断面図である。実施の形態
９は、トレンチ２のドレイン側の側面と、これと隣り合
う別のトレンチ２のドレイン側の側面との間にはＮ-オ
フセットドレイン領域３のみが存在する構成としたもの
である。これに対して、実施の形態８では、トレンチ２
のドレイン側の側面と、これと隣り合う別のトレンチ２
のドレイン側の側面との間にはＮ-オフセットドレイン
領域３の他に、半導体基板１が存在する。
【００３８】実施の形態９において一例として数値を挙
げれば、トレンチ２の幅および深さはそれぞれ１０μｍ
および２５μｍであり、トレンチ２の側面と基板表面と
のなす角は９０°であり、導電体２１は、トレンチ２
の、ソース側の側面、ドレイン側の側面および底面から
それぞれ２μｍ、７μｍおよび１０μｍ離れている。ま
た、ゲート電極１０、ソース電極１２およびドレイン電
極１３の、トレンチ２上への張り出し量はそれぞれ１μ
ｍ、５μｍおよび４μｍである。実施の形態９のその他
の構成は実施の形態８と同じであるので、実施の形態８
と同じ構成については同一の符号を付して説明を省略す
る。
げれば、トレンチ２の幅および深さはそれぞれ１０μｍ
および２５μｍであり、トレンチ２の側面と基板表面と
のなす角は９０°であり、導電体２１は、トレンチ２
の、ソース側の側面、ドレイン側の側面および底面から
それぞれ２μｍ、７μｍおよび１０μｍ離れている。ま
た、ゲート電極１０、ソース電極１２およびドレイン電
極１３の、トレンチ２上への張り出し量はそれぞれ１μ
ｍ、５μｍおよび４μｍである。実施の形態９のその他
の構成は実施の形態８と同じであるので、実施の形態８
と同じ構成については同一の符号を付して説明を省略す
る。
【００３９】上述した実施の形態９によれば、実施の形
態８と同様の効果に加えて、つぎのような効果が得られ
る。すなわち、図１２に示すように、複数個のデバイス
がソースからドレインのデバイスピッチの対称形をなす
ように形成された場合に、Ｎ -オフセットドレイン領域
３の、Ｎ+ドレイン領域８の下側部分は隣り合う２個の
トレンチ２，２によって挟まれた構成となり、かつフィ
ールドプレートとなる導電体２１がソース電極１２に電
気的に接続されているため、Ｎ-オフセットドレイン領
域３の、Ｎ+ドレイン領域８の下側部分は両側から空乏
化されることになる。したがって、Ｎ-オフセットドレ
イン領域３の、Ｎ+ドレイン領域８の下側部分をより高
濃度化することができるので、オン抵抗をさらに低減す
ることができる。ソース側についても同様に、空乏層を
広げる方向であるため、Ｎ-オフセットドレイン領域３
のソース側部分をより高濃度化することができる。 実施の形態１０．図１３は、本発明の実施の形態１０に
かかる半導体装置の要部を示す縦断面図である。実施の
形態１０は、実施の形態８のフィールドプレートとなる
導電体２１の代わりに、フィールドプレートとして下端
が狭くなるように側面が傾斜した形状の導電体１２１を
設けたものである。一例として数値を挙げれば、トレン
チ２の幅および深さはともに２０μｍであり、トレンチ
２の側面と基板表面とのなす角は９０°である。また、
導電体１２１は、その上端において、トレンチ２の、ソ
ース側の側面およびドレイン側の側面からそれぞれ２μ
ｍおよび１３μｍ離れており、かつその下端において、
トレンチ２の、ソース側の側面から４μｍ離れている。
さらに、導電体１２１はトレンチ２の底面から１０μｍ
離れている。また、ゲート電極１０、ソース電極１２お
よびドレイン電極１３の、トレンチ２上への張り出し量
はそれぞれ２μｍ、１０μｍおよび５μｍである。実施
の形態１０のその他の構成は実施の形態８と同じである
ので、実施の形態８と同じ構成については同一の符号を
付して説明を省略する。
態８と同様の効果に加えて、つぎのような効果が得られ
る。すなわち、図１２に示すように、複数個のデバイス
がソースからドレインのデバイスピッチの対称形をなす
ように形成された場合に、Ｎ -オフセットドレイン領域
３の、Ｎ+ドレイン領域８の下側部分は隣り合う２個の
トレンチ２，２によって挟まれた構成となり、かつフィ
ールドプレートとなる導電体２１がソース電極１２に電
気的に接続されているため、Ｎ-オフセットドレイン領
域３の、Ｎ+ドレイン領域８の下側部分は両側から空乏
化されることになる。したがって、Ｎ-オフセットドレ
イン領域３の、Ｎ+ドレイン領域８の下側部分をより高
濃度化することができるので、オン抵抗をさらに低減す
ることができる。ソース側についても同様に、空乏層を
広げる方向であるため、Ｎ-オフセットドレイン領域３
のソース側部分をより高濃度化することができる。 実施の形態１０．図１３は、本発明の実施の形態１０に
かかる半導体装置の要部を示す縦断面図である。実施の
形態１０は、実施の形態８のフィールドプレートとなる
導電体２１の代わりに、フィールドプレートとして下端
が狭くなるように側面が傾斜した形状の導電体１２１を
設けたものである。一例として数値を挙げれば、トレン
チ２の幅および深さはともに２０μｍであり、トレンチ
２の側面と基板表面とのなす角は９０°である。また、
導電体１２１は、その上端において、トレンチ２の、ソ
ース側の側面およびドレイン側の側面からそれぞれ２μ
ｍおよび１３μｍ離れており、かつその下端において、
トレンチ２の、ソース側の側面から４μｍ離れている。
さらに、導電体１２１はトレンチ２の底面から１０μｍ
離れている。また、ゲート電極１０、ソース電極１２お
よびドレイン電極１３の、トレンチ２上への張り出し量
はそれぞれ２μｍ、１０μｍおよび５μｍである。実施
の形態１０のその他の構成は実施の形態８と同じである
ので、実施の形態８と同じ構成については同一の符号を
付して説明を省略する。
【００４０】上述した実施の形態１０によれば、実施の
形態８と同様の効果に加えて、フィールドプレートとな
る導電体１２１が、その下端に向かって狭くなる形状を
なしていることによって、Ｎ-オフセットドレイン領域
３のソース側端部の電界を緩和することができるという
効果が得られる。 実施の形態１１．図１４は、本発明の実施の形態１１に
かかる半導体装置の要部を示す縦断面図である。実施の
形態１１は、実施の形態８の半導体装置において、トレ
ンチ２を埋める絶縁物４内に第２のフィールドプレート
となる導電体３１をさらに設け、この導電体３１をコン
タクト部３２を介してドレイン電極１３に電気的に接続
したものである。一例として数値を挙げれば、トレンチ
２の幅および深さはともに２０μｍであり、トレンチ２
の側面と基板表面とのなす角は９０°である。また、ソ
ース電極１２に電気的に接続された導電体２１は、トレ
ンチ２の、ソース側の側面および底面からそれぞれ４μ
ｍおよび１０μｍ離れている。
形態８と同様の効果に加えて、フィールドプレートとな
る導電体１２１が、その下端に向かって狭くなる形状を
なしていることによって、Ｎ-オフセットドレイン領域
３のソース側端部の電界を緩和することができるという
効果が得られる。 実施の形態１１．図１４は、本発明の実施の形態１１に
かかる半導体装置の要部を示す縦断面図である。実施の
形態１１は、実施の形態８の半導体装置において、トレ
ンチ２を埋める絶縁物４内に第２のフィールドプレート
となる導電体３１をさらに設け、この導電体３１をコン
タクト部３２を介してドレイン電極１３に電気的に接続
したものである。一例として数値を挙げれば、トレンチ
２の幅および深さはともに２０μｍであり、トレンチ２
の側面と基板表面とのなす角は９０°である。また、ソ
ース電極１２に電気的に接続された導電体２１は、トレ
ンチ２の、ソース側の側面および底面からそれぞれ４μ
ｍおよび１０μｍ離れている。
【００４１】第２のフィールドプレートとなる導電体３
１は、トレンチ２の、ドレイン側の側面および底面から
それぞれ４μｍおよび１０μｍ離れている。そして、導
電体２１ともう一方の導電体３１との間の距離は１０μ
ｍである。また、ゲート電極１０、ソース電極１２およ
びドレイン電極１３の、トレンチ２上への張り出し量は
それぞれ２μｍ、１０μｍおよび５μｍである。実施の
形態１１のその他の構成は実施の形態８と同じであるの
で、実施の形態８と同じ構成については同一の符号を付
して説明を省略する。
１は、トレンチ２の、ドレイン側の側面および底面から
それぞれ４μｍおよび１０μｍ離れている。そして、導
電体２１ともう一方の導電体３１との間の距離は１０μ
ｍである。また、ゲート電極１０、ソース電極１２およ
びドレイン電極１３の、トレンチ２上への張り出し量は
それぞれ２μｍ、１０μｍおよび５μｍである。実施の
形態１１のその他の構成は実施の形態８と同じであるの
で、実施の形態８と同じ構成については同一の符号を付
して説明を省略する。
【００４２】上述した実施の形態１１によれば、実施の
形態８と同様の効果に加えて、第２のフィールドプレー
ト（導電体３１）がドレイン電極１３に電気的に接続さ
れているため、Ｎ+ドレイン領域８の端部の電界を緩和
することができるという効果が得られる。 実施の形態１２．図１５は、本発明の実施の形態１２に
かかる半導体装置の要部を示す縦断面図である。実施の
形態１２は、実施の形態８の半導体装置において、トレ
ンチ２を埋める絶縁物４内にさらに別のフィールドプレ
ートとなる導電体２３を設け、この導電体２３をコンタ
クト部２４を介してソース電極１２に電気的に接続した
ものである。つまり、実施の形態１２では、ソース電極
１２に複数、たとえば２個のフィールドプレートとなる
導電体２１，２３を電気的に接続した構成となってい
る。そして、２個の導電体２１，２３のうち、よりソー
ス側に位置する導電体２１の方が、もう一方の導電体２
３よりもトレンチ２の底面から離れている。一例として
数値を挙げれば、トレンチ２の幅および深さはともに２
０μｍであり、トレンチ２の側面と基板表面とのなす角
は９０°である。
形態８と同様の効果に加えて、第２のフィールドプレー
ト（導電体３１）がドレイン電極１３に電気的に接続さ
れているため、Ｎ+ドレイン領域８の端部の電界を緩和
することができるという効果が得られる。 実施の形態１２．図１５は、本発明の実施の形態１２に
かかる半導体装置の要部を示す縦断面図である。実施の
形態１２は、実施の形態８の半導体装置において、トレ
ンチ２を埋める絶縁物４内にさらに別のフィールドプレ
ートとなる導電体２３を設け、この導電体２３をコンタ
クト部２４を介してソース電極１２に電気的に接続した
ものである。つまり、実施の形態１２では、ソース電極
１２に複数、たとえば２個のフィールドプレートとなる
導電体２１，２３を電気的に接続した構成となってい
る。そして、２個の導電体２１，２３のうち、よりソー
ス側に位置する導電体２１の方が、もう一方の導電体２
３よりもトレンチ２の底面から離れている。一例として
数値を挙げれば、トレンチ２の幅および深さはともに２
０μｍであり、トレンチ２の側面と基板表面とのなす角
は９０°である。
【００４３】また、２個の導電体２１，２３のうちより
ソース側に位置する導電体２１は、トレンチ２の、ソー
ス側の側面および底面からそれぞれ１μｍおよび１５μ
ｍ離れている。この導電体２１よりもトレンチ２の中央
よりの導電体２３は、トレンチ２の、ドレイン側の側面
および底面からそれぞれ１６μｍおよび８μｍ離れてい
る。また、ゲート電極１０、ソース電極１２およびドレ
イン電極１３の、トレンチ２上への張り出し量はそれぞ
れ１μｍ、１０μｍおよび５μｍである。実施の形態１
２のその他の構成は実施の形態８と同じであるので、実
施の形態８と同じ構成については同一の符号を付して説
明を省略する。
ソース側に位置する導電体２１は、トレンチ２の、ソー
ス側の側面および底面からそれぞれ１μｍおよび１５μ
ｍ離れている。この導電体２１よりもトレンチ２の中央
よりの導電体２３は、トレンチ２の、ドレイン側の側面
および底面からそれぞれ１６μｍおよび８μｍ離れてい
る。また、ゲート電極１０、ソース電極１２およびドレ
イン電極１３の、トレンチ２上への張り出し量はそれぞ
れ１μｍ、１０μｍおよび５μｍである。実施の形態１
２のその他の構成は実施の形態８と同じであるので、実
施の形態８と同じ構成については同一の符号を付して説
明を省略する。
【００４４】上述した実施の形態１２によれば、実施の
形態８と同様の効果に加えて、ソース電極１２に２個の
導電体２１，２３が電気的に接続された２段フィールド
プレート構成となるため、１段目のフィールドプレート
（導電体２１）をトレンチ２の、ソース側の側面により
近づけることができるので、ソース側の電界およびドレ
イン側の電界の両方を効果的に緩和することができる。 実施の形態１３．図１６は、本発明の実施の形態１３に
かかる半導体装置の要部を示す縦断面図である。実施の
形態１３は、実施の形態８の導電体２１およびコンタク
ト部２２をなくし、トレンチ２を埋める絶縁物４内にフ
ィールドプレートとなる導電体２２１を設け、この導電
体２２１をゲート電極１０に電気的に接続したものであ
る。一例として数値を挙げれば、トレンチ２の幅および
深さはともに２０μｍであり、トレンチ２の側面と基板
表面とのなす角は９０°である。また、導電体２２１
は、トレンチ２の、ソース側の側面、ドレイン側の側面
および底面からそれぞれ４μｍ、１５μｍおよび１０μ
ｍ離れている。また、ゲート電極１０、ソース電極１２
およびドレイン電極１３の、トレンチ２上への張り出し
量はそれぞれ２μｍ、１０μｍおよび５μｍである。
形態８と同様の効果に加えて、ソース電極１２に２個の
導電体２１，２３が電気的に接続された２段フィールド
プレート構成となるため、１段目のフィールドプレート
（導電体２１）をトレンチ２の、ソース側の側面により
近づけることができるので、ソース側の電界およびドレ
イン側の電界の両方を効果的に緩和することができる。 実施の形態１３．図１６は、本発明の実施の形態１３に
かかる半導体装置の要部を示す縦断面図である。実施の
形態１３は、実施の形態８の導電体２１およびコンタク
ト部２２をなくし、トレンチ２を埋める絶縁物４内にフ
ィールドプレートとなる導電体２２１を設け、この導電
体２２１をゲート電極１０に電気的に接続したものであ
る。一例として数値を挙げれば、トレンチ２の幅および
深さはともに２０μｍであり、トレンチ２の側面と基板
表面とのなす角は９０°である。また、導電体２２１
は、トレンチ２の、ソース側の側面、ドレイン側の側面
および底面からそれぞれ４μｍ、１５μｍおよび１０μ
ｍ離れている。また、ゲート電極１０、ソース電極１２
およびドレイン電極１３の、トレンチ２上への張り出し
量はそれぞれ２μｍ、１０μｍおよび５μｍである。
【００４５】実施の形態１３のその他の構成は実施の形
態８と同じであるので、実施の形態８と同じ構成につい
ては同一の符号を付して説明を省略する。実施の形態１
３の半導体装置を製造するにあたっては、ゲート電極１
０を形成するためにポリシリコンを積層させる際に、そ
のポリシリコンを、トレンチ２内の絶縁物４に形成した
トレンチ内にも堆積させ、それによって導電体２２１を
ゲート電極１０と同時に形成すればよい。
態８と同じであるので、実施の形態８と同じ構成につい
ては同一の符号を付して説明を省略する。実施の形態１
３の半導体装置を製造するにあたっては、ゲート電極１
０を形成するためにポリシリコンを積層させる際に、そ
のポリシリコンを、トレンチ２内の絶縁物４に形成した
トレンチ内にも堆積させ、それによって導電体２２１を
ゲート電極１０と同時に形成すればよい。
【００４６】上述した実施の形態１３によれば、実施の
形態８と同様の効果に加えて、ポリシリコンよりなる導
電体２２１がゲート電極１０と同時に形成されるので、
ゲート電極１０の形成工程の他に、導電体２２１を形成
する工程を追加する必要がないので、工程を簡略化する
ことができるという効果が得られる。以上において本発
明は、上述した各実施の形態に限らず、種々変更可能で
ある。また、実施の形態１〜実施の形態７と実施の形態
８〜実施の形態１３を任意に組み合わせることができ
る。また、実施の形態１〜実施の形態７において、トレ
ンチ側面と基板表面とのなす角度は６０°、７５°また
は９０°に限らず、３０°〜９０°の角度であればよ
い。
形態８と同様の効果に加えて、ポリシリコンよりなる導
電体２２１がゲート電極１０と同時に形成されるので、
ゲート電極１０の形成工程の他に、導電体２２１を形成
する工程を追加する必要がないので、工程を簡略化する
ことができるという効果が得られる。以上において本発
明は、上述した各実施の形態に限らず、種々変更可能で
ある。また、実施の形態１〜実施の形態７と実施の形態
８〜実施の形態１３を任意に組み合わせることができ
る。また、実施の形態１〜実施の形態７において、トレ
ンチ側面と基板表面とのなす角度は６０°、７５°また
は９０°に限らず、３０°〜９０°の角度であればよ
い。
【００４７】
【発明の効果】本発明によれば、ソース電極およびドレ
イン電極がフィールドプレートとしての機能を有するた
め、バルク内部の電界が緩和され、高耐圧化が実現され
るとともに、このフィールドプレートの効果により、オ
フセットドレイン領域を高濃度化することができるた
め、耐圧と単位面積あたりのオン抵抗のトレードオフが
改善される。また、トレンチ上方におけるソース電極と
ドレイン電極との間の距離が狭まるので、モールド樹脂
中のイオンの影響を遮断することができる。また、従来
の横型ＤＭＯＳＦＥＴの製造工程に、トレンチの形成工
程およびトレンチを埋める絶縁物の充填工程を追加する
だけでよいため、工数を大幅に増大させることなく、２
００Ｖ以上の耐圧を有する横型高耐圧トレンチＭＯＳＦ
ＥＴを構成する半導体装置が得られる。
イン電極がフィールドプレートとしての機能を有するた
め、バルク内部の電界が緩和され、高耐圧化が実現され
るとともに、このフィールドプレートの効果により、オ
フセットドレイン領域を高濃度化することができるた
め、耐圧と単位面積あたりのオン抵抗のトレードオフが
改善される。また、トレンチ上方におけるソース電極と
ドレイン電極との間の距離が狭まるので、モールド樹脂
中のイオンの影響を遮断することができる。また、従来
の横型ＤＭＯＳＦＥＴの製造工程に、トレンチの形成工
程およびトレンチを埋める絶縁物の充填工程を追加する
だけでよいため、工数を大幅に増大させることなく、２
００Ｖ以上の耐圧を有する横型高耐圧トレンチＭＯＳＦ
ＥＴを構成する半導体装置が得られる。
【００４８】別の発明によれば、トレンチ内部に絶縁物
を介してフィールドプレートとなる導電体が設けられて
いるため、オフ耐圧が向上する。また、フィールドプレ
ートがあることによって、オフセットドレイン領域を高
濃度化することができるため、耐圧と単位面積あたりの
オン抵抗のトレードオフが改善される。また、従来の横
型ＤＭＯＳＦＥＴの製造工程に、トレンチの形成工程、
トレンチを埋める絶縁物の充填工程、その絶縁物にトレ
ンチを形成する工程、およびそのトレンチを導電体で埋
める工程を追加するだけでよいため、工数を大幅に増大
させることなく、２００Ｖ以上の耐圧を有する横型高耐
圧トレンチＭＯＳＦＥＴを構成する半導体装置が得られ
る。
を介してフィールドプレートとなる導電体が設けられて
いるため、オフ耐圧が向上する。また、フィールドプレ
ートがあることによって、オフセットドレイン領域を高
濃度化することができるため、耐圧と単位面積あたりの
オン抵抗のトレードオフが改善される。また、従来の横
型ＤＭＯＳＦＥＴの製造工程に、トレンチの形成工程、
トレンチを埋める絶縁物の充填工程、その絶縁物にトレ
ンチを形成する工程、およびそのトレンチを導電体で埋
める工程を追加するだけでよいため、工数を大幅に増大
させることなく、２００Ｖ以上の耐圧を有する横型高耐
圧トレンチＭＯＳＦＥＴを構成する半導体装置が得られ
る。
【図１】本発明の実施の形態１にかかる半導体装置の要
部を示す縦断面図である。
部を示す縦断面図である。
【図２】本発明の実施の形態２にかかる半導体装置の要
部を示す縦断面図である。
部を示す縦断面図である。
【図３】本発明の実施の形態３にかかる半導体装置の要
部を示す縦断面図である。
部を示す縦断面図である。
【図４】本発明の実施の形態４にかかる半導体装置の要
部を示す縦断面図である。
部を示す縦断面図である。
【図５】本発明の実施の形態５にかかる半導体装置の要
部を示す縦断面図である。
部を示す縦断面図である。
【図６】本発明の実施の形態６にかかる半導体装置の要
部を示す縦断面図である。
部を示す縦断面図である。
【図７】本発明の実施の形態７にかかる半導体装置の要
部を示す縦断面図である。
部を示す縦断面図である。
【図８】図７にＡ−Ａで示すトレンチのソース側におけ
る不純物濃度のプロファイルを示す概略図である。
る不純物濃度のプロファイルを示す概略図である。
【図９】図７にＢ−Ｂで示すトレンチのドレイン側にお
ける不純物濃度のプロファイルを示す概略図である。
ける不純物濃度のプロファイルを示す概略図である。
【図１０】本発明の実施の形態８にかかる半導体装置の
要部を示す縦断面図である。
要部を示す縦断面図である。
【図１１】本発明の実施の形態８にかかる半導体装置の
他の例の要部を示す縦断面図である。
他の例の要部を示す縦断面図である。
【図１２】本発明の実施の形態９にかかる半導体装置の
要部を示す縦断面図である。
要部を示す縦断面図である。
【図１３】本発明の実施の形態１０にかかる半導体装置
の要部を示す縦断面図である。
の要部を示す縦断面図である。
【図１４】本発明の実施の形態１１にかかる半導体装置
の要部を示す縦断面図である。
の要部を示す縦断面図である。
【図１５】本発明の実施の形態１２にかかる半導体装置
の要部を示す縦断面図である。
の要部を示す縦断面図である。
【図１６】本発明の実施の形態１３にかかる半導体装置
の要部を示す縦断面図である。
の要部を示す縦断面図である。
【図１７】本発明の実施の形態８にかかる半導体装置の
他の例の要部を示す縦断面図である。
他の例の要部を示す縦断面図である。
１ 半導体基板
２，１０２，２０２ トレンチ
３ Ｎ-オフセットドレイン領域（ドレインドリフト領
域） ４ 絶縁物 ５，２０５ ウェル領域 ６ ベース領域 ７ ソース領域 ８ ドレイン領域 ９ ゲート絶縁膜 １０，１０’ ゲート電極 １１ 層間絶縁膜 １２ ソース電極 １３ ドレイン電極 １４ パッシベーション膜 １５ モールド樹脂 １６ 電界緩和層 ２１，１２１，２２１ フィールドプレートとなる導電
体 ３１ 第２のフィールドプレートとなる導電体 １０５ エピタキシャル成長層
域） ４ 絶縁物 ５，２０５ ウェル領域 ６ ベース領域 ７ ソース領域 ８ ドレイン領域 ９ ゲート絶縁膜 １０，１０’ ゲート電極 １１ 層間絶縁膜 １２ ソース電極 １３ ドレイン電極 １４ パッシベーション膜 １５ モールド樹脂 １６ 電界緩和層 ２１，１２１，２２１ フィールドプレートとなる導電
体 ３１ 第２のフィールドプレートとなる導電体 １０５ エピタキシャル成長層
Claims (23)
- 【請求項１】第１導電型の半導体基板の表面部分に形成
された第２導電型のソース領域と、 前記半導体基板の、前記ソース領域から離れた表面部分
に形成された第２導電型のドレインドリフト領域と、 前記ドレインドリフト領域の表面部分にその表面から形
成されたトレンチと、 前記トレンチ内に充填された絶縁物と、 前記半導体基板の、前記トレンチを挟んで前記ソース領
域と反対側の表面部分に形成された第２導電型のドレイ
ン領域と、 前記半導体基板の、前記ソース領域と前記ドレインドリ
フト領域との間の表面上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成され、かつ前記トレンチの一
部の上に伸長されたゲート電極と、 前記ソース領域に電気的に接続するソース電極と、 前記ドレイン領域に電気的に接続するドレイン電極と、 を具備し、 前記トレンチの側面は前記半導体基板の表面に対して３
０°〜９０°の角度をなしていることを特徴とする半導
体装置。 - 【請求項２】前記ソース電極および前記ドレイン電極
は、前記トレンチの上に張り出していることを特徴とす
る請求項１に記載の半導体装置。 - 【請求項３】第１導電型のベース領域が前記ソース領域
を囲むように形成されていることを特徴とする請求項１
または２に記載の半導体装置。 - 【請求項４】第１導電型のエピタキシャル成長層が前記
ドレインドリフト領域を囲むように形成されていること
を特徴とする請求項１〜３のいずれか一つに記載の半導
体装置。 - 【請求項５】第１導電型のウェル領域が前記ドレインド
リフト領域を囲むように形成されていることを特徴とす
る請求項１〜３のいずれか一つに記載の半導体装置。 - 【請求項６】第１導電型の電界緩和層が、前記ドレイン
ドリフト領域と前記トレンチ内の絶縁物との境界部分に
設けられていることを特徴とする請求項１〜５のいずれ
か一つに記載の半導体装置。 - 【請求項７】第１導電型の半導体基板の表面部分に形成
された第２導電型のソース領域と、 前記半導体基板の、前記ソース領域から離れた表面部分
に形成された第２導電型のドレインドリフト領域と、 前記ドレインドリフト領域の表面部分にその表面から形
成されたトレンチと、 前記トレンチ内に充填された絶縁物と、 前記絶縁物内に、前記トレンチの側面および底面から離
れて設けられたフィールドプレートとなる導電体と、 前記半導体基板の、前記トレンチを挟んで前記ソース領
域と反対側の表面部分に形成された第２導電型のドレイ
ン領域と、 前記半導体基板の、前記ソース領域と前記ドレインドリ
フト領域との間の表面上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ソース領域に電気的に接続するソース電極と、 前記ドレイン領域に電気的に接続するドレイン電極と、 を具備することを特徴とする半導体装置。 - 【請求項８】前記ゲート電極は前記トレンチの一部の上
に伸長されていることを特徴とする請求項７に記載の半
導体装置。 - 【請求項９】前記ソース電極および前記ドレイン電極
は、前記トレンチの上に張り出していることを特徴とす
る請求項７または８に記載の半導体装置。 - 【請求項１０】第１導電型のベース領域が前記ソース領
域を囲むように形成されていることを特徴とする請求項
７〜９のいずれかに記載の半導体装置。 - 【請求項１１】フィールドプレートとなる前記導電体
は、前記ソース電極に電気的に接続されていることを特
徴とする請求項７〜１０に記載の半導体装置。 - 【請求項１２】フィールドプレートとなる前記導電体
は、前記ゲート電極に電気的に接続されていることを特
徴とする請求項７〜１０に記載の半導体装置。 - 【請求項１３】トレンチ内の前記絶縁物の、フィールド
プレートとなる前記導電体から前記トレンチの側面及び
底面までの厚さは、前記トレンチのソース側の側面との
間の厚さと、底面との間の厚さと、ドレイン側の側面と
の間の厚さの順で厚くなることを特徴とする請求項１１
または１２に記載の半導体装置。 - 【請求項１４】トレンチ内の前記絶縁物の、フィールド
プレートとなる前記導電体と、前記トレンチのソース側
の側面との間の厚さは、前記トレンチの底面に近い方が
厚いことを特徴とする請求項１１または１２に記載の半
導体装置。 - 【請求項１５】トレンチ内の前記絶縁物内に、前記トレ
ンチの側面および底面、並びにフィールドプレートとな
る前記導電体から離れ、かつフィールドプレートとなる
前記導電体よりも前記ドレイン側に設けられた第２のフ
ィールドプレートとなる導電体をさらに具備し、第２の
フィールドプレートとなる前記導電体は前記ドレイン電
極に電気的に接続されていることを特徴とする請求項１
１〜１４のいずれか一つに記載の半導体装置。 - 【請求項１６】トレンチ内の前記絶縁物内に、フィール
ドプレートとなる前記導電体を含めてフィールドプレー
トとなる複数の導電体が、前記トレンチの側面および底
面から離れ、かつ互いに離れて設けられており、それら
複数の導電体のうち、前記トレンチの側面に近い導電体
の方が、それよりも前記トレンチの中央寄りに設けられ
た導電体よりもトレンチ底面から離れていることを特徴
とする請求項７〜１５のいずれか一つに記載の半導体装
置。 - 【請求項１７】トレンチ内の前記絶縁物内に設けられた
導電体は、トレンチ内の前記絶縁物にエッチングにより
形成された第２のトレンチ内に、導電物が堆積されてで
きていることを特徴とする請求項７〜１６のいずれか一
つに記載の半導体装置。 - 【請求項１８】第１導電型の半導体基板の表面部分に形
成された第２導電型のソース領域と、 前記半導体基板の、前記ソース領域から離れた表面部分
に形成された第２導電型のドレインドリフト領域と、 前記ドレインドリフト領域の表面部分にその表面から形
成されたトレンチと、前記トレンチ内に充填された絶縁
物と、 前記絶縁物内に、前記トレンチの側面および底面から離
れて設けられたフィールドプレートとなる導電体と、 前記半導体基板の、前記トレンチを挟んで前記ソース領
域と反対側の表面部分に形成された第２導電型のドレイ
ン領域と、 前記半導体基板の、前記ソース領域と前記ドレインドリ
フト領域との間の表面上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ソース領域に電気的に接続するソース電極と、 前記ドレイン領域に電気的に接続するドレイン電極と、 を具備し、 前記トレンチの側面は前記半導体基板の表面に対して３
０°〜９０°の角度をなしていることを特徴とする半導
体装置。 - 【請求項１９】前記ゲート電極は前記トレンチの一部の
上に伸長されていることをを特徴とする請求項１８に記
載の半導体装置。 - 【請求項２０】前記ソース電極および前記ドレイン電極
は、前記トレンチの上に張り出していることを特徴とす
る請求項１８または１９に記載の半導体装置。 - 【請求項２１】フィールドプレートとなる前記導電体
は、前記ソース電極に電気的に接続されていることを特
徴とする請求項１８〜２０に記載の半導体装置。 - 【請求項２２】フィールドプレートとなる前記導電体
は、前記ゲート電極に電気的に接続されていることを特
徴とする請求項１８〜２０に記載の半導体装置。 - 【請求項２３】トレンチ内の前記絶縁物内に、前記トレ
ンチの側面および底面、並びにフィールドプレートとな
る前記導電体から離れ、かつフィールドプレートとなる
前記導電体よりも前記ドレイン側に設けられた第２のフ
ィールドプレートとなる導電体をさらに具備し、第２の
フィールドプレートとなる前記導電体は前記ドレイン電
極に電気的に接続されていることを特徴とする請求項２
１または２２に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001286517A JP4972842B2 (ja) | 2001-05-11 | 2001-09-20 | 半導体装置 |
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