JPH05110072A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】 （修正有）
【目的】 ゲート電極下部のゲート酸化膜の一部に、フ
ィールド酸化膜形成工程と異なる工程にて、ゲートオフ
セットＬＯＣＯＳを形成することにより素子の高耐圧化
を目的とする。 【構成】 能動素子領域のうちゲート領域とソース、ド
レイン領域の間にトレンチを形成し、回転イオン注入に
よりトレンチ側壁及び底部に低濃度の拡散領域を設け
る。その後ＢＰＳＧを堆積させリフロー、エッチバック
を繰り返しトレンチ内に絶縁物質を埋め戻す。さらにウ
エハー全体を熱酸化しゲート酸化膜を形成する。多結晶
シリコン堆積後、不純物を導入をおこない所望のパター
ンにエッチングした後、マスクとしてイオン注入を行い
高濃度の拡散領域を形成する。 【効果】上述した構成による製造プロセスを採用するこ
とにより、微細化されかつ寄生抵抗の小さい高耐圧素子
を形成できた。
ィールド酸化膜形成工程と異なる工程にて、ゲートオフ
セットＬＯＣＯＳを形成することにより素子の高耐圧化
を目的とする。 【構成】 能動素子領域のうちゲート領域とソース、ド
レイン領域の間にトレンチを形成し、回転イオン注入に
よりトレンチ側壁及び底部に低濃度の拡散領域を設け
る。その後ＢＰＳＧを堆積させリフロー、エッチバック
を繰り返しトレンチ内に絶縁物質を埋め戻す。さらにウ
エハー全体を熱酸化しゲート酸化膜を形成する。多結晶
シリコン堆積後、不純物を導入をおこない所望のパター
ンにエッチングした後、マスクとしてイオン注入を行い
高濃度の拡散領域を形成する。 【効果】上述した構成による製造プロセスを採用するこ
とにより、微細化されかつ寄生抵抗の小さい高耐圧素子
を形成できた。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ構造を有する電
界効果トランジスタの製造方法に関する。
界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳ型半導体装置は素子耐圧向
上のため、例として誘電体分離を目的とするフィールド
酸化膜の形成と同時にゲート電極領域とソース、ドレイ
ン領域の間に選択的にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉ
ｄａｔｉｏｎｏｆ Ｓｉｌｉｃｏｎ ）を形成する。こ
のとき自己整合的にＬＯＣＯＳ下部に低濃度拡散領域を
設けることにより空乏層を十分伸ばし電界の集中を防ぐ
ゲートオフセット構造の高耐圧素子が考案されている。
上のため、例として誘電体分離を目的とするフィールド
酸化膜の形成と同時にゲート電極領域とソース、ドレイ
ン領域の間に選択的にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉ
ｄａｔｉｏｎｏｆ Ｓｉｌｉｃｏｎ ）を形成する。こ
のとき自己整合的にＬＯＣＯＳ下部に低濃度拡散領域を
設けることにより空乏層を十分伸ばし電界の集中を防ぐ
ゲートオフセット構造の高耐圧素子が考案されている。
【０００３】
【発明が解決しようとする課題】しかし、前述の従来技
術では次のような問題点が指摘される。
術では次のような問題点が指摘される。
【０００４】（１）ゲート領域とソース、ドレイン領域
の間に形成するＬＯＣＯＳ（以下ゲートオフセットＬＯ
ＣＯＳ）はフィールド酸化膜を形成すると同時に設けら
れるためバーズビークの成長等を考慮するため素子全体
の面積を比較的大きくする必要がある。これにともない
ゲートオフセットＬＯＣＯＳ下部に形成される低濃度の
拡散領域も大きくなり寄生抵抗が増大しトランジスタ自
体の能力を低下させる。 （２）またゲートオフセットＬＯＣＯＳの厚さはフィー
ルド酸化膜厚と同じ程度の厚さになるため耐圧が一義的
に決ってしまい必要とされる耐圧に設定することができ
ない。 この発明は、上述したような問題点を解決するためにな
されたものでゲートオフセットＬＯＣＯＳの形成をフィ
ールド酸化膜形成工程と異なった工程にて形成すること
によりフィールド酸化膜厚によらず、必要とされる耐圧
に応じて任意にオフセットＬＯＣＯＳを形成することが
できる。またトレンチ構造を用いることにより選択酸化
法にみられたバーズビークの発生をなくすことができ微
細化に適した高耐圧素子の製造方法を提供することを目
的としたものである。
の間に形成するＬＯＣＯＳ（以下ゲートオフセットＬＯ
ＣＯＳ）はフィールド酸化膜を形成すると同時に設けら
れるためバーズビークの成長等を考慮するため素子全体
の面積を比較的大きくする必要がある。これにともない
ゲートオフセットＬＯＣＯＳ下部に形成される低濃度の
拡散領域も大きくなり寄生抵抗が増大しトランジスタ自
体の能力を低下させる。 （２）またゲートオフセットＬＯＣＯＳの厚さはフィー
ルド酸化膜厚と同じ程度の厚さになるため耐圧が一義的
に決ってしまい必要とされる耐圧に設定することができ
ない。 この発明は、上述したような問題点を解決するためにな
されたものでゲートオフセットＬＯＣＯＳの形成をフィ
ールド酸化膜形成工程と異なった工程にて形成すること
によりフィールド酸化膜厚によらず、必要とされる耐圧
に応じて任意にオフセットＬＯＣＯＳを形成することが
できる。またトレンチ構造を用いることにより選択酸化
法にみられたバーズビークの発生をなくすことができ微
細化に適した高耐圧素子の製造方法を提供することを目
的としたものである。
【０００５】
【課題を解決するための手段】この発明に係わる半導体
装置の製造方法は、誘電体分離を目的とするフィールド
酸化膜を形成する工程、能動素子領域のうちゲート領域
とソース、ドレイン領域の間にトレンチを形成する工
程、上記トレンチ形成工程に用いたレジストをマスクと
してイオン注入法によりトレンチ側壁及び底部に低濃度
の拡散層を形成する工程、ＣＶＤ法及びエッチングを用
いて上記トレンチを埋め戻す工程、半導体基板上に酸化
膜を形成する工程、上記酸化膜上にゲート電極となる多
結晶シリコン層を堆積し所望のパターンにエッチングす
る工程、上述のパターニングされた多結晶シリコンをマ
スクとしてイオン注入を行い高濃度の拡散領域を形成す
る工程、により能動素子を形成することを特徴とする半
導体装置の製造方法である。
装置の製造方法は、誘電体分離を目的とするフィールド
酸化膜を形成する工程、能動素子領域のうちゲート領域
とソース、ドレイン領域の間にトレンチを形成する工
程、上記トレンチ形成工程に用いたレジストをマスクと
してイオン注入法によりトレンチ側壁及び底部に低濃度
の拡散層を形成する工程、ＣＶＤ法及びエッチングを用
いて上記トレンチを埋め戻す工程、半導体基板上に酸化
膜を形成する工程、上記酸化膜上にゲート電極となる多
結晶シリコン層を堆積し所望のパターンにエッチングす
る工程、上述のパターニングされた多結晶シリコンをマ
スクとしてイオン注入を行い高濃度の拡散領域を形成す
る工程、により能動素子を形成することを特徴とする半
導体装置の製造方法である。
【０００６】
【実施例】この発明の半導体装置は、基本的に図１で示
される構造をしている。１０１は半導体装置を形成する
ためのシリコン基板、１０２は第一のシリコン酸化膜、
１０３は、フォトレジスト、１０４はトレンチ部、１０
５は低濃度の拡散層、１０６トレンチ内絶縁体、１０７
は第二のシリコン酸化膜、１０８はゲート電極部シリコ
ン、１０９は高濃度の拡散層となる。
される構造をしている。１０１は半導体装置を形成する
ためのシリコン基板、１０２は第一のシリコン酸化膜、
１０３は、フォトレジスト、１０４はトレンチ部、１０
５は低濃度の拡散層、１０６トレンチ内絶縁体、１０７
は第二のシリコン酸化膜、１０８はゲート電極部シリコ
ン、１０９は高濃度の拡散層となる。
【０００７】以下，図２（ａ）〜図２（ｇ）を工程順に
従って説明する。
従って説明する。
【０００８】図２（ａ）でシリコン基板１０１を一般的
な選択酸化を用いて誘電体分離を目的とする第一の酸化
膜１０２を形成する。
な選択酸化を用いて誘電体分離を目的とする第一の酸化
膜１０２を形成する。
【０００９】図２（ｂ）でフィールド酸化膜により分離
された能動素子領域のうちゲート領域とソース、ドレイ
ン領域の間にトレンチを形成するため、フォトリソグラ
フィー技術を用いレジストパターンをマスクとし、ＲＩ
Ｅエッチング装置のような異方性の顕著なドライエッチ
ャーによりトレンチ１０４を形成する。トレンチの幅及
び深さにつては必要とされるデバイスの耐圧、特性によ
り決定される。
された能動素子領域のうちゲート領域とソース、ドレイ
ン領域の間にトレンチを形成するため、フォトリソグラ
フィー技術を用いレジストパターンをマスクとし、ＲＩ
Ｅエッチング装置のような異方性の顕著なドライエッチ
ャーによりトレンチ１０４を形成する。トレンチの幅及
び深さにつては必要とされるデバイスの耐圧、特性によ
り決定される。
【００１０】図２（ｃ）でウエハー面に対し角度を持た
せウエハーを回転させイオンビーム１０９を注入するこ
とによりトレンチ１０４の側壁及び底部に底濃度の拡散
層領域１０５を形成する。
せウエハーを回転させイオンビーム１０９を注入するこ
とによりトレンチ１０４の側壁及び底部に底濃度の拡散
層領域１０５を形成する。
【００１１】図２（ｄ）でレジストパターンを除去しト
レンチ１０４に絶縁体１０６を埋め込む。ここでトレン
チの埋め込み方法の例としてＢＰＳＧ（Ｂｏｒｏｎ Ｐ
ｈｏｓｐｈｏ Ｓｉｌｉｃａｄｅ Ｇｒａｓｓ）を用
い、ＢＰＳＧの堆積→リフロー→エッチバック工程を多
くとも２回繰り返しトレンチ内に均一に絶縁体１０６を
埋め込む方法が上げられる。
レンチ１０４に絶縁体１０６を埋め込む。ここでトレン
チの埋め込み方法の例としてＢＰＳＧ（Ｂｏｒｏｎ Ｐ
ｈｏｓｐｈｏ Ｓｉｌｉｃａｄｅ Ｇｒａｓｓ）を用
い、ＢＰＳＧの堆積→リフロー→エッチバック工程を多
くとも２回繰り返しトレンチ内に均一に絶縁体１０６を
埋め込む方法が上げられる。
【００１２】図２（ｅ）で全体を熱酸化しゲート酸化膜
となる、第２のシリコン酸化膜１０７を形成する。
となる、第２のシリコン酸化膜１０７を形成する。
【００１３】図２（ｆ）で多結晶シリコンをＣＶＤ法に
より堆積し、不純物を導入した後に所望のパターンにエ
ッチングしゲート電極部シリコン１０８を形成する。
より堆積し、不純物を導入した後に所望のパターンにエ
ッチングしゲート電極部シリコン１０８を形成する。
【００１４】図２（ｇ）はゲートをマスクとしイオン注
入により高濃度の拡散領域（ソース、ドレイン電極領
域）１０４を形成する。
入により高濃度の拡散領域（ソース、ドレイン電極領
域）１０４を形成する。
【００１５】本実施例においては、図１（ｆ）において
ゲート電極端が一方のトレンチの中程からもう一方のト
レンチの中程までに形成している。これによりゲート領
域のパターンずれが生じても素子のチャネル長はトレン
チ間の距離により決定されるためチャネル長のばらつき
を小さくすることができた。
ゲート電極端が一方のトレンチの中程からもう一方のト
レンチの中程までに形成している。これによりゲート領
域のパターンずれが生じても素子のチャネル長はトレン
チ間の距離により決定されるためチャネル長のばらつき
を小さくすることができた。
【００１６】
【発明の効果】この発明は、以上に説明した通り、素子
の高耐圧を図るゲートオフセットＬＯＣＯＳの形成にト
レンチ構造を有する埋め戻し工程を用いることにより、 （１）選択酸化によりゲートオフセットＬＯＣＯＳを形
成するのに比べ、バーズビークの成長による素子全体の
大面積化を防ぐことができた。
の高耐圧を図るゲートオフセットＬＯＣＯＳの形成にト
レンチ構造を有する埋め戻し工程を用いることにより、 （１）選択酸化によりゲートオフセットＬＯＣＯＳを形
成するのに比べ、バーズビークの成長による素子全体の
大面積化を防ぐことができた。
【００１７】（２）トレンチの幅及び深さを最適化する
ことにより必要とされる耐圧が確保でき寄生抵抗を減少
することができた。
ことにより必要とされる耐圧が確保でき寄生抵抗を減少
することができた。
【図１】本発明の半導体装置の断面図。
【図２】（ａ）〜（ｇ）は、この発明の一実施例を示す
高耐圧素子の工程順断面図である。
高耐圧素子の工程順断面図である。
１０１ シリコン基板 １０２ 第一のシリコン酸化膜 １０３ フォトレジスト １０４ トレンチ部 １０５ 低濃度の拡散層 １０６ トレンチ内絶縁体 １０７ 第二のシリコン酸化膜 １０８ ゲート電極部シリコン １０９ イオンビーム
Claims (1)
- 【請求項１】半導体基盤上にＭＯＳ構造で形成した電界
効果トランジスタにおいて、ゲート電極下部のゲート酸
化膜の一部に、フィールド酸化膜形成工程と異なる工程
により絶縁領域を設け、ソース、ドレイン端とゲート電
極端からの距離を広げ電界の集中を緩和することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3267483A JPH05110072A (ja) | 1991-10-16 | 1991-10-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3267483A JPH05110072A (ja) | 1991-10-16 | 1991-10-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110072A true JPH05110072A (ja) | 1993-04-30 |
Family
ID=17445480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3267483A Pending JPH05110072A (ja) | 1991-10-16 | 1991-10-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110072A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6730961B2 (en) | 2001-12-18 | 2004-05-04 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP2004247541A (ja) * | 2003-02-14 | 2004-09-02 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US6861702B2 (en) | 2001-05-11 | 2005-03-01 | Fuji Electric Co., Ltd. | Semiconductor device |
| US7049202B2 (en) | 2001-05-18 | 2006-05-23 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device |
| US7999312B2 (en) | 2006-03-08 | 2011-08-16 | Toyota Jidosha Kabushiki Kaisha | Insulated gate-type semiconductor device having a low concentration diffusion region |
| JP2017168759A (ja) * | 2016-03-18 | 2017-09-21 | 東芝メモリ株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
-
1991
- 1991-10-16 JP JP3267483A patent/JPH05110072A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861702B2 (en) | 2001-05-11 | 2005-03-01 | Fuji Electric Co., Ltd. | Semiconductor device |
| US7049202B2 (en) | 2001-05-18 | 2006-05-23 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device |
| US7312133B2 (en) | 2001-05-18 | 2007-12-25 | Fuji Electric Holdings Co., Ltd. | Method of manufacturing semiconductor device |
| US6730961B2 (en) | 2001-12-18 | 2004-05-04 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP2004247541A (ja) * | 2003-02-14 | 2004-09-02 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US7999312B2 (en) | 2006-03-08 | 2011-08-16 | Toyota Jidosha Kabushiki Kaisha | Insulated gate-type semiconductor device having a low concentration diffusion region |
| JP2017168759A (ja) * | 2016-03-18 | 2017-09-21 | 東芝メモリ株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
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