JPH0870038A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0870038A JPH0870038A JP6203369A JP20336994A JPH0870038A JP H0870038 A JPH0870038 A JP H0870038A JP 6203369 A JP6203369 A JP 6203369A JP 20336994 A JP20336994 A JP 20336994A JP H0870038 A JPH0870038 A JP H0870038A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】埋込型素子分離領域の上面の高さを制御性よく
所定の値にすることが可能な半導体装置の製造方法を提
供する。 【構成】半導体基板１０１の主面１０１Ｍ上に開口部１
０３を有するマスク膜１０２を形成し、マスク膜１０２
をマスクにして半導体基板に溝１０４を形成し、絶縁膜
１０５で溝１０４を充填し、絶縁膜１０５の上面１０５
Ｍをマスク膜１０２の上面１０２Ｍに一致させ、マスク
膜１０２を除去して、これにより半導体基板１０１に埋
込まれかつ主面１０１Ｍから所定の高さ突出した埋込型
素子分離領域を絶縁膜１０５から構成する。
所定の値にすることが可能な半導体装置の製造方法を提
供する。 【構成】半導体基板１０１の主面１０１Ｍ上に開口部１
０３を有するマスク膜１０２を形成し、マスク膜１０２
をマスクにして半導体基板に溝１０４を形成し、絶縁膜
１０５で溝１０４を充填し、絶縁膜１０５の上面１０５
Ｍをマスク膜１０２の上面１０２Ｍに一致させ、マスク
膜１０２を除去して、これにより半導体基板１０１に埋
込まれかつ主面１０１Ｍから所定の高さ突出した埋込型
素子分離領域を絶縁膜１０５から構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に好ましい素子分離領域の形成法を有する半
導体装置の製造方法に関する。
係わり、特に好ましい素子分離領域の形成法を有する半
導体装置の製造方法に関する。
【０００２】
【従来の技術】シリコンの絶縁ゲート電界効果型（以
下、ＭＯＳ型、と称す）半導体素子は微細化が進み、そ
の設計ルールは０．２μｍ前後の開発が行われ、０．１
μｍ以下の設計ルールの検討も活発化している。このよ
うなサイズのＭＯＳ型半導体素子は物理的な限界に近づ
きつつあるため、構造的な改善が不可欠になっている。
下、ＭＯＳ型、と称す）半導体素子は微細化が進み、そ
の設計ルールは０．２μｍ前後の開発が行われ、０．１
μｍ以下の設計ルールの検討も活発化している。このよ
うなサイズのＭＯＳ型半導体素子は物理的な限界に近づ
きつつあるため、構造的な改善が不可欠になっている。
【０００３】その例として特開昭６４−５９８６１号公
報に開示されているようなＭＯＳ型トランジスタのソー
ス／ドレイン領域をせりあげた構造がある。この技術を
図５を参照して説明する。
報に開示されているようなＭＯＳ型トランジスタのソー
ス／ドレイン領域をせりあげた構造がある。この技術を
図５を参照して説明する。
【０００４】まず図５（Ａ）において、シリコン基板５
０１上にＬＯＣＯＳと呼ばれている選択酸化法により素
子分離領域５０２を形成し、この素子分離領域５０２に
より区画された素子領域にゲ−ト絶縁膜５０３，ゲート
電極５０４ならびにゲート電極５０４の側面および上面
を被覆するシリコン酸化膜５０５からなるゲート構造を
形成する。
０１上にＬＯＣＯＳと呼ばれている選択酸化法により素
子分離領域５０２を形成し、この素子分離領域５０２に
より区画された素子領域にゲ−ト絶縁膜５０３，ゲート
電極５０４ならびにゲート電極５０４の側面および上面
を被覆するシリコン酸化膜５０５からなるゲート構造を
形成する。
【０００５】次に図５（Ｂ）において、素子分離領域５
０２とゲート構造で挟まれた溝型状空間５０６内のシリ
コン基板５０１の表面を露出させて、選択エピタキシャ
ル法によってシリコン層５０７を成長してソース／ドレ
イン領域にする。
０２とゲート構造で挟まれた溝型状空間５０６内のシリ
コン基板５０１の表面を露出させて、選択エピタキシャ
ル法によってシリコン層５０７を成長してソース／ドレ
イン領域にする。
【０００６】次に図５（Ｃ）において多結晶シリコン膜
５０８を全面に形成し、その後、図５（Ｄ）において多
結晶シリコン膜５０８をパターニングしてソース／ドレ
イン電極配線５０９を形成する。
５０８を全面に形成し、その後、図５（Ｄ）において多
結晶シリコン膜５０８をパターニングしてソース／ドレ
イン電極配線５０９を形成する。
【０００７】あるいは、素子分離領域５０２とゲート構
造で挟まれた溝型状空間５０６に多結晶シリコン層を堆
積し、Ｓｉイオンを打ち込む事により多結晶シリコン層
とシリコン基板の界面を非晶質化させ、熱処理により非
晶質化シリコンを単結晶シリコンに変換してソース／ド
レイン領域とし、上部の多結晶シリコン層の部分をソー
ス／ドレイン電極配線とすることもできる。
造で挟まれた溝型状空間５０６に多結晶シリコン層を堆
積し、Ｓｉイオンを打ち込む事により多結晶シリコン層
とシリコン基板の界面を非晶質化させ、熱処理により非
晶質化シリコンを単結晶シリコンに変換してソース／ド
レイン領域とし、上部の多結晶シリコン層の部分をソー
ス／ドレイン電極配線とすることもできる。
【０００８】このようなシリコン基板の表面上に積重ね
たシリコン層にソース／ドレイン領域およびその電極配
線を形成する構造により、ソース／ドレイン電極配線を
コンタクト孔を必要としないで自己整合的に形成できる
からＭＯＳ型トランジスタの占有面積が縮小でき高集積
度の半導体装置となる。
たシリコン層にソース／ドレイン領域およびその電極配
線を形成する構造により、ソース／ドレイン電極配線を
コンタクト孔を必要としないで自己整合的に形成できる
からＭＯＳ型トランジスタの占有面積が縮小でき高集積
度の半導体装置となる。
【０００９】
【発明が解決しようとする課題】上記した構造において
半導体基板５０１の主面からの素子分離領域５０２の高
さが低く過ぎると、図６（Ａ）に示すように、隣接する
トランンジスタからの選択エピタキシャル成長したシリ
コン層５０９どうしが素子分離領域５０２上で接触して
しまい、素子の分離が不可能になる。またこの不都合の
接触を回避するためにシリコン層５０９が低くなるよう
に選択エピタキシャル成長するとソース／ドレイン領域
およびその電極配線を形成する所定の膜厚が得られな
い。
半導体基板５０１の主面からの素子分離領域５０２の高
さが低く過ぎると、図６（Ａ）に示すように、隣接する
トランンジスタからの選択エピタキシャル成長したシリ
コン層５０９どうしが素子分離領域５０２上で接触して
しまい、素子の分離が不可能になる。またこの不都合の
接触を回避するためにシリコン層５０９が低くなるよう
に選択エピタキシャル成長するとソース／ドレイン領域
およびその電極配線を形成する所定の膜厚が得られな
い。
【００１０】一方、図６（Ｂ）は素子分離領域５０２の
高さが低く過ぎた場合に、多結晶シリコン層を堆積し、
Ｓｉイオンのイオン注入により界面を非晶質化し、非晶
質化シリコンの熱処理により単結晶シリコン化し、異方
性エッチングによりシリコン層５０９Ａを形状形成した
様子を示すもので、急激な傾斜の形状となるからこの上
部をソース／ドレイン領域の電極配線とすることはでき
ない。また等方性エッチングでパターニングした場合
は、シリコン層の全体の膜厚が薄くなりソース／ドレイ
ン領域およびその電極配線を形成する所定の膜厚が得ら
れない。
高さが低く過ぎた場合に、多結晶シリコン層を堆積し、
Ｓｉイオンのイオン注入により界面を非晶質化し、非晶
質化シリコンの熱処理により単結晶シリコン化し、異方
性エッチングによりシリコン層５０９Ａを形状形成した
様子を示すもので、急激な傾斜の形状となるからこの上
部をソース／ドレイン領域の電極配線とすることはでき
ない。また等方性エッチングでパターニングした場合
は、シリコン層の全体の膜厚が薄くなりソース／ドレイ
ン領域およびその電極配線を形成する所定の膜厚が得ら
れない。
【００１１】これに対して、半導体基板５０１の主面か
らの素子分離領域５０２の高さが高過ぎると、図６
（Ａ）および図６（Ｂ）のいずれの場合でも、素子分離
領域を形成した後にパターニングによりゲート電極を形
成するするから、素子分離領域の上面が高すぎて段差が
大きすぎることにより微細なゲート電極を精度よく形成
することは困難となる。
らの素子分離領域５０２の高さが高過ぎると、図６
（Ａ）および図６（Ｂ）のいずれの場合でも、素子分離
領域を形成した後にパターニングによりゲート電極を形
成するするから、素子分離領域の上面が高すぎて段差が
大きすぎることにより微細なゲート電極を精度よく形成
することは困難となる。
【００１２】したがって、適確な素子機能および適確な
素子分離機能を得るために、素子分離領域の高さとゲー
ト電極の高さ（厚さ）との関係を適正な範囲にする必要
がある。
素子分離機能を得るために、素子分離領域の高さとゲー
ト電極の高さ（厚さ）との関係を適正な範囲にする必要
がある。
【００１３】実際の半導体装置において、図６（Ａ）や
図６（Ｂ）の問題点を回避するには、素子分離領域の上
面の高さをゲート電極構造の高さの半分より高くする必
要があり、一方、ゲート電極のパターニングを容易にす
るには素子分離領域の上面の高さをゲート絶縁膜上に形
成するゲート電極の上面程度に押さえることが実用的で
ある。
図６（Ｂ）の問題点を回避するには、素子分離領域の上
面の高さをゲート電極構造の高さの半分より高くする必
要があり、一方、ゲート電極のパターニングを容易にす
るには素子分離領域の上面の高さをゲート絶縁膜上に形
成するゲート電極の上面程度に押さえることが実用的で
ある。
【００１４】しかしながら従来技術においては、素子分
離領域の高さ、すなわちシリコン基板の主面と素子分離
領域の上面との間の寸法が制御性よく得られないから、
ゲート電極もしくはゲート構造の高さと素子分離領域の
高さの相対関係も適正な値にならず、このために好まし
い積み上げシリコン層構造を再現性良く形成することが
困難であった。
離領域の高さ、すなわちシリコン基板の主面と素子分離
領域の上面との間の寸法が制御性よく得られないから、
ゲート電極もしくはゲート構造の高さと素子分離領域の
高さの相対関係も適正な値にならず、このために好まし
い積み上げシリコン層構造を再現性良く形成することが
困難であった。
【００１５】したがって本発明の目的は、半導体基板の
主面からの埋込型素子分離領域の上面の高さを制御性よ
く所定の値にすることが可能な半導体装置の製造方法を
提供することである。
主面からの埋込型素子分離領域の上面の高さを制御性よ
く所定の値にすることが可能な半導体装置の製造方法を
提供することである。
【００１６】本発明の他の目的は、上記埋込型素子分離
領域を用いて占有面積を縮小したＭＯＳ型トランジスタ
を有する半導体装置の製造方法を提供することである。
領域を用いて占有面積を縮小したＭＯＳ型トランジスタ
を有する半導体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段】本発明の特徴は、半導体
基板の主面上に所定の膜厚を有しかつ前記主面に達する
開口部を有するマスク膜を形成する工程と、前記マスク
膜をマスクにして前記開口部内に露出する前記半導体基
板に溝を形成する工程と、前記マスク膜と異なる材質の
絶縁膜で前記溝を充填し、かつ前記絶縁膜の上面を前記
マスク膜の上面に一致させる工程と、前記マスク膜を除
去する工程とを有し、これにより前記半導体基板に埋込
まれかつ前記主面から所定の高さ突出した埋込型素子分
離領域を前記絶縁膜から構成する半導体装置の製造方法
にある。
基板の主面上に所定の膜厚を有しかつ前記主面に達する
開口部を有するマスク膜を形成する工程と、前記マスク
膜をマスクにして前記開口部内に露出する前記半導体基
板に溝を形成する工程と、前記マスク膜と異なる材質の
絶縁膜で前記溝を充填し、かつ前記絶縁膜の上面を前記
マスク膜の上面に一致させる工程と、前記マスク膜を除
去する工程とを有し、これにより前記半導体基板に埋込
まれかつ前記主面から所定の高さ突出した埋込型素子分
離領域を前記絶縁膜から構成する半導体装置の製造方法
にある。
【００１８】ここで前記マスク膜は第１のマスク部材と
第２のマスク部材から構成され、前記半導体基板の主面
上に前記所定の膜厚で形成した前記第１のマスク部材に
前記主面に達する開孔を形成し、異方性エッチング工程
を有して前記開孔の側面上に前記第２の部材によるサイ
ドウオールを形成し、このサイドウオールの内壁により
前記開口部を構成することができる。
第２のマスク部材から構成され、前記半導体基板の主面
上に前記所定の膜厚で形成した前記第１のマスク部材に
前記主面に達する開孔を形成し、異方性エッチング工程
を有して前記開孔の側面上に前記第２の部材によるサイ
ドウオールを形成し、このサイドウオールの内壁により
前記開口部を構成することができる。
【００１９】また、前記埋込型素子分離領域となる前記
絶縁膜の前記半導体基板の主面より突出する部分の側面
上に第１の側壁絶縁膜を形成することができる。
絶縁膜の前記半導体基板の主面より突出する部分の側面
上に第１の側壁絶縁膜を形成することができる。
【００２０】さらに、前記埋込型素子分離領域により区
画された前記半導体基板の主面上にゲート絶縁膜を形成
し、前記ゲート絶縁膜上にゲート電極を形成することが
できる。この場合、前記ゲート電極の側面上に第２の側
壁絶縁膜を形成することができる。そして、前記ゲート
電極と前記埋込型素子分離領域間に露出する前記半導体
基板の主面上にシリコン層を堆積することが好ましい。
画された前記半導体基板の主面上にゲート絶縁膜を形成
し、前記ゲート絶縁膜上にゲート電極を形成することが
できる。この場合、前記ゲート電極の側面上に第２の側
壁絶縁膜を形成することができる。そして、前記ゲート
電極と前記埋込型素子分離領域間に露出する前記半導体
基板の主面上にシリコン層を堆積することが好ましい。
【００２１】
【作用】このように本発明によれば、マスク膜の膜厚に
より埋込型素子分離領域の上面の高さが決定されるか
ら、制御性よく所定の高さの埋込型素子分離領域が得ら
れる。
より埋込型素子分離領域の上面の高さが決定されるか
ら、制御性よく所定の高さの埋込型素子分離領域が得ら
れる。
【００２２】
【実施例】以下、図面を参照して本発明を説明する。図
１乃至図２は本発明の一実施例の製造方法を工程順に示
す断面図である。
１乃至図２は本発明の一実施例の製造方法を工程順に示
す断面図である。
【００２３】まず図１（Ａ）において、単結晶のＰ型シ
リコン基板１０１の主面１０１Ｍ上にマスク膜となるリ
ンドープのシリコン酸化膜すなわちＰＳＧ膜１０２を所
定の膜厚Ｔ1 に形成し、そこに素子領域１０１Ａ上を取
り囲む開口部１０３を形成する。そしてＰＳＧ膜１０２
をマスクにしてＰ型シリコン基板１０１に素子領域１０
１Ａを取り囲む溝１０４を形成する。溝１０４は基板内
の素子分離に必要な深さを有している。
リコン基板１０１の主面１０１Ｍ上にマスク膜となるリ
ンドープのシリコン酸化膜すなわちＰＳＧ膜１０２を所
定の膜厚Ｔ1 に形成し、そこに素子領域１０１Ａ上を取
り囲む開口部１０３を形成する。そしてＰＳＧ膜１０２
をマスクにしてＰ型シリコン基板１０１に素子領域１０
１Ａを取り囲む溝１０４を形成する。溝１０４は基板内
の素子分離に必要な深さを有している。
【００２４】次に図１（Ｂ）において、溝１０４を充填
しかつＰＳＧ膜１０２上に堆積するシリコン酸化膜（Ｎ
型やＰ型の不純物を含有させないノンドープのシリコン
酸化膜）１０５を全体的に形成し、ＰＳＧ膜１０２に対
してシリコン酸化膜１０５を優勢的にエッチングする条
件でエッチバックすることにより溝内のシリコン酸化膜
１０５の上面１０５ＭをＰＳＧ膜１０２の上面１０２Ｍ
と一致させる。
しかつＰＳＧ膜１０２上に堆積するシリコン酸化膜（Ｎ
型やＰ型の不純物を含有させないノンドープのシリコン
酸化膜）１０５を全体的に形成し、ＰＳＧ膜１０２に対
してシリコン酸化膜１０５を優勢的にエッチングする条
件でエッチバックすることにより溝内のシリコン酸化膜
１０５の上面１０５ＭをＰＳＧ膜１０２の上面１０２Ｍ
と一致させる。
【００２５】次に図１（Ｃ）において、ＰＳＧ膜１０２
をエッチング除去する。このエッチングはフッ酸系のエ
ッチング液で比較的高い選択性を保ってシリコン酸化膜
１０５をエッチングしないでＰＳＧ膜１０２のみをエッ
チング除去することが出来る。あるいは、例えばＩＥＤ
Ｍ ９２−２５９の１０．１．１−１０．１．４に記載
されているようなドライ処理法、すなわち減圧下におい
てフッ酸蒸気を用いることで、不純物を含まないシリコ
ン酸化膜１０５を殆どエッチングすることなくＰＳＧ膜
１０２を全部除去することができる。
をエッチング除去する。このエッチングはフッ酸系のエ
ッチング液で比較的高い選択性を保ってシリコン酸化膜
１０５をエッチングしないでＰＳＧ膜１０２のみをエッ
チング除去することが出来る。あるいは、例えばＩＥＤ
Ｍ ９２−２５９の１０．１．１−１０．１．４に記載
されているようなドライ処理法、すなわち減圧下におい
てフッ酸蒸気を用いることで、不純物を含まないシリコ
ン酸化膜１０５を殆どエッチングすることなくＰＳＧ膜
１０２を全部除去することができる。
【００２６】これにより、素子領域１０１Ａを取り囲ん
で素子領域１０１Ｂおよび素子領域１０１Ｃと分離し、
基板の主面１０１Ｍから所定の高さＴ1 だけ突出した埋
込型素子分離領域１０５がシリコン酸化膜１０５から構
成される。
で素子領域１０１Ｂおよび素子領域１０１Ｃと分離し、
基板の主面１０１Ｍから所定の高さＴ1 だけ突出した埋
込型素子分離領域１０５がシリコン酸化膜１０５から構
成される。
【００２７】次に図２（Ａ）において、シリコン酸化膜
１０５の基板の主面１０１Ｍから突出した側面に異方性
エッチングにより第１の側壁絶縁膜１０６を、例えばシ
リコン酸化膜で形成することもできる。この第１の側壁
絶縁膜１０６は形成しなくてもよい。すなわち、第１の
側壁絶縁膜１０６の存在は微細化に逆行するが、主面よ
り突出する埋込型素子分離領域１０５の端部を被覆する
ことによってリーク電流を低減することができるので、
必要な素子特性（微細化優先か、信頼性向上やリーク電
流の低減を優先するか）によって選択することになる。
１０５の基板の主面１０１Ｍから突出した側面に異方性
エッチングにより第１の側壁絶縁膜１０６を、例えばシ
リコン酸化膜で形成することもできる。この第１の側壁
絶縁膜１０６は形成しなくてもよい。すなわち、第１の
側壁絶縁膜１０６の存在は微細化に逆行するが、主面よ
り突出する埋込型素子分離領域１０５の端部を被覆する
ことによってリーク電流を低減することができるので、
必要な素子特性（微細化優先か、信頼性向上やリーク電
流の低減を優先するか）によって選択することになる。
【００２８】その後、ゲート酸化膜２０１を素子領域１
０１Ａ，１０１Ｂ，１０１Ｃの主面１０１Ｍに熱酸化に
より形成し、ゲート電極形成用の多結晶シリコン膜２０
２をＣＶＤ法で全体に堆積しその上にシリコン酸化膜２
０３を熱酸化により形成し、多結晶シリコン膜２０２と
シリコン酸化膜２０３を併せてパターニングして、シリ
コンゲート電極２０２および上面絶縁膜２０３を形状形
成する。
０１Ａ，１０１Ｂ，１０１Ｃの主面１０１Ｍに熱酸化に
より形成し、ゲート電極形成用の多結晶シリコン膜２０
２をＣＶＤ法で全体に堆積しその上にシリコン酸化膜２
０３を熱酸化により形成し、多結晶シリコン膜２０２と
シリコン酸化膜２０３を併せてパターニングして、シリ
コンゲート電極２０２および上面絶縁膜２０３を形状形
成する。
【００２９】ここでゲート絶縁膜２０１の膜厚とシリコ
ンゲート電極２０２の膜厚と上面絶縁膜２０３の膜厚と
を加算した値、すなわち基板の主面１０１Ｍからの上面
絶縁膜の上面１０７Ｍの高さをＴ2 とすると、Ｔ2 ≧Ｔ
1 〉（１／２）×Ｔ2 の関係を満足させる必要がある。
例えば、Ｔ2 が０．２μｍの場合、Ｔ1 は０．１μｍよ
り大で０．２以下の値である。ここで絶縁膜２０１，２
０３の膜厚はシリコンゲート電極２０２と比較して非常
に薄いので、実際的にはシリコンゲート電極形成用の多
結晶シリコン膜２０２の膜厚でＴ2 が定められる。
ンゲート電極２０２の膜厚と上面絶縁膜２０３の膜厚と
を加算した値、すなわち基板の主面１０１Ｍからの上面
絶縁膜の上面１０７Ｍの高さをＴ2 とすると、Ｔ2 ≧Ｔ
1 〉（１／２）×Ｔ2 の関係を満足させる必要がある。
例えば、Ｔ2 が０．２μｍの場合、Ｔ1 は０．１μｍよ
り大で０．２以下の値である。ここで絶縁膜２０１，２
０３の膜厚はシリコンゲート電極２０２と比較して非常
に薄いので、実際的にはシリコンゲート電極形成用の多
結晶シリコン膜２０２の膜厚でＴ2 が定められる。
【００３０】このパターニングでは段差部におけるエッ
チング残りをなくすためにハロゲンを含んだガス（例え
ば、ＨＢｒとＳＦ6 との混合ガス、Ｃｌ2 とＯ2 との混
合ガス）を用いて選択的に行う必要がある。
チング残りをなくすためにハロゲンを含んだガス（例え
ば、ＨＢｒとＳＦ6 との混合ガス、Ｃｌ2 とＯ2 との混
合ガス）を用いて選択的に行う必要がある。
【００３１】その後、ゲート電極２０３の側面に第２の
側壁絶縁膜２０４を形成することにより、ゲート酸化膜
２０１，ゲート電極２０２，上面絶縁膜２０３および第
２の側壁絶縁膜２０４からなるゲート構造１０７が構成
される。
側壁絶縁膜２０４を形成することにより、ゲート酸化膜
２０１，ゲート電極２０２，上面絶縁膜２０３および第
２の側壁絶縁膜２０４からなるゲート構造１０７が構成
される。
【００３２】第２の側壁絶縁膜２０４の形成は、全面へ
の絶縁膜の形成と異方性エッチングのエッチバックによ
って行われるため、上面絶縁膜２０３と第２の側壁絶縁
膜２０４の材質を変える。例えば上面絶縁膜２０３がシ
リコン酸化膜であったから、第２の側壁絶縁膜２０４を
シリコン窒化膜で構成して選択性を持たせる必要があ
る。また全面堆積後の基板に垂直方向からの異方性エッ
チングによるエッチバックで第２の側壁絶縁膜を形成す
るから、第１の側壁絶縁膜の存在はあまり影響されな
い。
の絶縁膜の形成と異方性エッチングのエッチバックによ
って行われるため、上面絶縁膜２０３と第２の側壁絶縁
膜２０４の材質を変える。例えば上面絶縁膜２０３がシ
リコン酸化膜であったから、第２の側壁絶縁膜２０４を
シリコン窒化膜で構成して選択性を持たせる必要があ
る。また全面堆積後の基板に垂直方向からの異方性エッ
チングによるエッチバックで第２の側壁絶縁膜を形成す
るから、第１の側壁絶縁膜の存在はあまり影響されな
い。
【００３３】第１の側壁絶縁膜１０６と第２の側壁絶縁
膜２０４の間隔、すなわち素子領域における基板の主面
１０１Ｍが露出する溝型状空間１１０の幅は、例えば
０．２μｍである。
膜２０４の間隔、すなわち素子領域における基板の主面
１０１Ｍが露出する溝型状空間１１０の幅は、例えば
０．２μｍである。
【００３４】次に図２（Ｂ）において、全面に多結晶シ
リコン層１０９を堆積して溝型状空間１１０を充填し、
リンドープ（多結晶シリコン層１０９の堆積時リンを含
有させてもよい）を行い、異方性のあまり無いガス（例
えば、ＳＦ6 などを主成分とするガス）でゲート電極構
造１０７上および埋込型素子分離領域のシリコン酸化膜
１０５上からエッチング除去して、溝型状空間１１０の
内部にのみ多結晶シリコン層１０９を残余させる。ま
た、多結晶シリコン層１０９からリンがシリコン基板１
０１に導入されてＮ型のソース／ドレイン拡散層１０８
が形成される。
リコン層１０９を堆積して溝型状空間１１０を充填し、
リンドープ（多結晶シリコン層１０９の堆積時リンを含
有させてもよい）を行い、異方性のあまり無いガス（例
えば、ＳＦ6 などを主成分とするガス）でゲート電極構
造１０７上および埋込型素子分離領域のシリコン酸化膜
１０５上からエッチング除去して、溝型状空間１１０の
内部にのみ多結晶シリコン層１０９を残余させる。ま
た、多結晶シリコン層１０９からリンがシリコン基板１
０１に導入されてＮ型のソース／ドレイン拡散層１０８
が形成される。
【００３５】この多結晶シリコン層のエッチング除去は
溝型状空間１１０内部以外の不要箇所を完全に除去する
必要があるから多少オーバーエッチングの条件で行う。
したがって溝型状空間１１０内部で基板の主面１０１Ｍ
上の多結晶シリコン層１０９の膜厚は、例示した上記Ｔ
1 ，Ｔ2 の場合、例えば０．０５μｍ〜０．１５μｍと
なる。
溝型状空間１１０内部以外の不要箇所を完全に除去する
必要があるから多少オーバーエッチングの条件で行う。
したがって溝型状空間１１０内部で基板の主面１０１Ｍ
上の多結晶シリコン層１０９の膜厚は、例示した上記Ｔ
1 ，Ｔ2 の場合、例えば０．０５μｍ〜０．１５μｍと
なる。
【００３６】この溝型状空間１１０内部の多結晶シリコ
ン層１０９の上部分はソース／ドレイン引出し電極とな
る。
ン層１０９の上部分はソース／ドレイン引出し電極とな
る。
【００３７】上記例では多結晶シリコン層１０９により
空間１１０を充填してそこからＮ型不純物のリンを単結
晶のＰ型シリコン基板１０１に導入していた。
空間１１０を充填してそこからＮ型不純物のリンを単結
晶のＰ型シリコン基板１０１に導入していた。
【００３８】しかしながら溝型状空間１１０内部の多結
晶シリコン層に堆積し、Ｓｉイオンを打ち込む事により
多結晶シリコン層とシリコン基板の界面を非晶質化さ
せ、熱処理により非晶質化シリコンを単結晶シリコンに
変換してソース／ドレイン領域とし、上部の多結晶シリ
コンの部分をソース／ドレイン引出し電極とすることも
できる。
晶シリコン層に堆積し、Ｓｉイオンを打ち込む事により
多結晶シリコン層とシリコン基板の界面を非晶質化さ
せ、熱処理により非晶質化シリコンを単結晶シリコンに
変換してソース／ドレイン領域とし、上部の多結晶シリ
コンの部分をソース／ドレイン引出し電極とすることも
できる。
【００３９】あるいは溝型状空間１１０内部のシリコン
基板上にシリコン層を設ける手段として、シリコン基板
５０１の露出した表面を種（ｓｅｅｄ）にして選択エピ
タキシャル法によってＮ型シリコン層を溝型状空間の内
部にのみに成長して、その下部をソース／ドレイン領域
にし、上部をソース／ドレイン引出し電極としてもよ
い。
基板上にシリコン層を設ける手段として、シリコン基板
５０１の露出した表面を種（ｓｅｅｄ）にして選択エピ
タキシャル法によってＮ型シリコン層を溝型状空間の内
部にのみに成長して、その下部をソース／ドレイン領域
にし、上部をソース／ドレイン引出し電極としてもよ
い。
【００４０】半導体装置内の複数のゲート電極２０２の
導電型が単一（Ｎ型もしくはＰ型）にするならばゲート
電極用として多結晶シリコン膜２０２を成膜する際に単
一型の不純物をドープする方法が望ましい。一方、半導
体装置内の複数のゲート電極の導電型がＮ型とＰ型が存
在する場合は、後の工程でそれぞれイオン注入法により
それぞれの導電型不純物を導入する。
導電型が単一（Ｎ型もしくはＰ型）にするならばゲート
電極用として多結晶シリコン膜２０２を成膜する際に単
一型の不純物をドープする方法が望ましい。一方、半導
体装置内の複数のゲート電極の導電型がＮ型とＰ型が存
在する場合は、後の工程でそれぞれイオン注入法により
それぞれの導電型不純物を導入する。
【００４１】図３は他の実施例による埋込型素子分離領
域の製造方法を工程順に示した断面図である。図３にお
いて図１と同一もしくは類似の機能の箇所は同じ符号で
示してあるから重複する説明はなるべく省略する。
域の製造方法を工程順に示した断面図である。図３にお
いて図１と同一もしくは類似の機能の箇所は同じ符号で
示してあるから重複する説明はなるべく省略する。
【００４２】図１においては埋込型素子分離領域１０５
の幅Ｗ1 を縮小しようとした場合、マスク膜を構成する
ＰＳＧ膜１０２に開口部１０３を形成するためのＰＲ工
程で形成可能な最小寸法が決定される。
の幅Ｗ1 を縮小しようとした場合、マスク膜を構成する
ＰＳＧ膜１０２に開口部１０３を形成するためのＰＲ工
程で形成可能な最小寸法が決定される。
【００４３】しかし図３の製造方法では、マスク膜は第
１のマスク部材のＰＳＧ膜１０２と第２のマスク部材の
ボロンドープのシリコン酸化膜すなわちＢＳＧ膜３０２
の側壁絶縁膜から構成されている。
１のマスク部材のＰＳＧ膜１０２と第２のマスク部材の
ボロンドープのシリコン酸化膜すなわちＢＳＧ膜３０２
の側壁絶縁膜から構成されている。
【００４４】したがって埋込型素子分離領域１０５の幅
Ｗ1 を縮小しようとした場合、ＰＳＧ膜１０２に、例え
ばＰＲ工程で形成可能な最小寸法の開口部１０３を形成
した後、ＢＳＧ膜を全面堆積し、これを異方性エッチン
グすることによりＢＳＧ膜の側壁絶縁膜２０２を形成し
その内壁を埋込型素子分離領域１０５の幅Ｗ2 を決定す
る開口部３０３とするから、埋込型素子分離領域１０５
の幅Ｗ2 はＰＲ工程で形成可能な最小寸法より縮小する
ことができる。図３（Ｂ）においてノンドープのシリコ
ン酸化膜１０５で溝１０４を充填し、エッチバックによ
り上面を一致させた後、ＢＳＧ膜３０２は不純物のボロ
ンを含んでいるからＰＳＧ膜１０２ともに、図１（Ｃ）
におけるエッチング除去方法と同様な方法により、ノン
ドープのシリコン酸化膜１０５をエッチングしないでエ
ッチング除去することにより図３（Ｃ）の構造となる。
Ｗ1 を縮小しようとした場合、ＰＳＧ膜１０２に、例え
ばＰＲ工程で形成可能な最小寸法の開口部１０３を形成
した後、ＢＳＧ膜を全面堆積し、これを異方性エッチン
グすることによりＢＳＧ膜の側壁絶縁膜２０２を形成し
その内壁を埋込型素子分離領域１０５の幅Ｗ2 を決定す
る開口部３０３とするから、埋込型素子分離領域１０５
の幅Ｗ2 はＰＲ工程で形成可能な最小寸法より縮小する
ことができる。図３（Ｂ）においてノンドープのシリコ
ン酸化膜１０５で溝１０４を充填し、エッチバックによ
り上面を一致させた後、ＢＳＧ膜３０２は不純物のボロ
ンを含んでいるからＰＳＧ膜１０２ともに、図１（Ｃ）
におけるエッチング除去方法と同様な方法により、ノン
ドープのシリコン酸化膜１０５をエッチングしないでエ
ッチング除去することにより図３（Ｃ）の構造となる。
【００４５】また、図３（Ａ）の後、熱処理によりＢＳ
Ｇ膜３０２からボロンをＰ型シリコン基板１０１に拡散
させてＰ+ 型チャネルストッパー領域３０４を形成する
こともできる。
Ｇ膜３０２からボロンをＰ型シリコン基板１０１に拡散
させてＰ+ 型チャネルストッパー領域３０４を形成する
こともできる。
【００４６】図４（Ａ）は、図２（Ｂ）に示した構造に
おいて、素子領域１０１Ａを取り囲む埋込型素子分離領
域１０５の幅を広く形成した場合を示す平面図であり、
図４（Ｂ）は図４（Ａ）のＢ−Ｂ部の断面図である。
尚、図４において図２と同一もしくは類似の箇所は同じ
符号を付けてあるから重複する説明は省略する。
おいて、素子領域１０１Ａを取り囲む埋込型素子分離領
域１０５の幅を広く形成した場合を示す平面図であり、
図４（Ｂ）は図４（Ａ）のＢ−Ｂ部の断面図である。
尚、図４において図２と同一もしくは類似の箇所は同じ
符号を付けてあるから重複する説明は省略する。
【００４７】フィ−ルド領域である埋込型素子分離領域
のシリコン酸化膜１０５の上面１０５Ｍ上にゲート電極
２０２が乗り上げた部分の幅方向の端部、すなわち第２
の側壁絶縁膜２０４の側面には多結晶シリコン層１０９
が厚く（垂直方向に）形成される。従って、異方性の強
いガスでその部分の多結晶シリコン層１０９を除去する
ためには、多結晶シリコンの残余１０９Ｒが発生しない
ように、充分なオーバーエッチングが必要になる。一
方、溝型状空間１１０内の多結晶シリコン層１０９はあ
まりエッチングされないように制御する必要がある。
のシリコン酸化膜１０５の上面１０５Ｍ上にゲート電極
２０２が乗り上げた部分の幅方向の端部、すなわち第２
の側壁絶縁膜２０４の側面には多結晶シリコン層１０９
が厚く（垂直方向に）形成される。従って、異方性の強
いガスでその部分の多結晶シリコン層１０９を除去する
ためには、多結晶シリコンの残余１０９Ｒが発生しない
ように、充分なオーバーエッチングが必要になる。一
方、溝型状空間１１０内の多結晶シリコン層１０９はあ
まりエッチングされないように制御する必要がある。
【００４８】このために多結晶シリコン層１０９の内の
不要な部分を除去するには、ゲート電極２０２を形状形
成する際に用いたような異方性の強いガスを用いること
ができず、図２（Ｂ）の工程で説明したように、異方性
のあまり無いガスを用いることが必要である。
不要な部分を除去するには、ゲート電極２０２を形状形
成する際に用いたような異方性の強いガスを用いること
ができず、図２（Ｂ）の工程で説明したように、異方性
のあまり無いガスを用いることが必要である。
【００４９】すなわち、埋込型素子分離領域にゲート電
極が乗り上げた部分で、ゲート電極側面に形成された多
結晶シリコン層を除去するためには、側面からのエッチ
ング作用を活用する必要がある。
極が乗り上げた部分で、ゲート電極側面に形成された多
結晶シリコン層を除去するためには、側面からのエッチ
ング作用を活用する必要がある。
【００５０】また溝型状空間１１０は外側に矩形の突出
部を設けそこに充填された多結晶シリコン膜１０９をそ
れぞれソース／ドレイン領域の引出部１０９Ｃ，１０９
Ｃとしている。
部を設けそこに充填された多結晶シリコン膜１０９をそ
れぞれソース／ドレイン領域の引出部１０９Ｃ，１０９
Ｃとしている。
【００５１】
【発明の効果】以上説明したように本発明によれば、マ
スク膜１０２の膜厚により埋込型素子分離領域１０５の
上面１０５Ｍの高さＴ1 が決定されるから、制御性よく
所定高さの埋込型素子分離領域が得られる。
スク膜１０２の膜厚により埋込型素子分離領域１０５の
上面１０５Ｍの高さＴ1 が決定されるから、制御性よく
所定高さの埋込型素子分離領域が得られる。
【００５２】したがって下部がソース／ドレイン領域と
なり上部がソース／ドレイン電極配線となるシリコン層
１０９を、急激な傾斜の形状となることなくかつ不所望
の短絡を生じることなく、所定の膜厚に形成することが
できる。
なり上部がソース／ドレイン電極配線となるシリコン層
１０９を、急激な傾斜の形状となることなくかつ不所望
の短絡を生じることなく、所定の膜厚に形成することが
できる。
【００５３】また、ゲート電極の形状形成のためのパー
ターニングに支障を生じることもなくなる。
ターニングに支障を生じることもなくなる。
【図１】本発明の一実施例の半導体装置の製造方法を工
程順に示した断面図である。
程順に示した断面図である。
【図２】図１の続きの工程を順に示した断面図である。
【図３】図１の工程に対応した本発明の他の実施例の半
導体装置の製造方法を工程順に示した断面図である。
導体装置の製造方法を工程順に示した断面図である。
【図４】本発明の実施例による半導体装置の一例を示す
図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部
の断面図である。
図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部
の断面図である。
【図５】従来技術の半導体装置の製造方法を工程順に示
した断面図である。
した断面図である。
【図６】従来技術の問題点を示した断面図であり、
（Ａ）は選択エピタキシャル法によりシリコン層を成長
した場合、（Ｂ）は多結晶シリコンを堆積しパターニン
グによりシリコン層を形状形成した場合である。
（Ａ）は選択エピタキシャル法によりシリコン層を成長
した場合、（Ｂ）は多結晶シリコンを堆積しパターニン
グによりシリコン層を形状形成した場合である。
１０１ Ｐ型シリコン基板 １０１Ｍ シリコン基板の主面 １０１Ａ，１０１Ｂ，１０１Ｃ シリコン基板の素子
領域 １０２ ＰＳＧ膜 １０２Ｍ ＰＳＧ膜の上面 １０３ 開口部 １０４ 溝 １０５ 埋込み型素子分離領域となるシリコン酸化膜 １０５Ｍ シリコン酸化膜の上面 １０６ 第１の側壁絶縁膜 １０７ ゲート構造 １０７Ｍ ゲート構造の上面（上面絶縁膜の上面） １０８ ソース／ドレイン拡散層 １０９ 埋込みシリコン層（多結晶シリコン層） １０９Ｃ ソース／ドレイン領域の引出部 １０９Ｒ 多結晶シリコンの残余 １１０ 溝型状空間 ２０１ ゲート酸化膜 ２０２ ゲート電極 ２０３ 上面絶縁膜 ２０４ 第２の側壁絶縁膜 ３０２ ＢＳＧ膜 ３０３ 開口部 ３０４ Ｐ+ 型チャネルストッパー領域 ５０１ シリコン基板 ５０２ 素子分離領域 ５０３ ゲート絶縁膜 ５０４ ゲート電極 ５０５ シリコン酸化膜 ５０６ 溝型状空間 ５０７ シリコン層 ５０８ 多結晶シリコン膜 ５０９ ソース／ドレイン電極配線
領域 １０２ ＰＳＧ膜 １０２Ｍ ＰＳＧ膜の上面 １０３ 開口部 １０４ 溝 １０５ 埋込み型素子分離領域となるシリコン酸化膜 １０５Ｍ シリコン酸化膜の上面 １０６ 第１の側壁絶縁膜 １０７ ゲート構造 １０７Ｍ ゲート構造の上面（上面絶縁膜の上面） １０８ ソース／ドレイン拡散層 １０９ 埋込みシリコン層（多結晶シリコン層） １０９Ｃ ソース／ドレイン領域の引出部 １０９Ｒ 多結晶シリコンの残余 １１０ 溝型状空間 ２０１ ゲート酸化膜 ２０２ ゲート電極 ２０３ 上面絶縁膜 ２０４ 第２の側壁絶縁膜 ３０２ ＢＳＧ膜 ３０３ 開口部 ３０４ Ｐ+ 型チャネルストッパー領域 ５０１ シリコン基板 ５０２ 素子分離領域 ５０３ ゲート絶縁膜 ５０４ ゲート電極 ５０５ シリコン酸化膜 ５０６ 溝型状空間 ５０７ シリコン層 ５０８ 多結晶シリコン膜 ５０９ ソース／ドレイン電極配線
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78
Claims (6)
- 【請求項１】 半導体基板の主面上に所定の膜厚を有し
かつ前記主面に達する開口部を有するマスク膜を形成す
る工程と、前記マスク膜をマスクにして前記開口部内に
露出する前記半導体基板に溝を形成する工程と、前記マ
スク膜と異なる材質の絶縁膜で前記溝を充填し、かつ前
記絶縁膜の上面を前記マスク膜の上面に一致させる工程
と、前記マスク膜を除去する工程とを有し、これにより
前記半導体基板に埋込まれかつ前記主面から所定の高さ
突出した埋込型素子分離領域を前記絶縁膜から構成した
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記マスク膜は第１のマスク部材と第２
のマスク部材から構成され、前記半導体基板の主面上に
前記所定の膜厚で形成した前記第１のマスク部材に前記
主面に達する開孔を形成し、異方性エッチング工程を有
して前記開孔の側面上に前記第２の部材によるサイドウ
オールを形成し、このサイドウオールの内壁により前記
開口部を構成したことを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項３】 前記素子分離領域となる前記絶縁膜の前
記半導体基板の主面より突出する部分の側面上に第１の
側壁絶縁膜を形成することを特徴とする請求項１もしく
は請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記埋込型素子分離領域により区画され
た前記半導体基板の主面上にゲート絶縁膜を形成し、前
記ゲート絶縁膜上にゲート電極を形成することを特徴と
する請求項１、請求項２もしくは請求項３記載の半導体
装置の製造方法。 - 【請求項５】 前記ゲート電極の側面上に第２の側壁絶
縁膜を形成することを特徴とする請求項４記載の半導体
装置の製造方法。 - 【請求項６】 前記ゲート電極と前記素子分離領域間に
露出する前記半導体基板の主面上にシリコン層を堆積す
る工程を有することを特徴とする請求項４もしくは請求
項５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203369A JP2800692B2 (ja) | 1994-08-29 | 1994-08-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203369A JP2800692B2 (ja) | 1994-08-29 | 1994-08-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870038A true JPH0870038A (ja) | 1996-03-12 |
| JP2800692B2 JP2800692B2 (ja) | 1998-09-21 |
Family
ID=16472895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6203369A Expired - Lifetime JP2800692B2 (ja) | 1994-08-29 | 1994-08-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800692B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266490A (ja) * | 2006-03-29 | 2007-10-11 | Toshiba Corp | 基板の処理方法および半導体装置の製造方法 |
| CN100373530C (zh) * | 2004-05-11 | 2008-03-05 | 中芯国际集成电路制造(上海)有限公司 | 多孔膜的处理方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459861A (en) * | 1987-08-31 | 1989-03-07 | Toshiba Corp | Manufacture of mos semiconductor device |
| JPH04280451A (ja) * | 1991-03-08 | 1992-10-06 | Nec Corp | 半導体素子分離領域の製造方法 |
-
1994
- 1994-08-29 JP JP6203369A patent/JP2800692B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459861A (en) * | 1987-08-31 | 1989-03-07 | Toshiba Corp | Manufacture of mos semiconductor device |
| JPH04280451A (ja) * | 1991-03-08 | 1992-10-06 | Nec Corp | 半導体素子分離領域の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100373530C (zh) * | 2004-05-11 | 2008-03-05 | 中芯国际集成电路制造(上海)有限公司 | 多孔膜的处理方法 |
| JP2007266490A (ja) * | 2006-03-29 | 2007-10-11 | Toshiba Corp | 基板の処理方法および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2800692B2 (ja) | 1998-09-21 |
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