JPH04280451A - 半導体素子分離領域の製造方法 - Google Patents
半導体素子分離領域の製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000002955 isolation Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 27
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 27
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 13
- 229910052710 silicon Inorganic materials 0.000 abstract description 13
- 239000010703 silicon Substances 0.000 abstract description 13
- 125000006850 spacer group Chemical group 0.000 abstract 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 238000001459 lithography Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子分離領域の
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】半導体デバイスの高集積化および高性能
化は、半導体デバイスを微細化することによって図られ
てきた。それと同時に、各素子を電気的に分離する素子
分離領域の微細化も高集積化には欠かせない。
化は、半導体デバイスを微細化することによって図られ
てきた。それと同時に、各素子を電気的に分離する素子
分離領域の微細化も高集積化には欠かせない。
【０００３】従来、シリコン半導体素子の分離にはＬＯ
ＣＯＳ法が用いられてきた。しかし、ＬＯＣＯＳ分離は
微細化に限界がある。すなわち、バーズビークによる分
離領域の拡大、チャネルストッパーとしてのボロンの横
方向拡散による狭チャネル効果、および深い分離領域が
形成出来ないといった問題点である。一方、トレンチ分
離は、深くて狭い分離領域を形成することができるため
に、微細な素子分離として適した構造であるが、トレン
チ側面の反転やコーナーの電界集中によるリーク電流が
問題となっている。
ＣＯＳ法が用いられてきた。しかし、ＬＯＣＯＳ分離は
微細化に限界がある。すなわち、バーズビークによる分
離領域の拡大、チャネルストッパーとしてのボロンの横
方向拡散による狭チャネル効果、および深い分離領域が
形成出来ないといった問題点である。一方、トレンチ分
離は、深くて狭い分離領域を形成することができるため
に、微細な素子分離として適した構造であるが、トレン
チ側面の反転やコーナーの電界集中によるリーク電流が
問題となっている。
【０００４】本出願人はこれらの問題点を解決する素子
分離構造と製造方法を、平成１年５月１９日出願の特願
平１−１２６００６７号で提案した。その構造は、図７
に示したように、Ｐ型のシリコン基板１１上に設けられ
たシリコン酸化膜１９，ＣＶＤシリコン酸化膜２１とシ
リコン窒化膜２０とからなる絶縁膜分離パターンとその
領域下に分離パターン幅より狭くかつシリコン酸化膜１
９とシリコン窒化膜２０との絶縁物により埋め込まれた
溝を有する形状である。
分離構造と製造方法を、平成１年５月１９日出願の特願
平１−１２６００６７号で提案した。その構造は、図７
に示したように、Ｐ型のシリコン基板１１上に設けられ
たシリコン酸化膜１９，ＣＶＤシリコン酸化膜２１とシ
リコン窒化膜２０とからなる絶縁膜分離パターンとその
領域下に分離パターン幅より狭くかつシリコン酸化膜１
９とシリコン窒化膜２０との絶縁物により埋め込まれた
溝を有する形状である。
【０００５】この構造を形成する方法は、図８〜図１２
に示したように、Ｐ型のシリコン基板１１上に形成され
たシリコン酸化膜１２のうち素子分離領域となるシリコ
ン酸化膜１２の一部をリソグラフィー工程によって形成
されたレジスト１３パターンをマスクとして除去する。 〔図８〕次に、ＣＶＤシリコン酸化膜１４を堆積した後
、チャネルストッパーとなるボロン拡散層１５を形成す
る〔図９〕。
に示したように、Ｐ型のシリコン基板１１上に形成され
たシリコン酸化膜１２のうち素子分離領域となるシリコ
ン酸化膜１２の一部をリソグラフィー工程によって形成
されたレジスト１３パターンをマスクとして除去する。 〔図８〕次に、ＣＶＤシリコン酸化膜１４を堆積した後
、チャネルストッパーとなるボロン拡散層１５を形成す
る〔図９〕。
【０００６】次に、ＣＶＤシリコン酸化膜１６を堆積し
〔図１０〕、ＲＩＥ技術を用いてＣＶＤシリコン酸化膜
１６続いてＣＶＤシリコン酸化膜１４をエッチングし、
開口したシリコン酸化膜１２の端にＣＶＤシリコン酸化
膜１４，１６を残した後、露出したシリコン基板１１に
溝１７を設け、溝１７の底にチャネルストッパーとなる
ボロン拡散層１８を形成する〔図１１〕。
〔図１０〕、ＲＩＥ技術を用いてＣＶＤシリコン酸化膜
１６続いてＣＶＤシリコン酸化膜１４をエッチングし、
開口したシリコン酸化膜１２の端にＣＶＤシリコン酸化
膜１４，１６を残した後、露出したシリコン基板１１に
溝１７を設け、溝１７の底にチャネルストッパーとなる
ボロン拡散層１８を形成する〔図１１〕。
【０００７】次に、シリコン酸化膜１２，１４，１６を
除去した後、熱酸化法により薄いシリコン酸化膜１９を
形成し、ＣＶＤ法によりシリコン窒化膜２０を堆積して
溝１７を埋め込み、ＣＶＤシリコン酸化膜２１を堆積す
る。〔図１２〕。
除去した後、熱酸化法により薄いシリコン酸化膜１９を
形成し、ＣＶＤ法によりシリコン窒化膜２０を堆積して
溝１７を埋め込み、ＣＶＤシリコン酸化膜２１を堆積す
る。〔図１２〕。
【０００８】次に、リソグラフィー工程により形成され
たレジスト２２パターンをマスクにＣＶＤシリコン酸化
膜２１，シリコン窒化膜２０，シリコン酸化膜１９をエ
ッチングして溝１７を被覆するような素子分離領域をシ
リコン基板１１上に形成する〔図７〕。
たレジスト２２パターンをマスクにＣＶＤシリコン酸化
膜２１，シリコン窒化膜２０，シリコン酸化膜１９をエ
ッチングして溝１７を被覆するような素子分離領域をシ
リコン基板１１上に形成する〔図７〕。
【０００９】
【発明が解決しようとする課題】前述の製造方法は、溝
パターンを一旦形成した後に、あらためてリソグラフィ
ー工程によって分離領域となる絶縁膜パターンを形成す
るため、位置合わせずれが生じる。その結果、溝の上を
被覆した分離パターンが非対称になったり、あるいは素
子分離領域が微細化すると、分離パターンが下の溝パタ
ーンを被覆しない場合もありうる。
パターンを一旦形成した後に、あらためてリソグラフィ
ー工程によって分離領域となる絶縁膜パターンを形成す
るため、位置合わせずれが生じる。その結果、溝の上を
被覆した分離パターンが非対称になったり、あるいは素
子分離領域が微細化すると、分離パターンが下の溝パタ
ーンを被覆しない場合もありうる。
【００１０】
【課題を解決するための手段】本発明の製造方法は、半
導体基板表面に堆積した犠牲膜のうち素子分離形成予定
領域を開口し、開口された犠牲膜の側壁に材質の異なる
第１絶縁膜を形成する工程と、露出した前記半導体基板
に溝を形成し、前記溝とその上の開口領域に第２絶縁膜
を埋め込む工程と、前記犠牲膜を選択的に除去する工程
を含むことによって、前記問題点を解決した。
導体基板表面に堆積した犠牲膜のうち素子分離形成予定
領域を開口し、開口された犠牲膜の側壁に材質の異なる
第１絶縁膜を形成する工程と、露出した前記半導体基板
に溝を形成し、前記溝とその上の開口領域に第２絶縁膜
を埋め込む工程と、前記犠牲膜を選択的に除去する工程
を含むことによって、前記問題点を解決した。
【００１１】
【作用】本発明の半導体装置の製造方法をとることによ
って、分離領域を１回のリソグラフィー工程で分離領域
が形成され、溝に対するその上を被覆した素子分離領域
の出っぱった幅の大きさは、犠牲膜側壁に堆積された絶
縁膜の厚さによって決まる。その結果、微細化れても絶
縁膜で埋め込まれた溝とその上を被覆した分離パターン
は対称形になる。
って、分離領域を１回のリソグラフィー工程で分離領域
が形成され、溝に対するその上を被覆した素子分離領域
の出っぱった幅の大きさは、犠牲膜側壁に堆積された絶
縁膜の厚さによって決まる。その結果、微細化れても絶
縁膜で埋め込まれた溝とその上を被覆した分離パターン
は対称形になる。
【００１２】
【実施例】以下、本発明の一実施例について製造工程を
順を追って示した図面を用いて、詳細に説明する。
順を追って示した図面を用いて、詳細に説明する。
【００１３】図１〜図６は、本実施例によってＰ型シリ
コン基板上に素子分離領域を形成する製造方法を示した
断面図である。Ｐ型シリコン基板１の表面に熱酸化によ
るシリコン酸化膜２を形成し、次にＣＶＤ法によりシリ
コン窒化膜３を堆積する。リソグラフィー技術を用いて
レジスト４のパターンを形成し、レジスト４をマスクと
してシリコン窒化膜３を反応性イオンエッチング（ＲＩ
Ｅ）法により除去する。次にイオン注入法により開口さ
れたシリコン基板表面にチャネルストッパーとなるボロ
ン拡散層５を形成すると図１の構造になる。
コン基板上に素子分離領域を形成する製造方法を示した
断面図である。Ｐ型シリコン基板１の表面に熱酸化によ
るシリコン酸化膜２を形成し、次にＣＶＤ法によりシリ
コン窒化膜３を堆積する。リソグラフィー技術を用いて
レジスト４のパターンを形成し、レジスト４をマスクと
してシリコン窒化膜３を反応性イオンエッチング（ＲＩ
Ｅ）法により除去する。次にイオン注入法により開口さ
れたシリコン基板表面にチャネルストッパーとなるボロ
ン拡散層５を形成すると図１の構造になる。
【００１４】次に、ＣＶＤシリコン酸化膜６を堆積する
と図２の構造になる。
と図２の構造になる。
【００１５】次に、ＲＩＥ法によりＣＶＤシリコン酸化
膜６をエッチバックしてシリコン窒化膜３の側壁にのみ
ＣＶＤシリコン酸化膜６を残し、Ｐ型シリコン基板１の
表面を露出させる。シリコン窒化膜３と側壁に残された
ＣＶＤシリコン酸化膜をマスクとしてＰ型シリコン基板
１に溝７を形成する。熱酸化により溝表面にシリコン酸
化膜８を形成した後、イオン注入法によって溝６の底に
チャネルストッパーとなるボロン拡散層９を形成すると
図３となる。
膜６をエッチバックしてシリコン窒化膜３の側壁にのみ
ＣＶＤシリコン酸化膜６を残し、Ｐ型シリコン基板１の
表面を露出させる。シリコン窒化膜３と側壁に残された
ＣＶＤシリコン酸化膜をマスクとしてＰ型シリコン基板
１に溝７を形成する。熱酸化により溝表面にシリコン酸
化膜８を形成した後、イオン注入法によって溝６の底に
チャネルストッパーとなるボロン拡散層９を形成すると
図３となる。
【００１６】次に、ＣＶＤシリコン酸化膜１０を堆積し
、溝７と開口された領域を埋め込むと図４になる。
、溝７と開口された領域を埋め込むと図４になる。
【００１７】次に、ＣＶＤシリコン酸化膜１０をエッチ
バックしてシリコン窒化膜３の表面を露出させると図５
となる。次に、シリコン窒化膜３を選択除去し、シリコ
ン窒化膜３にあったシリコン酸化膜２を除去すると図６
に示した構造の素子分離領域が形成される。
バックしてシリコン窒化膜３の表面を露出させると図５
となる。次に、シリコン窒化膜３を選択除去し、シリコ
ン窒化膜３にあったシリコン酸化膜２を除去すると図６
に示した構造の素子分離領域が形成される。
【００１８】本実施例において、犠牲膜としてシリコン
窒化膜を用いたが、これに限定するものでなく、シリコ
ン酸化膜に対して選択除去可能な材料の膜、例えば多結
晶シリコン膜などでもかまわない。また、本実施例では
Ｐ型シリコン基板上の分離領域を形成製造方法を示した
が、Ｎ型基板上あるいは両導伝型領域を有する基板上で
もかまわない。
窒化膜を用いたが、これに限定するものでなく、シリコ
ン酸化膜に対して選択除去可能な材料の膜、例えば多結
晶シリコン膜などでもかまわない。また、本実施例では
Ｐ型シリコン基板上の分離領域を形成製造方法を示した
が、Ｎ型基板上あるいは両導伝型領域を有する基板上で
もかまわない。
【００１９】
【発明の効果】本発明の構造をとることによって、素子
分離領域を形成する際のリソグラフィ工程は１回で済む
。また、微細化されても絶縁膜で埋め込まれた溝とその
上を被覆した分離パターンは対称形になる。
分離領域を形成する際のリソグラフィ工程は１回で済む
。また、微細化されても絶縁膜で埋め込まれた溝とその
上を被覆した分離パターンは対称形になる。
【図１】本発明の一実施例を説明するため工程順の断面
図である。
図である。
【図２】本発明の一実施例を説明するため工程順の断面
図である。
図である。
【図３】本発明の一実施例を説明するため工程順の断面
図である。
図である。
【図４】本発明の一実施例を説明するため工程順の断面
図である。
図である。
【図５】本発明の一実施例を説明するため工程順の断面
図である。
図である。
【図６】本発明の一実施例を説明するため工程順の断面
図である。
図である。
【図７】従来の素子分離構造を説明するための断面図で
ある。
ある。
【図８】従来の素子分離領域の製造方法を説明するため
工程順断面図である。
工程順断面図である。
【図９】従来の素子分離領域の製造方法を説明するため
工程順断面図である。
工程順断面図である。
【図１０】従来の素子分離領域の製造方法を説明するた
め工程順断面図である。
め工程順断面図である。
【図１１】従来の素子分離領域の製造方法を説明するた
め工程順断面図である。
め工程順断面図である。
【図１２】従来の素子分離領域の製造方法を説明するた
め工程順断面図である。
め工程順断面図である。
１，１１ Ｐ型シリコン基板
２，８，１２，１９ シリコン酸化膜３，２０
シリコン窒化膜 ４，１３，２２ レジスト ５，９，１５，１８ ボロン拡散層６，１０，１
４，１６，２１ ＣＶＤシリコン酸化膜７，１７
溝
シリコン窒化膜 ４，１３，２２ レジスト ５，９，１５，１８ ボロン拡散層６，１０，１
４，１６，２１ ＣＶＤシリコン酸化膜７，１７
溝
Claims (1)
- 【請求項１】 半導体基板表面に堆積した犠牲膜のう
ち素子分離形成予定領域を開口し、開口された前記犠牲
膜の側壁に材質の異なる第１絶縁膜を形成する工程と、
露出した前記半導体基板に溝を形成し、前記溝とその上
の前記開口領域に第２絶縁膜を埋め込む工程と、前記犠
牲膜を選択的に除去する工程とを、含むことを特徴とす
る半導体素子分離領域の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043111A JP2770580B2 (ja) | 1991-03-08 | 1991-03-08 | 半導体素子分離領域の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043111A JP2770580B2 (ja) | 1991-03-08 | 1991-03-08 | 半導体素子分離領域の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04280451A true JPH04280451A (ja) | 1992-10-06 |
| JP2770580B2 JP2770580B2 (ja) | 1998-07-02 |
Family
ID=12654722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3043111A Expired - Lifetime JP2770580B2 (ja) | 1991-03-08 | 1991-03-08 | 半導体素子分離領域の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2770580B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130834A (ja) * | 1993-10-29 | 1995-05-19 | Nec Corp | 半導体装置およびその製造方法 |
| JPH0870038A (ja) * | 1994-08-29 | 1996-03-12 | Nec Corp | 半導体装置の製造方法 |
| WO1999059202A1 (en) * | 1998-05-08 | 1999-11-18 | Advanced Micro Devices, Inc. | Method of forming a field isolation structure in a semiconductor substrate |
| KR100344763B1 (ko) * | 1999-10-12 | 2002-07-19 | 주식회사 하이닉스반도체 | 반도체장치의 소자격리방법 |
| KR20030086853A (ko) * | 2002-05-07 | 2003-11-12 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리 방법 |
| JP2012124235A (ja) * | 2010-12-06 | 2012-06-28 | Sharp Corp | 固体撮像素子およびその製造方法、電子情報機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116546A (ja) * | 1984-06-14 | 1986-01-24 | コミツサレ・ア・レナジイ・アトミツク | 絶縁溝に対する局部区域酸化物の自動位置決め方法 |
-
1991
- 1991-03-08 JP JP3043111A patent/JP2770580B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116546A (ja) * | 1984-06-14 | 1986-01-24 | コミツサレ・ア・レナジイ・アトミツク | 絶縁溝に対する局部区域酸化物の自動位置決め方法 |
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| KR100344763B1 (ko) * | 1999-10-12 | 2002-07-19 | 주식회사 하이닉스반도체 | 반도체장치의 소자격리방법 |
| KR20030086853A (ko) * | 2002-05-07 | 2003-11-12 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리 방법 |
| JP2012124235A (ja) * | 2010-12-06 | 2012-06-28 | Sharp Corp | 固体撮像素子およびその製造方法、電子情報機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2770580B2 (ja) | 1998-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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