JPH0396249A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0396249A JPH0396249A JP23348489A JP23348489A JPH0396249A JP H0396249 A JPH0396249 A JP H0396249A JP 23348489 A JP23348489 A JP 23348489A JP 23348489 A JP23348489 A JP 23348489A JP H0396249 A JPH0396249 A JP H0396249A
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- semiconductor substrate
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、半導体装置の製造方法に関し、特に素子間を
分離する分離領域が狭い分離領域と広い分離領域とによ
って構戒されている半導体装置の製造方法に関する． ［従来の技術］ 半導体集積回路では、各能動素子間を分離する必要があ
るが、そのための素子分離法として各種のものが提案さ
れている。その代表的なものとしては、ＬＯＣＯＳ法と
称せられる選択酸化による素子分離法がある．しかしな
がら、このＬＯＧＯＳによる素子分離法において社、活
性領域から素子間分離領域へと変わる遷移領域において
、バーズビークの幅が大きくなるため、これが高集積化
に対する障害になるという欠点がある。
分離する分離領域が狭い分離領域と広い分離領域とによ
って構戒されている半導体装置の製造方法に関する． ［従来の技術］ 半導体集積回路では、各能動素子間を分離する必要があ
るが、そのための素子分離法として各種のものが提案さ
れている。その代表的なものとしては、ＬＯＣＯＳ法と
称せられる選択酸化による素子分離法がある．しかしな
がら、このＬＯＧＯＳによる素子分離法において社、活
性領域から素子間分離領域へと変わる遷移領域において
、バーズビークの幅が大きくなるため、これが高集積化
に対する障害になるという欠点がある。
この欠点を解消する手段として、第３図（ａ）〜（ｃ）
あるいは第４図（ａ）〜（ｃ）に示す方法が提案されて
いる．ここで、第３図は、比較的幅の狭い均一の寸法を
有する分離領域を形成する場合に関するものであり、第
４図は、幅の狭い分離領域部分Ａと、幅の広い分離領域
部分Ｂが混在している場合に関するものである。
あるいは第４図（ａ）〜（ｃ）に示す方法が提案されて
いる．ここで、第３図は、比較的幅の狭い均一の寸法を
有する分離領域を形成する場合に関するものであり、第
４図は、幅の狭い分離領域部分Ａと、幅の広い分離領域
部分Ｂが混在している場合に関するものである。
以下、このフィールド絶縁膜の形成方法について説明す
る． まず、半導体基板１上にフォトレジスト３を塗布し、こ
れに露光・現像を施して、活性領域を規定するパターン
を形成する［第３図（ａ）、第４図（ａ）］． 次に、活性領域を規定するレジストパターンをマスクと
して異方性エッチングを行い、半導体基板１に深さ約１
μｍの溝を形成する．続いて、半導体基板１上のフォト
レジスト３を除去し、ＣｖＤ法により膜厚約１．５μｍ
の酸化膜５を堆積させる［第３図（ｂ）、第４図（ｂ）
］’．次に、半導体基板ｌの表面が露出するように酸化
膜５に異方性のあるエッチングを施し、清の部分にのみ
酸化膜５を残し、これをフィールド絶縁膜とする［第３
図（Ｃ）、第４図（ｃ）］．［発明が解決しようとする
課題］ 上述した従来の製造方法では、第３図の場合には、良好
なフィールド絶縁膜が形成でき半導体装置の高集積化が
可能となるが、第４図に示すような分離領域の幅が一定
でない場合、すなわち溝の幅が一定でない場合には溝が
狭い領域Ａでは絶縁膜５を平坦に埋め込むことができる
が、溝の幅が広い領域Ｂでは、埋め込みが不完全になる
．したがって、従来方法では、分離領域の幅が一定でな
い半導体装置については良好なフィールド絶縁膜が形成
できなかった． ［課題を解決するための手段］ 本発明の半導体装置の製造方法は、半導体基板上に幅の
狭いフィールド絶縁膜と幅の広いフィールド絶縁膜とを
形成して複数個の素子領域を電気的に分離する半導体装
置の製造方法に関するものであって、次の諸工程を有す
る。
る． まず、半導体基板１上にフォトレジスト３を塗布し、こ
れに露光・現像を施して、活性領域を規定するパターン
を形成する［第３図（ａ）、第４図（ａ）］． 次に、活性領域を規定するレジストパターンをマスクと
して異方性エッチングを行い、半導体基板１に深さ約１
μｍの溝を形成する．続いて、半導体基板１上のフォト
レジスト３を除去し、ＣｖＤ法により膜厚約１．５μｍ
の酸化膜５を堆積させる［第３図（ｂ）、第４図（ｂ）
］’．次に、半導体基板ｌの表面が露出するように酸化
膜５に異方性のあるエッチングを施し、清の部分にのみ
酸化膜５を残し、これをフィールド絶縁膜とする［第３
図（Ｃ）、第４図（ｃ）］．［発明が解決しようとする
課題］ 上述した従来の製造方法では、第３図の場合には、良好
なフィールド絶縁膜が形成でき半導体装置の高集積化が
可能となるが、第４図に示すような分離領域の幅が一定
でない場合、すなわち溝の幅が一定でない場合には溝が
狭い領域Ａでは絶縁膜５を平坦に埋め込むことができる
が、溝の幅が広い領域Ｂでは、埋め込みが不完全になる
．したがって、従来方法では、分離領域の幅が一定でな
い半導体装置については良好なフィールド絶縁膜が形成
できなかった． ［課題を解決するための手段］ 本発明の半導体装置の製造方法は、半導体基板上に幅の
狭いフィールド絶縁膜と幅の広いフィールド絶縁膜とを
形成して複数個の素子領域を電気的に分離する半導体装
置の製造方法に関するものであって、次の諸工程を有す
る。
■ 半導体基板の幅の狭い素子分離領域形成予定部分お
よび幅の広い素子分離領域形成予定部分の縁端内側部分
に所定の深さの溝を形成する工程、■ 幅の広い素子分
離領域形成予定部分の前記縁端内側部分の溝に囲まれた
半導体基板部分に選択酸化法により厚い熱酸化膜を形成
する工程、■ ■の工程で形成された溝内を絶縁物で埋
め込む工程． ［実施例］ 次に、本発明の実施例について図面を参照して説明する
。
よび幅の広い素子分離領域形成予定部分の縁端内側部分
に所定の深さの溝を形成する工程、■ 幅の広い素子分
離領域形成予定部分の前記縁端内側部分の溝に囲まれた
半導体基板部分に選択酸化法により厚い熱酸化膜を形成
する工程、■ ■の工程で形成された溝内を絶縁物で埋
め込む工程． ［実施例］ 次に、本発明の実施例について図面を参照して説明する
。
第ｌ図（ａ）〜（ｇ）は、本発明の第１の実施例の諸工
程を説明するための半導体装置の断面図である．まず、
第１図（ａ）に示すように、半導体基板１上にフォトレ
ジスト３ａを塗布し、これに露光・現像を施して、幅の
狭い分離領域部分Ａに対して約０．６μｍの幅に、また
、幅の広い分離領域部分Ｂの縁端内側部分約１．５μｍ
の幅に半導体基板を露出させる。この場合に、幅の広い
分離領域部分Ｂにおいて、分離領域形成予定部分の外周
線と半導体基板露出部分の外周線とが一致するようにす
る． 次に、第１図（ｂ）に示すように、フォトレジスト３ａ
をマスクとして露出している半導体基板１に対して異方
性エッチングを施し、幅の狭い分離領域部分Ａに幅約０
．６μｍの溝を、幅の広い分離領域部分Ｂの縁端内側部
分に幅約１．５μｍの溝をそれぞれ深さ約１μｍに形成
する．次に、第１図（ｃ）に示すように、マスクとして
用いたレジスト３ａを除去した後、酸化防止用のシリコ
ン窒化膜２を膜厚約０．２μｍに成長させる． 次に、第１図（ｄ）に示すように、フォトレジスト３ｂ
を塗布し、これをバターニングして、幅の広い分離領域
部分Ｂの溝に囲まれた部分のシリコン窒化膜２を露出さ
せ、この部分の窒化膜をエッチング除去して半導体基板
１の表面を露出させる．ここで、半導体基板１を露出さ
せる範囲は、広い分離領域部分Ｂの周囲に形成した溝の
中に設定し、シリコン窒化膜２を約１μｍ溝内に残して
おく． 次に、第１図（ｅ）に示すように、レジスト３ｂを除去
した後、熱酸化を行い、膜厚約１μｍの熱酸化膜４を形
成する．このときバーズビークは広い分離領域部分Ｂの
縁端内部に形成した溝の中に形成される． 次に、第１図（ｆ）に示すように、酸化防止用のシリコ
ン窒化膜２を除去し、全面に膜厚約１．５μｍの酸化膜
５をＣＶＤ法により堆積させる．続いて、半導体基板１
の表面が露出するように酸化膜５に異方性エッチングを
施し、第１図（ｇ）に示すように、狭い分離領域部分Ａ
に形成した溝を酸化膜５で埋め込み、同様に広い分離領
域部分Ｂの縁端部に形成された溝も酸化膜５で埋め込む
。
程を説明するための半導体装置の断面図である．まず、
第１図（ａ）に示すように、半導体基板１上にフォトレ
ジスト３ａを塗布し、これに露光・現像を施して、幅の
狭い分離領域部分Ａに対して約０．６μｍの幅に、また
、幅の広い分離領域部分Ｂの縁端内側部分約１．５μｍ
の幅に半導体基板を露出させる。この場合に、幅の広い
分離領域部分Ｂにおいて、分離領域形成予定部分の外周
線と半導体基板露出部分の外周線とが一致するようにす
る． 次に、第１図（ｂ）に示すように、フォトレジスト３ａ
をマスクとして露出している半導体基板１に対して異方
性エッチングを施し、幅の狭い分離領域部分Ａに幅約０
．６μｍの溝を、幅の広い分離領域部分Ｂの縁端内側部
分に幅約１．５μｍの溝をそれぞれ深さ約１μｍに形成
する．次に、第１図（ｃ）に示すように、マスクとして
用いたレジスト３ａを除去した後、酸化防止用のシリコ
ン窒化膜２を膜厚約０．２μｍに成長させる． 次に、第１図（ｄ）に示すように、フォトレジスト３ｂ
を塗布し、これをバターニングして、幅の広い分離領域
部分Ｂの溝に囲まれた部分のシリコン窒化膜２を露出さ
せ、この部分の窒化膜をエッチング除去して半導体基板
１の表面を露出させる．ここで、半導体基板１を露出さ
せる範囲は、広い分離領域部分Ｂの周囲に形成した溝の
中に設定し、シリコン窒化膜２を約１μｍ溝内に残して
おく． 次に、第１図（ｅ）に示すように、レジスト３ｂを除去
した後、熱酸化を行い、膜厚約１μｍの熱酸化膜４を形
成する．このときバーズビークは広い分離領域部分Ｂの
縁端内部に形成した溝の中に形成される． 次に、第１図（ｆ）に示すように、酸化防止用のシリコ
ン窒化膜２を除去し、全面に膜厚約１．５μｍの酸化膜
５をＣＶＤ法により堆積させる．続いて、半導体基板１
の表面が露出するように酸化膜５に異方性エッチングを
施し、第１図（ｇ）に示すように、狭い分離領域部分Ａ
に形成した溝を酸化膜５で埋め込み、同様に広い分離領
域部分Ｂの縁端部に形成された溝も酸化膜５で埋め込む
。
第２図は、本発明の第２の実施例を説明するための半導
体装置の断面図である．本実施例では、先の実施例のう
ち、第１図（ｅ）に示す工程段階までは、全く同じであ
る．第１図（ｅ）に示した状態とした後、シリコン窒化
膜２を除去し、続いて熱酸化膜を約半分の膜厚となるよ
うにエッチングして、第２図（ａ）に示すように、熱酸
化膜４の上表面が、半導体基板１の上表面とほぼ一致す
るようにする． 次に、第２図（ｂ）に示すように、全面に酸化１１１ｊ
５をＣＶＤ法により堆積させた後エッチングを行うこと
により、酸化膜の埋め込みを行う．本実施例によれば、
平坦性に優れた分離領域を形成することができる． ［発明の効果］ 以上説明したように、本発明は、幅の狭い分離領域部分
においては、分離領域部分に溝を、そして、幅の広い分
離領域部分に対しては、分離領域の縁端部内側に溝を形
成し、広い分離領域縁端の渭に挟まれた半導体基板部分
を選択的に酸化した後、堆積絶縁膜による埋め込みを行
うものであるので、本発明によれば、幅の狭い分離領域
部分と幅の広い分離領域部分とが混在する半導体装置に
対して、広い分離領域部分において信頼性の高いフィー
ルド絶縁膜が形戊されるとともにバーズビークの発生を
完全に防止して高い集積度の半導体装置を製造すること
ができる。
体装置の断面図である．本実施例では、先の実施例のう
ち、第１図（ｅ）に示す工程段階までは、全く同じであ
る．第１図（ｅ）に示した状態とした後、シリコン窒化
膜２を除去し、続いて熱酸化膜を約半分の膜厚となるよ
うにエッチングして、第２図（ａ）に示すように、熱酸
化膜４の上表面が、半導体基板１の上表面とほぼ一致す
るようにする． 次に、第２図（ｂ）に示すように、全面に酸化１１１ｊ
５をＣＶＤ法により堆積させた後エッチングを行うこと
により、酸化膜の埋め込みを行う．本実施例によれば、
平坦性に優れた分離領域を形成することができる． ［発明の効果］ 以上説明したように、本発明は、幅の狭い分離領域部分
においては、分離領域部分に溝を、そして、幅の広い分
離領域部分に対しては、分離領域の縁端部内側に溝を形
成し、広い分離領域縁端の渭に挟まれた半導体基板部分
を選択的に酸化した後、堆積絶縁膜による埋め込みを行
うものであるので、本発明によれば、幅の狭い分離領域
部分と幅の広い分離領域部分とが混在する半導体装置に
対して、広い分離領域部分において信頼性の高いフィー
ルド絶縁膜が形戊されるとともにバーズビークの発生を
完全に防止して高い集積度の半導体装置を製造すること
ができる。
Claims (1)
- 幅の狭い分離領域と幅の広い分離領域とを備えた半導体
装置の製造方法において、半導体基板の狭い分離領域形
成個所および広い分離領域形成個所の縁端内側部分に溝
を形成する工程と、前記縁端内側部分の溝に囲まれた半
導体基板部分に選択酸化法により厚い熱酸化膜を形成す
る工程と、前記溝を絶縁物で埋め込む工程とを具備する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23348489A JPH0396249A (ja) | 1989-09-08 | 1989-09-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23348489A JPH0396249A (ja) | 1989-09-08 | 1989-09-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0396249A true JPH0396249A (ja) | 1991-04-22 |
Family
ID=16955733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23348489A Pending JPH0396249A (ja) | 1989-09-08 | 1989-09-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0396249A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5899727A (en) * | 1996-05-02 | 1999-05-04 | Advanced Micro Devices, Inc. | Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
| US5904539A (en) * | 1996-03-21 | 1999-05-18 | Advanced Micro Devices, Inc. | Semiconductor trench isolation process resulting in a silicon mesa having enhanced mechanical and electrical properties |
| US5926713A (en) * | 1996-04-17 | 1999-07-20 | Advanced Micro Devices, Inc. | Method for achieving global planarization by forming minimum mesas in large field areas |
| US5981357A (en) * | 1996-04-10 | 1999-11-09 | Advanced Micro Devices, Inc. | Semiconductor trench isolation with improved planarization methodology |
| US6310384B1 (en) | 1993-07-02 | 2001-10-30 | Hitachi, Ltd. | Low stress semiconductor devices with thermal oxide isolation |
-
1989
- 1989-09-08 JP JP23348489A patent/JPH0396249A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310384B1 (en) | 1993-07-02 | 2001-10-30 | Hitachi, Ltd. | Low stress semiconductor devices with thermal oxide isolation |
| US6620704B2 (en) | 1993-07-02 | 2003-09-16 | Hitachi, Ltd. | Method of fabricating low stress semiconductor devices with thermal oxide isolation |
| US6949387B2 (en) | 1993-07-02 | 2005-09-27 | Hitachi, Ltd. | Method of designing a semiconductor device |
| US5904539A (en) * | 1996-03-21 | 1999-05-18 | Advanced Micro Devices, Inc. | Semiconductor trench isolation process resulting in a silicon mesa having enhanced mechanical and electrical properties |
| US5981357A (en) * | 1996-04-10 | 1999-11-09 | Advanced Micro Devices, Inc. | Semiconductor trench isolation with improved planarization methodology |
| US5926713A (en) * | 1996-04-17 | 1999-07-20 | Advanced Micro Devices, Inc. | Method for achieving global planarization by forming minimum mesas in large field areas |
| US5899727A (en) * | 1996-05-02 | 1999-05-04 | Advanced Micro Devices, Inc. | Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
| US6353253B2 (en) | 1996-05-02 | 2002-03-05 | Advanced Micro Devices, Inc. | Semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
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