KR100220236B1 - 반도체 소자의 필드 산화막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 필드 산화막 형성방법이 개시된다. 개시된 본 발명은 반도체 기판상부에, 패드 산화막과, 완충막 및 실리콘 질화막을 순차적으로 적층하는 단계; 상기 실리콘 질화막 상부에 필드 산화 예정 영역이 노출되도록 감광막 패턴을 형성하는 단계; 상기 감광막 패턴의 형태로, 실리콘 질화막과 완충막 및 패드 산화막의 소정 부분을 식각하는 단계; 상기 반도체 기판을 열산화하여 제1필드 산화막을 형성하는 단계; 상기 제1필드 산화막 상부의 소정 부분을 제1 식각하는 단계; 상기 감광막 패턴과, 실리콘 질화막 및 폴리실리콘막을 제거하는 단계; 상기 패드 산화막과, 제1 식각 처리된 제1필드 산화막을 반도체 기판 표면이 노출되도록 제2 식각하여, 평탄화된 제2필드 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 필드 산화막 형성방법
본 발명은 반도체 소자의 필드 산화막 형성방법에 관한 것으로, 보다 구체적으로는 평탄화를 이룰 수 있는 반도체 소자의 필드 산화막 형성방법에 관한 것이다.
현재의 반도체 소자는 고집적화됨에 따라 소자의 활성 영역의 면적 밀도가 증가하고 있다. 이러한 활성 영역의 면적 밀도는 소자의 분리 영역의 면적에 의하여 결정된다. 일반적으로 공지된 반도체 소자의 분리 기술은 로코스 기술로써, 국부적으로 선택적 산화를 이루어 필드 산화막을 형성하여 소자간의 절연특성을 확보하였다.
종래의 반도체 소자의 필드 산화막의 형성방법을 살펴보면, 제1도를 참조하여, 반도체 기판(1) 상부에 50 내지 150의 두께를 지니는 패드 산화막(2)이 형성되고, 그 상부에 실리콘 질화막(3)이 형성된다. 이어서, 필드 산화막 예정 부위가 노출되도록, 감광막 패턴(도시되지 않음)이 형성되고, 이 감광막 패턴(도시되지 않음)에 따라, 질화막(4)이 식각되어, 패드 산화막(2)이 노출된다. 그리고 난다음, 노출된 폴리실리콘 상면을 통하여 채널 스톱퍼 불순물이 이온 주입되어, 채널, 스톱퍼 영역(4)이 형성된다. 이 채널 스톱퍼층(4)은 활성 영역과 이와 이웃하는 다른 활성 영역을 전기적으로 분리시켜 소자의 동작시 높은 전위 장벽을 형성하기 위하여 반도체 기판과 동일한 타입의 불순물이 고농도로 주입되어 형성된다. 그런다음, 감광막 패턴이 제거되고, 이상의 결과물을 고온에서 열산화함으로써, 필드 산화막(5)이 형성된다.
그러나, 상기와 같은 종래의 필드 산화막은, 필드 산화막(5)의 양측 부위에 버즈빅(A부분)이 존재하고 있어, 반도체 소자의 누설 전류를 증가되고, 반도체 소자의 액티브 영역의 면적을 감소시키게 된다.
또한, 종래의 필드 산화막은 소정의 높이를 구비하므로써, 반도체 소자의 토폴로지를 증대시키게 된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 버즈 빅을 감소시키는 한편, 평탄화된 필드 산화막을 형성하는 방법을 제공하는 것을 목적으로 한다.
제1도는 종래의 반도체 소자의 필드 산화막 형성방법을 설명하기 위한 도면.
제2(a)도 내지 2(d)도는 본 발명의 반도체 소자의 필드 산화막 형성방법을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 패드 산화막
13 : 폴리실리콘막 14 : 실리콘 질화막
15 : 감광막 패턴 16 : 에치 스톱퍼
17 : 필드 산화막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 반도체 기판상부에, 패드 산화막과, 완충막 및 실리콘 질화막을 순차적으로 적층하는 단계; 상기 실리콘 질화막 상부에 필드 산화 예정 영역이 노출되도록 감광막 패턴을 형성하는 단계; 상기 감광막 패턴의 형태로, 실리콘 질화막과 완충막 및 패드 산화막의 소정 부분을 식각하는 단계; 상기 반도체 기판을 열산화하여 제1필드 산화막을 형성하는 단계; 상기 제1필드 산화막 상부의 소정 부분을 제1식각하는 단계; 상기 감광막 패턴과, 실리콘 질화막 및 폴리실리콘막을 제거하는 단계; 상기 패드 산화막과, 제1식각 처리된 제1필드 산화막을 반도체 기판 표면이 노출되도록 제2식각하여, 평탄화된 제2필드 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 완충막에 의하여 버즈 빅이 감소되는 한편, 2번에 걸치 필드 산화막 식각공정으로, 필드 산화막의 평탄화를 이룰수 있다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 제2(a)도 내지 제2(e)도는 본 발명의 반도체 소자의 필드 산화막의 형성하는 방법을 설명하기 위한 도면이다.
먼저, 제2(a)도를 참조하여, 반도체 기판(11) 상부에 50 내지 150의 두께를 지니는 패드 산화막(12)이 형성되고, 그 상부에 완충막 예를들어, 폴리실리콘막(13)과 실리콘 질화막(14)이 순차적으로 형성된다. 이때, 상기 완충막인 폴리실리콘막(13)은 버즈빅을 줄이고, 패드 산화막(12)과 실리콘 질화막(14)간의 스트레스를 완화시키는 역할을 하고, 실리콘 질화막(14)은 필드 산화 저지용 막이다.
이어서, 필드 산화막 예정 부위가 노출되도록, 감광막 패턴(15)이 공지의 포토리소그라피 공정에 의하여 형성되고, 이 감광막 패턴에 따라, 실리콘 질화막(14)과, 폴리실리콘막(13) 및 패드 산화막(12)의 소정 부분을 식각한다. 그리고 난 다음, 노출된 패드 산화막(12)을 통하여, 반도체 기판내에 채널 스톱퍼 불순물이 이온 주입되어, 채널 스톱퍼층(16)이 형성된다. 이 채널 스톱퍼층(16)은 활성 영역과 이와 이웃하는 다른 활성 영역을 전기적으로 분리시켜 소자의 동작시 높은 전위 장벽을 형성하기 위하여 반도체 기판과 동일한 타입의 불순물이 고농도로 주입되어, 형성된다.
그런다음, 제2(b)에 도시된 바와 같이, 이상의 결과물을 고온에서 열산화함으로써, 필드 산화막(17)이 형성된다.
그후, 제2(c)도에 도시된 바와 같이, 노출된 필드 산화막(17)은 감광막 패턴을 마스크로 하여, 소정 깊이 만큼 제1 식각된다. 바람직하게는 패드 산화막(12)와 유사한 높이가 되도록 식각하여 준다
제2(d)도를 참조하여, 상기 감광막 패턴(15)과, 실리콘 질화막(14) 및 폴리실리콘막(13)은 공지의 방식으로 제거된 후, 피드 산화막(12)과 필드 산화막(17)은 반도체 기판(11)표면이 노출되도록 제2식각, 바람직하게는 에치백되어, 평탄화된 필드 산화막(17A)이 형성된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 완충막에 의하여 버즈 빅이 감소되는 한편, 2번에 걸치 피드 산화막 식각 공정으로, 필드 산화막의 평탄화를 이룰수 있다.

Claims (2)

  1. 반도체 기판상부에, 패드 산화막과, 완충막 및 실리콘 질화막을 순차적으로 적층하는 단계; 상기 실리콘 질화막 상부에 필드 산화 예정 영역이 노출되도록 감광막 패턴을 형성하는 단계; 상기 감광막 패턴의 형태로, 실리콘 질화막과 완충막 및 패드 산화막의 소정 부분을 식각하는 단계; 상기 반도체 기판을 열산화하여 제1 필드 산화막을 형성하는 단계; 상기 제1필드 산화막 상부의 소정 부분을 제1식각하는 단계; 상기 감광막 패턴과, 실리콘 질화막 및 폴리실리콘막을 제거하는 단계; 상기 패드 산화막과, 제1식각 처리된 제1 필드 산화막을 반도체 기판 표면이 노출되도록 제2식각하여, 평탄화된 제2필드 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  2. 제1항에 있어서, 상기 제2식각 단계는, 반도체 기판의 최상단 표면이 노출되도록 에치백하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
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