JPH10189710A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH10189710A JPH10189710A JP8351699A JP35169996A JPH10189710A JP H10189710 A JPH10189710 A JP H10189710A JP 8351699 A JP8351699 A JP 8351699A JP 35169996 A JP35169996 A JP 35169996A JP H10189710 A JPH10189710 A JP H10189710A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor device
- element isolation
- region
- isolation region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】 （修正有）
【課題】素子分離領域における素子分離絶縁膜の膜厚
が、半導体装置の製造工程において減少することがな
く、信頼性の向上した半導体装置およびその製造方法を
提供する。 【解決手段】Ｓｉ基板１上にＳｉＯ２等の絶縁膜からな
る素子分離領域２によって区画された素子形成領域上に
はＳｉＯ２等の酸化膜３が形成され、また素子分離領域
２上に絶縁膜の膜厚の減少を阻止するＳｉ３Ｎ４やＳｉ
ＯＮからなる絶縁膜４が、その端部４ａが素子形成領域
にはみ出すように形成されている。酸化膜３及び絶縁膜
４の一部分上にはポリＳｉ等からなるゲート電極５が形
成されている。
が、半導体装置の製造工程において減少することがな
く、信頼性の向上した半導体装置およびその製造方法を
提供する。 【解決手段】Ｓｉ基板１上にＳｉＯ２等の絶縁膜からな
る素子分離領域２によって区画された素子形成領域上に
はＳｉＯ２等の酸化膜３が形成され、また素子分離領域
２上に絶縁膜の膜厚の減少を阻止するＳｉ３Ｎ４やＳｉ
ＯＮからなる絶縁膜４が、その端部４ａが素子形成領域
にはみ出すように形成されている。酸化膜３及び絶縁膜
４の一部分上にはポリＳｉ等からなるゲート電極５が形
成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係わり、特に、素子分離領域に特徴の形
成に特徴を有する半導体装置およびその製造方法に関す
るものである。
その製造方法に係わり、特に、素子分離領域に特徴の形
成に特徴を有する半導体装置およびその製造方法に関す
るものである。
【０００２】
【従来の技術】近年、ＭＯＳ ＬＳＩ（Metal Oxide Se
miconductor Large Scale IntegratedCircuit) におけ
る高集積化及び高密度化の進展にともない、ＭＯＳＦＥ
Ｔ（Field Effect Transistor)の素子寸法がいっそう微
細化しつつある。
miconductor Large Scale IntegratedCircuit) におけ
る高集積化及び高密度化の進展にともない、ＭＯＳＦＥ
Ｔ（Field Effect Transistor)の素子寸法がいっそう微
細化しつつある。
【０００３】半導体デバイスの微細化に伴い、トランジ
スタの寸法の微細化を追随し、ゲート長０．３５μｍの
世代から０．２５μｍ、０．１８μｍの開発が盛んに行
われている。
スタの寸法の微細化を追随し、ゲート長０．３５μｍの
世代から０．２５μｍ、０．１８μｍの開発が盛んに行
われている。
【０００４】このようにトランジスタを微細化にともな
って、素子分離領域の形成方法が、従来のＬＯＣＯＳ
（Local Oxidation of Silicon) 法から、より微細なパ
ターンが形成できるトレンチ法が用いられはじめてい
る。
って、素子分離領域の形成方法が、従来のＬＯＣＯＳ
（Local Oxidation of Silicon) 法から、より微細なパ
ターンが形成できるトレンチ法が用いられはじめてい
る。
【０００５】ここで、ＬＯＣＯＳ法は、基板上に熱酸化
膜を形成した後にＣＶＤ法でＳｉ3Ｎ4 膜を形成し、リ
ソグラフィとエッチング技術でＳｉ3 Ｎ4 膜を除去し、
この除去した部分にフィールド酸化膜が形成されること
により素子分離領域を形成する方法である。このＬＯＣ
ＯＳ法によると、素子分離領域にバーズビークが存在す
るため、素子形成領域と素子分離領域とのピッチを小さ
くできないという不利益がある。
膜を形成した後にＣＶＤ法でＳｉ3Ｎ4 膜を形成し、リ
ソグラフィとエッチング技術でＳｉ3 Ｎ4 膜を除去し、
この除去した部分にフィールド酸化膜が形成されること
により素子分離領域を形成する方法である。このＬＯＣ
ＯＳ法によると、素子分離領域にバーズビークが存在す
るため、素子形成領域と素子分離領域とのピッチを小さ
くできないという不利益がある。
【０００６】一方、トレンチ法は、積極的に基板に溝を
形成し、それを絶縁膜で埋め込んで素子分離領域を形成
する素子分離領域形成法である。このトレンチ法によっ
て素子分離領域を形成すると、バーズビークが発生しな
いため、微細な素子分離を形成しやすく、また、平坦化
されているので上層のリソグラフィのフォーカスマージ
ンの向上や定在波効果によるゲート寸法のばらつきを抑
制でき、さらに、ウェル分離と兼ねることにより、チッ
プエリアの縮小化、工程簡略化、メモリ／ロジック混載
の容易化を達成することができる等の利点を有する。
形成し、それを絶縁膜で埋め込んで素子分離領域を形成
する素子分離領域形成法である。このトレンチ法によっ
て素子分離領域を形成すると、バーズビークが発生しな
いため、微細な素子分離を形成しやすく、また、平坦化
されているので上層のリソグラフィのフォーカスマージ
ンの向上や定在波効果によるゲート寸法のばらつきを抑
制でき、さらに、ウェル分離と兼ねることにより、チッ
プエリアの縮小化、工程簡略化、メモリ／ロジック混載
の容易化を達成することができる等の利点を有する。
【０００７】
【発明が解決しようとする課題】ここで、図５〜図７に
ＭＯＳトランジスタの一構成例を示す。図５は平面図で
あり、図６は図５のＡ−Ａ線断面図であり、図７は図５
のＢ−Ｂ線断面図である。
ＭＯＳトランジスタの一構成例を示す。図５は平面図で
あり、図６は図５のＡ−Ａ線断面図であり、図７は図５
のＢ−Ｂ線断面図である。
【０００８】図５に示すように、半導体基板に形成され
た素子分離領域５２によって区画された素子形成領域５
１内に絶縁膜５３を介してゲート電極５５が形成されて
いる。
た素子分離領域５２によって区画された素子形成領域５
１内に絶縁膜５３を介してゲート電極５５が形成されて
いる。
【０００９】このような半導体装置において、素子分離
領域５２をトレンチ法によって形成すると、トレンチ法
による素子分離絶縁膜は、ＬＯＣＯＳ法による熱酸化膜
と異なり、エッチング工程において、例えば、ＨＦ（フ
ッ化水素）等によってエッチングされやすいため、図６
および図７に示すように、素子分離領域５２が素子形成
領域５１に対して凹状に窪むことがある。
領域５２をトレンチ法によって形成すると、トレンチ法
による素子分離絶縁膜は、ＬＯＣＯＳ法による熱酸化膜
と異なり、エッチング工程において、例えば、ＨＦ（フ
ッ化水素）等によってエッチングされやすいため、図６
および図７に示すように、素子分離領域５２が素子形成
領域５１に対して凹状に窪むことがある。
【００１０】素子分離領域５２が素子形成領域５１に対
して窪むと、図６に点線で示す円Ａ内の領域において
は、寄生トランジスタが形成され、この領域のしきい値
電圧が他の領域に比べて低くなるという不利益がある。
して窪むと、図６に点線で示す円Ａ内の領域において
は、寄生トランジスタが形成され、この領域のしきい値
電圧が他の領域に比べて低くなるという不利益がある。
【００１１】また、図７に示すように、素子分離領域５
２が素子形成領域５１に対して窪むと、点線で示す円Ｂ
内の領域におけいては、電荷のリークは発生しないが、
円Ｃ内の領域においては電荷のリークが発生するという
不利益がある。なお、図７における符号５７は、拡散層
領域を示している。
２が素子形成領域５１に対して窪むと、点線で示す円Ｂ
内の領域におけいては、電荷のリークは発生しないが、
円Ｃ内の領域においては電荷のリークが発生するという
不利益がある。なお、図７における符号５７は、拡散層
領域を示している。
【００１２】このようなリークの発生は、円Ｃ内に位置
する拡散層領域５７が素子分離領域５２の側壁面で良好
に形成されないために、拡散層領域５７上のシリサイド
や境界上に形成されたコンタクトが拡散層領域５７と半
導体基板とを短絡させたりすることによる等の原因が考
えられる。
する拡散層領域５７が素子分離領域５２の側壁面で良好
に形成されないために、拡散層領域５７上のシリサイド
や境界上に形成されたコンタクトが拡散層領域５７と半
導体基板とを短絡させたりすることによる等の原因が考
えられる。
【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、素子分離領域における素子分離絶縁膜の膜厚
が、半導体装置の製造工程において減少することがな
く、信頼性の向上した半導体装置およびその製造方法を
提供することを目的とする。
のであり、素子分離領域における素子分離絶縁膜の膜厚
が、半導体装置の製造工程において減少することがな
く、信頼性の向上した半導体装置およびその製造方法を
提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
第１の絶縁膜からなる素子分離領域によって区画された
領域内に形成された半導体素子を有する半導体装置であ
って、前記素子分離領域上に前記第１の絶縁膜の膜厚の
減少を阻止する第２の絶縁膜からなる阻止領域が形成さ
れている。
第１の絶縁膜からなる素子分離領域によって区画された
領域内に形成された半導体素子を有する半導体装置であ
って、前記素子分離領域上に前記第１の絶縁膜の膜厚の
減少を阻止する第２の絶縁膜からなる阻止領域が形成さ
れている。
【００１５】これにより、阻止領域によって素子分離領
域が保護されているため、半導体装置の製造工程におい
て素子分離領域の膜厚が減少することがなく、素子分離
領域の膜厚の減少に起因する寄生トランジスタの形成や
電荷のリーク等の発生のない半導体装置となる。
域が保護されているため、半導体装置の製造工程におい
て素子分離領域の膜厚が減少することがなく、素子分離
領域の膜厚の減少に起因する寄生トランジスタの形成や
電荷のリーク等の発生のない半導体装置となる。
【００１６】本発明の半導体装置の製造方法は、半導体
基板上に素子分離領域を形成する工程と、前記半導体基
板上に第１の絶縁膜を形成する工程と、前記半導体基板
上に前記第１の絶縁膜の膜厚の減少を阻止する第２の絶
縁膜を形成する工程と、リソグラフィによって前記素子
分離領域にレジストパターンを形成する工程と、前記第
２の絶縁膜をエッチングして素子形成領域上の当該第２
の絶縁膜を除去する工程とを有する。
基板上に素子分離領域を形成する工程と、前記半導体基
板上に第１の絶縁膜を形成する工程と、前記半導体基板
上に前記第１の絶縁膜の膜厚の減少を阻止する第２の絶
縁膜を形成する工程と、リソグラフィによって前記素子
分離領域にレジストパターンを形成する工程と、前記第
２の絶縁膜をエッチングして素子形成領域上の当該第２
の絶縁膜を除去する工程とを有する。
【００１７】これにより、素子分離領域上に当該素子分
離領域を保護する第２の絶縁膜を形成することができ、
この第２の絶縁膜によってエッチング工程等における素
子分離領域の膜厚減少が抑制され、素子分離領域の膜厚
の減少に起因する寄生トランジスタの形成や電荷のリー
ク等の発生のない半導体装置が製造される。
離領域を保護する第２の絶縁膜を形成することができ、
この第２の絶縁膜によってエッチング工程等における素
子分離領域の膜厚減少が抑制され、素子分離領域の膜厚
の減少に起因する寄生トランジスタの形成や電荷のリー
ク等の発生のない半導体装置が製造される。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１９】図１は、本発明の半導体装置の一実施形態
を示す断面図である。図１に示す半導体装置は、ゲート
電極５が形成された状態を示しており、また、図１はゲ
ート電極５のゲート幅方向の断面図である。
を示す断面図である。図１に示す半導体装置は、ゲート
電極５が形成された状態を示しており、また、図１はゲ
ート電極５のゲート幅方向の断面図である。
【００２０】図１において、シリコン基板１上には、例
えばＳｉＯ2 等の酸化絶縁膜からなる素子分離領域２が
形成されており、この素子分離領域２によって区画され
た素子形成領域上に例えばＳｉＯ2 等からなる酸化膜３
が形成されている。
えばＳｉＯ2 等の酸化絶縁膜からなる素子分離領域２が
形成されており、この素子分離領域２によって区画され
た素子形成領域上に例えばＳｉＯ2 等からなる酸化膜３
が形成されている。
【００２１】素子分離領域２の上には、素子分離領域２
を構成する絶縁膜の膜厚の減少を阻止する絶縁膜４が形
成されている。この絶縁膜４は、例えば窒化絶縁膜Ｓｉ
3 Ｎ4 や酸窒化絶縁膜ＳｉＯＮからなる。絶縁膜４は、
その端部４ａが素子形成領域内にはみ出すように形成さ
れている。
を構成する絶縁膜の膜厚の減少を阻止する絶縁膜４が形
成されている。この絶縁膜４は、例えば窒化絶縁膜Ｓｉ
3 Ｎ4 や酸窒化絶縁膜ＳｉＯＮからなる。絶縁膜４は、
その端部４ａが素子形成領域内にはみ出すように形成さ
れている。
【００２２】上記酸化膜３および絶縁膜４の一部上に
は、例えばポリシリコン等からなるゲート電極５が形成
されている。
は、例えばポリシリコン等からなるゲート電極５が形成
されている。
【００２３】上記のように構成される本実施形態に係る
半導体装置の製造方法について説明する。
半導体装置の製造方法について説明する。
【００２４】まず、図２に示すように、例えば、シリコ
ン基板上に、トレンチ法によって素子分離領域２を形成
する。
ン基板上に、トレンチ法によって素子分離領域２を形成
する。
【００２５】トレンチ法による素子分離領域２の形成
は、まずシリコン基板１上にトレンチを形成するための
マスク材を形成し、その後に例えば０．４〜０．７μｍ
程度の深さの溝を形成する。溝を形成後、この溝に薄い
熱酸化膜を形成し、この上からＣＶＤ法によって例えば
ＳｉＯ2 等の酸化膜を埋め込むことにより、素子分離領
域２が形成される。
は、まずシリコン基板１上にトレンチを形成するための
マスク材を形成し、その後に例えば０．４〜０．７μｍ
程度の深さの溝を形成する。溝を形成後、この溝に薄い
熱酸化膜を形成し、この上からＣＶＤ法によって例えば
ＳｉＯ2 等の酸化膜を埋め込むことにより、素子分離領
域２が形成される。
【００２６】次いで、シリコン基板１上に、例えば１０
ｎｍ程度の膜厚の酸化膜３を熱酸化法によって形成す
る。
ｎｍ程度の膜厚の酸化膜３を熱酸化法によって形成す
る。
【００２７】その後に、必要に応じてウェル用やチャネ
ルストッパ用等のイオン注入を行う。
ルストッパ用等のイオン注入を行う。
【００２８】以上までの製造工程は通常の半導体装置の
製造工程と同様である。
製造工程と同様である。
【００２９】本実施形態に係る製造方法においては、こ
こで、図３に示すように、シリコン基板１上に絶縁膜４
を形成する。
こで、図３に示すように、シリコン基板１上に絶縁膜４
を形成する。
【００３０】絶縁膜４の形成は、例えばＣＶＤ（Chemic
al Vapor Deposition)法によって行い、Ｓｉ3 Ｎ4 やＳ
ｉＯＮによって形成する。絶縁膜４の膜厚は、例えば、
数ｎｍ〜１００ｎｍ程度とする。
al Vapor Deposition)法によって行い、Ｓｉ3 Ｎ4 やＳ
ｉＯＮによって形成する。絶縁膜４の膜厚は、例えば、
数ｎｍ〜１００ｎｍ程度とする。
【００３１】次いで、上記の絶縁膜４上の素子分離領域
２と重なる部分に、リソグラフィによってレジスト６を
形成する。
２と重なる部分に、リソグラフィによってレジスト６を
形成する。
【００３２】レジスト６をパターニングする際に、素子
分離領域２から素子形成領域へ幅Ｍだけレジスト６がは
み出すように形成する。このはみ出し幅Ｍは、リソグラ
フィによってレジストを形成する際に、素子分離領域２
のパターンとの合わせずれを見込んだ幅とする。
分離領域２から素子形成領域へ幅Ｍだけレジスト６がは
み出すように形成する。このはみ出し幅Ｍは、リソグラ
フィによってレジストを形成する際に、素子分離領域２
のパターンとの合わせずれを見込んだ幅とする。
【００３３】このように形成するのは、リソグラフィに
よってレジスト６を形成する際に、合わせずれが発生し
て、素子分離領域２のエッジ領域に絶縁膜４が形成され
ないのを防止するためである。
よってレジスト６を形成する際に、合わせずれが発生し
て、素子分離領域２のエッジ領域に絶縁膜４が形成され
ないのを防止するためである。
【００３４】次いで、レジスト６をマスクとして、絶縁
膜４をエッチングする。このとき、上記の酸化膜３に対
して選択比のあるエッチングを行う。エッチングの材料
としては、例えばフッ化水素（ＨＦ）を使用する。
膜４をエッチングする。このとき、上記の酸化膜３に対
して選択比のあるエッチングを行う。エッチングの材料
としては、例えばフッ化水素（ＨＦ）を使用する。
【００３５】素子分離領域２を構成する酸化膜は、フッ
化水素によってエッチングされやすいが、素子分離領域
２上にはＳｉ3 Ｎ4 やＳｉＯＮ等からなる絶縁膜４が形
成されており、この絶縁膜４によって素子分離領域２は
保護されている。
化水素によってエッチングされやすいが、素子分離領域
２上にはＳｉ3 Ｎ4 やＳｉＯＮ等からなる絶縁膜４が形
成されており、この絶縁膜４によって素子分離領域２は
保護されている。
【００３６】特に、Ｓｉ3 Ｎ4 やＳｉＯＮを絶縁膜４の
形成材料とすることにより、フッ化水素による素子分離
領域２のエッチングを阻止することが可能となる。
形成材料とすることにより、フッ化水素による素子分離
領域２のエッチングを阻止することが可能となる。
【００３７】このため、素子分離領域２を構成する酸化
膜がフッ化水素によってエッチングされることがなく、
素子分離領域２の膜厚が減少して、素子形成領域に対し
て窪むことがない。
膜がフッ化水素によってエッチングされることがなく、
素子分離領域２の膜厚が減少して、素子形成領域に対し
て窪むことがない。
【００３８】酸化膜３に対して選択比のあるエッチング
を行うと、図４に示すような状態となる。
を行うと、図４に示すような状態となる。
【００３９】次いで、例えばＣＶＤ法を用いて、シリコ
ン基板１上にポリシリコン膜を堆積した後、このポリシ
リコン層に例えばＰ（リン）をドープして低抵抗化す
る。そしてリソグラフィ技術及びエッチング技術を用い
て、ポリシリコン膜を所定の形状にパターニングし、酸
化膜３上に導電化ポリシリコン膜からなるゲート電極５
を形成することにより、図１に示した状態となる。
ン基板１上にポリシリコン膜を堆積した後、このポリシ
リコン層に例えばＰ（リン）をドープして低抵抗化す
る。そしてリソグラフィ技術及びエッチング技術を用い
て、ポリシリコン膜を所定の形状にパターニングし、酸
化膜３上に導電化ポリシリコン膜からなるゲート電極５
を形成することにより、図１に示した状態となる。
【００４０】この後の、製造工程は、通常の半導体装置
の製造工程と同様であり製造工程を図示するのは省略す
るが、概ね以下のような製造工程による。
の製造工程と同様であり製造工程を図示するのは省略す
るが、概ね以下のような製造工程による。
【００４１】すなわち、形成したゲート電極５をマスク
にして、ＬＤＤ領域をイオン注入法により形成する。
にして、ＬＤＤ領域をイオン注入法により形成する。
【００４２】そして、ゲート電極の側面にサイドウォー
ルスペーサを形成した後、イオン注入法により、自己整
合的に高濃度不純物領域を基板表面に相対して形成す
る。イオン注入のソースとしては、例えばＡｓイオンを
用いることができる。
ルスペーサを形成した後、イオン注入法により、自己整
合的に高濃度不純物領域を基板表面に相対して形成す
る。イオン注入のソースとしては、例えばＡｓイオンを
用いることができる。
【００４３】これにより、シリコン基板１に高濃度不純
物領域と、低濃度不純物領域としてのＬＤＤ領域とか
ら、それぞれ構成されるソース領域及びドレイン領域と
が相対して形成される。
物領域と、低濃度不純物領域としてのＬＤＤ領域とか
ら、それぞれ構成されるソース領域及びドレイン領域と
が相対して形成される。
【００４４】その後は、層間絶縁膜の堆積およびコンタ
クトホールの開口工程を経て、に示すように、ソース領
域およびドレイン領域に配線されて、本実施形態に係る
半導体装置が完成する。
クトホールの開口工程を経て、に示すように、ソース領
域およびドレイン領域に配線されて、本実施形態に係る
半導体装置が完成する。
【００４５】以上のように本実施形態に係る半導体装置
では、絶縁膜４によって素子分離領域２が保護されてい
るため、素子分離領域２の膜厚が減少して、素子形成領
域に対して窪むことがない。
では、絶縁膜４によって素子分離領域２が保護されてい
るため、素子分離領域２の膜厚が減少して、素子形成領
域に対して窪むことがない。
【００４６】この結果、素子分離領域２の膜厚の減少に
起因する寄生トランジスタの形成や電荷のリーク等の発
生のない、信頼性の高い半導体装置が得られる。
起因する寄生トランジスタの形成や電荷のリーク等の発
生のない、信頼性の高い半導体装置が得られる。
【００４７】また、絶縁膜４の端部４ａがが素子形成領
域にはみ出すように形成されているため、トレンチ法に
よって形成された素子分離領域２の端部のキンクの防止
が可能となる。
域にはみ出すように形成されているため、トレンチ法に
よって形成された素子分離領域２の端部のキンクの防止
が可能となる。
【００４８】また、本実施形態に係る半導体装置の製造
方法によれば、素子分離領域２上にこの素子分離領域２
を保護する絶縁膜４を形成することができ、この絶縁膜
４によってエッチング工程等における素子分離領域２の
膜厚減少が抑制され、素子分離領域２の膜厚の減少に起
因する寄生トランジスタの形成や電荷のリーク等の発生
のない半導体装置を製造することができる。
方法によれば、素子分離領域２上にこの素子分離領域２
を保護する絶縁膜４を形成することができ、この絶縁膜
４によってエッチング工程等における素子分離領域２の
膜厚減少が抑制され、素子分離領域２の膜厚の減少に起
因する寄生トランジスタの形成や電荷のリーク等の発生
のない半導体装置を製造することができる。
【００４９】また、本実施形態に係る半導体装置の製造
方法によれば、レジスト６を素子形成領域にはみ出すよ
うに形成することにより、レジスト６の合わせずれが発
生して、素子分離領域２のエッジ領域に絶縁膜４が形成
されないということがない。さらに、本実施形態に係る
半導体装置の製造方法によれば、レジスト６のパターン
によって絶縁膜４の端部４ａの素子形成領域へのはみ出
し幅Ｍを調整可能である。このため、素子分離領域２の
間隔を縮小化する際には、はみ出し幅Ｍを短く縮めるよ
うに調整することにより対応可能である。
方法によれば、レジスト６を素子形成領域にはみ出すよ
うに形成することにより、レジスト６の合わせずれが発
生して、素子分離領域２のエッジ領域に絶縁膜４が形成
されないということがない。さらに、本実施形態に係る
半導体装置の製造方法によれば、レジスト６のパターン
によって絶縁膜４の端部４ａの素子形成領域へのはみ出
し幅Ｍを調整可能である。このため、素子分離領域２の
間隔を縮小化する際には、はみ出し幅Ｍを短く縮めるよ
うに調整することにより対応可能である。
【００５０】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、阻止領域によって素子分離領域が保護され
ているため、半導体装置の製造工程において素子分離領
域の膜厚が減少することがなく、素子分離領域の膜厚の
減少に起因する寄生トランジスタの形成や電荷のリーク
等の発生のない、信頼性の高い半導体装置が得られる。
本発明の半導体装置の製造方法によれば、素子分離領域
上に当該素子分離領域を保護する第２の絶縁膜を形成す
ることができ、この第２の絶縁膜によってエッチング工
程等における素子分離領域の膜厚減少を抑制することが
でき、素子分離領域の膜厚の減少に起因する寄生トラン
ジスタの形成や電荷のリーク等の発生のない半導体装置
を製造することができる。
置によれば、阻止領域によって素子分離領域が保護され
ているため、半導体装置の製造工程において素子分離領
域の膜厚が減少することがなく、素子分離領域の膜厚の
減少に起因する寄生トランジスタの形成や電荷のリーク
等の発生のない、信頼性の高い半導体装置が得られる。
本発明の半導体装置の製造方法によれば、素子分離領域
上に当該素子分離領域を保護する第２の絶縁膜を形成す
ることができ、この第２の絶縁膜によってエッチング工
程等における素子分離領域の膜厚減少を抑制することが
でき、素子分離領域の膜厚の減少に起因する寄生トラン
ジスタの形成や電荷のリーク等の発生のない半導体装置
を製造することができる。
【図１】本発明に係る半導体装置の一実施形態を示す断
面図である。
面図である。
【図２】本発明に係る半導体装置の製造方法の一実施形
態を示す断面図である。
態を示す断面図である。
【図３】本発明に係る半導体装置の製造方法の一実施形
態を示す断面図である。
態を示す断面図である。
【図４】本発明に係る半導体装置の製造方法の一実施形
態を示す断面図である。
態を示す断面図である。
【図５】ＭＯＳトランジスタの一構成例を示す平面図で
ある。
ある。
【図６】図５のＡ−Ａ線断面図である。
【図７】図５のＢ−Ｂ線断面図である。
１…シリコン基板、２…素子分離領域、３…酸化膜、４
…絶縁膜、５…ゲート電極、６…レジスト。
…絶縁膜、５…ゲート電極、６…レジスト。
Claims (16)
- 【請求項１】第１の絶縁膜からなる素子分離領域によっ
て区画された素子形成領域内に形成された半導体素子を
有する半導体装置であって、 前記素子分離領域上に前記第１の絶縁膜の膜厚の減少を
阻止する第２の絶縁膜からなる阻止領域が形成されてい
る半導体装置。 - 【請求項２】前記阻止領域は、前記素子形成領域にはみ
出すように形成されている請求項１に記載の半導体装
置。 - 【請求項３】前記素子分離領域は、トレンチ型の素子分
離によって形成されている請求項１に記載の半導体装
置。 - 【請求項４】前記第１の絶縁膜は、酸化絶縁膜からなる
請求項１に記載の半導体装置。 - 【請求項５】前記阻止領域は、窒化絶縁膜からなる請求
項１に記載の半導体装置。 - 【請求項６】前記阻止領域は、酸窒化絶縁膜からなる請
求項１に記載の半導体装置。 - 【請求項７】半導体基板上に素子分離領域を形成する工
程と、 前記半導体基板上に第１の絶縁膜を形成する工程と、 前記半導体基板上に前記第１の絶縁膜の膜厚の減少を阻
止する第２の絶縁膜を形成する工程と、 リソグラフィによって前記素子分離領域にレジストパタ
ーンを形成する工程と、 前記第２の絶縁膜をエッチングして素子形成領域上の当
該第２の絶縁膜を除去する工程とを有する半導体装置の
製造方法。 - 【請求項８】前記素子分離領域をトレンチ法によって形
成する請求項７に記載の半導体装置の製造方法。 - 【請求項９】前記素子分離領域にレジストパターンを形
成する際に、前記素子形成領域にはみ出すように形成す
る請求項７に記載の半導体装置の製造方法。 - 【請求項１０】前記第２の絶縁膜をエッチングする際
に、前記第１の絶縁膜に対して選択比のあるエッチング
を行なう請求項７に記載の半導体装置の製造方法。 - 【請求項１１】エッチング材料にフッ化水素を使用する
請求項７に記載の半導体装置の製造方法。 - 【請求項１２】前記第１の絶縁膜の形成は、前記半導体
基板を熱酸化することによって形成する請求項７に記載
の半導体装置の製造方法。 - 【請求項１３】前記第２の絶縁膜をＣＶＤ法によって形
成する請求項７に記載の半導体装置の製造方法。 - 【請求項１４】前記第１の絶縁膜は、ＳｉＯ2 によって
形成する請求項７に記載の半導体装置の製造方法。 - 【請求項１５】前記第２の絶縁膜をＳｉ3 Ｎ4 によって
形成する請求項７に記載の半導体装置の製造方法。 - 【請求項１６】前記第２の絶縁膜をＳｉＯＮによって形
成する請求項７に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8351699A JPH10189710A (ja) | 1996-12-27 | 1996-12-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8351699A JPH10189710A (ja) | 1996-12-27 | 1996-12-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189710A true JPH10189710A (ja) | 1998-07-21 |
Family
ID=18419026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8351699A Pending JPH10189710A (ja) | 1996-12-27 | 1996-12-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189710A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011108971A (ja) * | 2009-11-20 | 2011-06-02 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
1996
- 1996-12-27 JP JP8351699A patent/JPH10189710A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011108971A (ja) * | 2009-11-20 | 2011-06-02 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5742095A (en) | Method of fabricating planar regions in an integrated circuit | |
| US5406111A (en) | Protection device for an intergrated circuit and method of formation | |
| JPH06177237A (ja) | 平坦な表面を具備するｍｏｓｆｅｔ構成体 | |
| US6847086B2 (en) | Semiconductor device and method of forming the same | |
| JPH11135779A (ja) | 半導体装置及びその製造方法 | |
| US6635537B2 (en) | Method of fabricating gate oxide | |
| US6255218B1 (en) | Semiconductor device and fabrication method thereof | |
| KR100377833B1 (ko) | 보더리스 콘택 구조를 갖는 반도체 장치 및 그 제조방법 | |
| US6291355B1 (en) | Method of fabricating a self-aligned contact opening | |
| US20060008962A1 (en) | Manufacturing method of semiconductor integrated circuit device | |
| GB2362029A (en) | Multi-layer structure for MOSFET Spacers | |
| US5705440A (en) | Methods of fabricating integrated circuit field effect transistors having reduced-area device isolation regions | |
| US7061128B2 (en) | Semiconductor device and manufacturing method of the same | |
| JPH10189710A (ja) | 半導体装置およびその製造方法 | |
| KR100486120B1 (ko) | Ｍｏｓ 트랜지스터의 형성 방법 | |
| KR0147428B1 (ko) | 고집적 반도체 소자 및 그 제조방법 | |
| KR20010074389A (ko) | 반도체장치의 모스 트랜지스터 제조방법 | |
| US6544852B1 (en) | Method of fabricating semiconductor device | |
| KR100226256B1 (ko) | 반도체 디바이스의 소자 분리 방법 | |
| KR100478495B1 (ko) | 반도체 장치 및 그의 제조 방법 | |
| KR100564432B1 (ko) | 트랜지스터 제조 방법 | |
| JPH11274486A (ja) | 半導体装置およびその製造方法 | |
| KR19990087996A (ko) | 반도체디바이스및그제조공정 | |
| JPH07283300A (ja) | 半導体装置及びその製造方法 | |
| KR100307296B1 (ko) | 반도체장치의 콘택 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20080414 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090414 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20100414 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110414 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 12 Free format text: PAYMENT UNTIL: 20120414 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120414 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 13 Free format text: PAYMENT UNTIL: 20130414 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130414 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 14 Free format text: PAYMENT UNTIL: 20140414 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |