KR100239669B1 - 반도체 디바이스의 필드 산화 마스크 및 그것의 제조방법 - Google Patents
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Abstract
본 발명은 버즈 빅을 감소시킬 수 있는 반도체 디바이스의 필드 산화 마스크 및 그것의 제조방법이 개시된다. 본 발명은 필드 산화막의 측면 확산인 버즈 빅 현상을 방지하기 위하여, 액티브 영역상에 버퍼용 막과 산화막을 패터닝하고, 패터닝된 버퍼용 막과 산화막의 상부와 양측면에 산화를 저지하는 특성을 지닌 실리콘 질화막을 감싸안도록 형성하여, 필드 산화막을 형성하기 위한 열산화 공정시, 측면 산화를 방지하게 된다.
Description
본 발명은 반도체 디바이스의 필드 산화 마스크 및 그것의 제조방법에 관한 것으로, 보다 구체적으로는 버즈 빅을 감소시킬 수 있는 반도체 디바이스의 필드 산화 마스크 및 그것의 제조방법에 관한 것이다.
집적회로에서 더욱 복잡한 기능 및 높은 실행을 위한 요구가 증대됨에 따라, 액티브 소자의 더욱 밀집됨이 요구된다. 밀도는 다른 트랜지스터와 트랜지스터를 분리하기 위하여 요구된 면적 뿐만아니라, 트랜지스터의 액티브 면적에 의존한다. 아이솔레이션의 일반적인 방법중 하나는 트랜지스터를 국부적으로 성장된 필드 산화에 의하여 분리하는 널리 알려진 로코스 기술이다. 이 기술에 따르면, 아이솔레이션의 정도는 트랜지스터를 분리하는 필드 산화막의 길이 및 높이에 의존한다. 필드 산화막의 길이 또는 깊이가 증가함에 의하여, 두개의 액티브 면적 사이에 리키지 패스(leakage path)의 길이 또한 감소하게 된다. 반면, 회로 밀도를 증대시키기 위하여, 분리된 필드 산화막의 길이는 최소화되어야 한다. 필드 산화막의 깊이가 증가는 이웃하는 트랜지스터의 면적내로 침투하게 되는 측면 현상을 갖게된다. 이 침투는 버즈빅으로 알려진 변형 현상을 유발한다.
이러한 버즈 빅 현상을 방지하기 위하여, 종래에는 도 1a에 도시된 바와 같이, 반도체 기판(1) 예를들어 실리콘 기판 상부에는 열산화 방식에 의하여 형성된 450 내지 550Å의 두께를 갖는 산화막(2)과, 공지된 화학적 기계적 증착 방식에 의하여 형성되며 500 내지 550Å 정도의 두께를 갖는 버퍼용 폴리실리콘막(3)이 순차적으로 형성되고, 이어서, 폴리실리콘막(3) 상부에는 실리콘 질화막(4)이 소정 두께로 형성된다. 여기서, 폴리실리콘막(3)은 실리콘 질화막(4)과 실리콘 기판간의 스트레스를 감소시키고, 또한 버즈 빅을 감소시키기 위한 버퍼막으로 이용된다. 그후에, 반도체 기판의 필드 산화 예정 영역이 노출되도록 포토레지스트 패턴(10)이 공지된 포토 리소그라피 공정에 의하여 형성된다.
그리고 나서, 포토레지스트 패턴(10)의 형태로, 도 1b에 도시된 바와 같이, 실리콘 질화막(4)과, 폴리실리콘막(3)과, 산화막(2)이 에칭된 다음, 포토레지스트 패턴(5)이 제거된다. 그후, 노출된 필드 산화 예정 영역에 채널 스톱퍼 이온 예를들어, 반도체 기판(1)이 P 형일 경우, 보론 이온(도면에 +로 표시됨)이 이온 주입된다.
도 1c를 참조하여, 패터닝된 질화막 패턴을 산화 저지 마스크로 하여, 노출된 필드 산화 영역을 선택적 산화시키어, 필드 산화막(6)이 형성된다. 이때, 미설명 부호 5는 채널 스톱퍼 이온이 확산되어, 채널 스톱퍼 영역(P+영역:5)이 형성된 부분을 나타낸다.
그러나, 상기와 같은 종래의 방법에 의하면, 여전히 필드 산화막(6)의 양 끝 영역에 버즈 빅(도면에 X로 표시됨)이 증대되고, 이 버즈 빅 영역에는 스트레스가 커지게 되고, 이로 인하여 필드 인버젼 전압(field inversion voltage)이 감소된다.
또한, 상기와 같은 선택적 산화 방식에 의하면, 채널 스톱퍼로서 이온 주입되는 보론 이온은 필드 산화되는 동안 필드 산화막의 양측으로 재확산되어, 소자가 형성되어질 액티브 영역에 채널 스톱퍼 영역(5)이 형성된다. 이는 소자가 형성되어질 액티브 영역의 면적을 감소시키게 되고, 그 결과, 트랜지스터의 커런트를 감소시키는 내로우 채널 이펙트(narrow channel effect)가 발생되고, 문턱 전압을 증가시키게 된다.
또한 확산된 채널 스톱퍼 영역(P+영역)은 이후에 형성되어질 모스 트랜지스터의 접합 영역과 접촉하게 되어, 접합 영역과 반도체 기판간의 플로팅(floating) 캐패시터를 증가시키게 된다. 그 결과, 플로팅 캐패시터는 면적이 감소된 반도체 디바이스에 있어서, 무시할 수 없는 값을 갖게되어, 소자를 오동작하게 되는 문제점이 발생되었다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 반도체 디바이스의 소자 분리 공정시 버즈 빅을 최소화할 수 있는 반도체 디바이스의 필드 마스크막을 제공하는 것을 목적으로 한다.
또한, 본 발명은 반도체 디바이스의 소자 분리 공정시 버즈 빅을 최소화할 수 있는 반도체 디바이스의 필드 마스크막 제조방법을 제공하는 것을 목적으로 한다.
도 1a 내지 도 1c는 종래의 반도체 디바이스의 필드 산화 마스크 및 그것의 제조방법을 설명하기 위한 도면.
도 2a 내지 도 2e는 본 발명의 반도체 디바이스의 필드 산화 마스크 및 그것의 제조방법을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2: 산화막
3 : 폴리실리콘막 4 : 실리콘 질화막
5,10,20 : 포토레지스트 패턴 6 : 필드 산화막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 디바이스의 필드 산화 마스크는 반도체 기판, 반도체 기판 상부의 소자가 형성되어질 예정 영역상에 형성된 산화막 패턴, 상기 산화막 상부에 위치하며, 양측면에 언더컷을 구비한 버퍼용 막 패턴 및 상기 폴리실리콘막 패턴의 상부와, 반도체 기판 중 액티브 예정 영역과 인접하는 필드 산화 예정 영역의 미소한 부분을 점유하고, 산화막 패턴과 폴리실리콘의 양측면을 감싸도록 형성되며, 산화를 저지하는 실리콘 질화막 패턴을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 디바이스의 필드 산화 마스크 제조방법은, 반도체 기판에 산화막을 형성하는 단계, 산화막 상부에 버퍼용 막을 형성하는 단계, 상기 버퍼용 막 및 산화막을 필드 산화막 예정 영역이 노출되도록 패터닝하는 단계, 결과물 상부에 실리콘 질화막을 고르게 증착하는 단계, 상기 액티브 영역 및 액티브 영역에 인접한 필드 산화막 예정 영역을 포함하도록 실리콘 질화막 상부에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴의 형태로 실리콘 질화막을 패터닝하는 단계 및 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 질화막을 패터닝된 폴리실리콘막과 산화막의 측면을 감싸도록 형성하여, 필드 산화 공정을 진행하므로써, 필드 산화막 양측 영역의 버즈 빅을 최소화하므로써, 필드 산화막 측면의 스트레스가 감소되고, 채널 스톱퍼 이온의 재확산에 따른 내로우 채널 이펙트 및 플로우 캐패시터가 증가됨을 방지할 수 있다.
[실시예]
이하, 첨부한 도면에 의거하여 본 발명을 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2e는 본 발명의 반도체 디바이스의 필드 산화 마스크 및 그것의 제조방법을 설명하기 위한 도면이고, 본 발명은 종래와 동일한 부분에 대하여는 동일한 부호를 부여하고, 중복 설명은 배제하도록 한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(1) 예를들어, P형의 실리콘 기판 상부에 종래보다는 약 100Å정도 적은 두께 예를들어, 350 내지 450Å의 두께를 갖는 산화막(2)이 형성되고, 산화막 상부에는 종래보다는 100Å 정도보다 큰 두께 예를들어, 550 내지 650Å의 두께를 갖도록 버퍼용 폴리실리콘막(3)이 공지된 화학적 기계적 증착 방식에 의하여 형성된다. 여기서, 도면에 "A"로 표시된 부분은 액티브 예정 영역이고, "F"로 표시된 부분은 필드 산화막 예정 영역이다. 그 후에, 폴리실리콘막(3) 상부에 필드 산화막 예정 영역(F)이 노출되도록 제 1 포토레지스트 패턴(10)이 형성된다.
그런다음, 제 1 포토레지스트 패턴(10)의 형태로 노출된 폴리실리콘막(3)이 이방성으로 식각된 후, 다시 습식 식각 용액에 의하여, 도 2b에 도시된 바와 같이, 폴리실리콘막의 양측부가 언더 컷을 갖도록 등방성 식각된다. 이어서, 노출된 산화막(2)은 이방성 건식 식각에 의하여 제거된다. 그 후에, 노출된 필드 산화막 예정 영역(F)에는 채널 스톱퍼 이온으로서, 보론 이온(+로 표시됨)이 이온 주입된다.
그리고 나서, 반도체 기판(1) 상부에는 실리콘 질화막(4)이 소정 두께로 고르게 증착되고, 질화막 상부에는 제 2 포토레지스트 패턴(20)이 형성된다. 여기서, 제 2 포토레지스트 패턴은, 액티브 예정 영역(A)상부에 존재하되, 필드 산화막 예정 영역(F)쪽으로, 소정 거리(D) 만큼 확장되도록 형성되며, 이것은 이후에 진행되는 필드 산화시, 산화막이 침식되어 들어오는 크기를 감안하여 "D" 크기 만큼 제 2 포토레지스트 패턴(20)의 크기를 확장시킨 것이다.
도 2d를 참조하여, 실리콘 질화막(4)은 제 2 포토레지스트 패턴(20)의 형태로 식각되어, 패터닝된 산화막(2)과, 폴리실리콘막(3)의 양측면을 감싸도록 형성된다.
그후, 도 2e에 도시된 바와 같이, 노출된 필드 산화 예정 영역(F)을 선택적 산화시키어, 소망하는 버즈 빅이 존재하지 않는 필드 산화막(6)이 형성된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 실리콘 질화막이 패터닝된 폴리실리콘막과 산화막의 측부를 감싸도록 형성되어, 필드 산화막을 형성하기 위한 선택적 산화 공정시, 측면으로 산화됨을 방지하여, 필드 산화막 양측의 버즈 빅을 최소화하고, 버즈 빅이 감소됨에 의하여, 필드 산화막 측면의 스트레스와, 채널 스톱퍼 이온의 재확산에 따른 내로우 채널 이펙트 및 플로우 캐패시터가 증가됨을 방지하여, 반도체 디바이스의 특성이 개선된다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 이 기술에 속하는 당업자에게 자명할 뿐만 아니라 용이하게 발명해낼 수 있다. 따라서 여기에 첨부된 청구범위는 앞서 설명된 것에 한정하지 않고, 하기의 청구범위는 이 발명에 내제되어 있는 특허성 있는 신규한 모든 것을 포함하며, 아울러 이 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해서 균등하게 처리되는 모든 특징을 포함한다
Claims (6)
- 반도체 기판, 반도체 기판 상부의 소자가 형성되어질 예정 영역상에 형성된 산화막 패턴, 상기 산화막 상부에 위치하며, 양측면에 언더컷을 구비한 버퍼용 막 패턴 및 상기 폴리실리콘막 패턴의 상부와, 반도체 기판 중 액티브 예정 영역과 인접하는 필드 산화 예정 영역의 미소한 부분을 점유하고, 산화막 패턴과 폴리실리콘의 양측면을 감싸도록 형성되며, 산화를 저지하는 실리콘 질화막 패턴을 포함하는 반도체 디바이스의 필드 산화 마스크.
- 반도체 기판에 산화막을 형성하는 단계, 산화막 상부에 버퍼용 막을 형성하는 단계, 상기 버퍼용 막 및 산화막을 필드 산화막 예정 영역이 노출되도록 패터닝하는 단계, 결과물 상부에 실리콘 질화막을 고르게 증착하는 단계, 상기 액티브 영역 및 액티브 영역에 인접한 필드 산화막 예정 영역을 포함하도록 실리콘 질화막 상부에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴의 형태로 실리콘 질화막을 패터닝하는 단계 및 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 필드 산화 마스크 제조방법.
- 제 2 항에 있어서, 상기 버퍼용 막 및 산화막을 필드 산화막 예정 영역이 노출되도록 패터닝하는 단계는, 액티브 예정 영역에 해당하는 버퍼용 막 상부에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 하여, 버퍼용 막을 이방성 식각하는 단계, 상기 포토레지스트 패턴을 마스크로 하여 이방성 식각된 버퍼용 막의 측면을 등방성으로 식각하는 단계, 상기 노출된 산화막을 식각하는 단계 및 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 필드 산화 마스크 제조방법.
- 제 2 항에 있어서, 상기 산화막은 350 내지 450Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 디바이스의 필드 산화 마스크 제조방법.
- 제 2 항에 있어서, 상기 버퍼용 막은 500 내지 550Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 디바이스의 필드 산화 마스크 제조방법.
- 제 2 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 버퍼용 막은 폴리실리콘막인 것을 특징으로 하는 반도체 디바이스의 필드 산화 마스크 제조방법.
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| KR1019960049838A KR100239669B1 (ko) | 1996-10-29 | 1996-10-29 | 반도체 디바이스의 필드 산화 마스크 및 그것의 제조방법 |
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1996
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