KR100321698B1 - 트렌치형소자분리산화막을포함하는반도체소자제조방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 트렌치형 소자분리 산화막을 포함하는 반도체 소자 제조방법에 관한 것이며, 트렌치 소자분리 공정에 의해 형성된 소자분리 산화막의 활성영역에 인접한 모서리 부분에 해자가 잔류하는 것을 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 반도체 소자 제조방법에 있어서, 준비된 반도체 기판에 대해 트렌치 소자분리 공정을 실시하여 소자분리 산화막을 형성하는 제1 단계; 활성영역의 상기 반도체 기판 표면을 산화시키는 제2 단계; 및 전면 식각을 실시하여 상기 제2 단계에서 형성된 산화물을 제거하고 상기 활성영역에 인접한 상기 소자분리 산화막 모서리 부분에 발생하는 해자를 제거하는 제3 단계를 포함하여 이루어진 반도체 소자 제조방법이 제공된다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 트렌치형 소자 분리막을 포함하는 반도체 소자 제조방법에 관한 것이다.
트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 부각되고 있으며, 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
종래의 STI 공정은 실리콘 기판 상에 패드 산화막 및 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성한다. 계속하여, 일련의 트렌치 측벽 희생산화 공정(건식 식각에 의한 실리콘 표면의 식각 결함의 제거 목적) 및 트렌치 측벽 재산화 공정을 실시하고, 트렌치 매립용 산화막을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시한다. 이어서, 질화막 및 패드 산화막을 제거하여 소자분리막을 형성한다.
첨부된 도면 도 1a는 STI 공정을 마친 웨이퍼의 평면도이며, 도 1b 및 도 1c는 각각 도 1a의 A-A' 절단면 및 B-B' 절단면을 따른 단면도이다.
도 1a를 참조하면, 실리콘 기판(10)에 대해 STI 공정을 실시하여 소자분리 산화막(11)을 형성하고 활성영역(도면에서 빗금친 부분)을 정의한 상태를 나타내고있다.
그런데, STI 공정 후 실시되는 세정(cleaning) 공정, 불순물 이온주입을 위한 희생산화막(sacrificial oxide) 형성 공정, 희생산화막 제거 공정 등의 후속 공정에 의해 활성영역에 인접한 소자분리 산화막(11)의 모서리 부분에서 도 1b 및 도 1c에 도시된 바와 같이 해자(moat)(C)가 발생한다.
도 2a는 게이트 형성 공정을 마친 웨이퍼의 평면도이며, 도 2b는 상기 도 2a의 B-B' 절단면을 따른 단면도이다.
도 2b를 참조하면, 실리콘 기판(10)의 활성영역에 게이트 산화막(12)가 형성되어 있으며, 게이트 전극(13)이 형성됨을 알 수 있다.
그런데, 게이트 전극(13)이 해자(A)가 발생한 부분을 지나가게 되고, 이에 따라 전계가 소자분리영역에서 활성영역으로 통과하는 효과가 발생하여 암전류(subthreshold current)가 커지고 역 좁은폭 효과(reverse narrow width effect)가 발생하는 문제점이 있었다.
한편, 반도체 소자의 고집적화에 따라 펀치쓰루(punch-through)나 단채널(short channel) 효과를 개선하기 위하여 얕은 접합(shallow junction)이 요구되고 있다. 그런데, 일반적인 이온주입(ion implantation) 방법으로는 얕은 접합을 형성하기 어렵다는 것을 고려하여, 소오스/드레인 영역에 에피택셜 실리콘(epitaxial silicon)을 성장시키고 에피택셜 실리콘에 이온주입을 실시한 후 급속열처리(rapid thermal annealing)를 실시하여 얕은 소오스/드레인 접합을 형성하는 엘리베이티드 소오스/드레인(elevated source/drain) 형성 기술이 제시되고있으나, 이 기술은 에피택셜 실리콘의 성장이 용이하지 않다는 단점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 트렌치 소자분리 공정에 의해 형성된 소자분리 산화막의 활성영역에 인접한 모서리 부분에 해자가 잔류하는 것을 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 에피택셜 실리콘의 형성 없이 엘리베이티드 소오스/드레인 구조를 형성할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c, 도 2a 및 도 2b는 종래기술에 따른 반도체 소자 제조 공정도.
도 3, 도 4a 및 도 4b, 도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정도.
도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9 및 도 10은 본 발명의 다른 실시예에 따른 반도체 소자 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 소자분리 산화막
22 : 포토레지스트 패턴 23 : 게이트 절연막
24 : 게이트 전극 25, 27 : 소오스/드레인 영역
26 : 절연막 스페이서
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자 제조방법에 있어서, 준비된 반도체 기판에 대해 트렌치 소자분리 공정을 실시하여 소자분리 산화막을 형성하는 제1 단계; 활성영역의 상기 반도체 기판 표면을 산화시키는 제2 단계; 및 전면 식각을 실시하여 상기 제2 단계에서 형성된 산화물을 제거하고 상기 활성영역에 인접한 상기 소자분리 산화막 모서리 부분에 발생하는 해자를 제거하는 제3 단계를 포함하여 이루어진 반도체 소자 제조방법이 제공된다.
또한, 본 발명의 다른 측면에 따르면, 반도체 소자 제조방법에 있어서, 준비된 반도체 기판에 대해 트렌치 소자분리 공정을 실시하여 소자분리 산화막을 형성하는 제1 단계; 상기 반도체 기판 상에 적어도 게이트 전극이 형성될 영역을 노출시키는 식각 마스크를 형성하는 제2 단계; 상기 식각 마스크를 사용하여 노출된 활성영역의 상기 반도체 기판을 일정 두께만큼 식각하는 제3 단계; 상기 식각 마스크를 제거하는 제4 단계; 상기 제3 단계에서 식각된 영역에 상기 게이트 전극을 형성하는 제5 단계; 및 노출된 상기 활성영역에 소오스/드레인 영역을 형성하는 제6 단계를 포함하여 이루어진 반도체 소자 제조방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
첨부된 도면 도 3, 도 4a 및 도 4b, 도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정도로서, 도 4a 및 도 5a는 상기 도 3의 A-A' 절단면을 따른 단면도이며, 도 4b 및 도 5b는 상기 도 3의 B-B' 절단면을 따른 단면도이다.
먼저, 도 3에 도시된 바와 같이 실리콘 기판(20)에 대해 통상적인 STI 공정을 수행하여 소자분리 산화막(21)을 형성하고 활성영역(도면의 빗금친 부분)을 정의한다.
다음으로, 소자분리 산화막(21)이 형성된 실리콘 기판(20)에 대해 세정 공정, 희생산화막 형성 공정, 웰 형성을 위한 이온주입 공정, 희생산화막 제거 공정 등을 실시한다. 이때, 활성영역에 인접한 소자분리 산화막(21)의 모서리 부분에 해자(C)가 발생한다.
이어서, 도 4a 및 도 4b에 도시된 바와 같이 실리콘 기판(20)의 활성영역 표면을 산화시켜 실리콘산화막(SiO2)(30)을 형성한다.
다음으로, 도 5a 및 도 5b에 도시한 바와 같이 활성영역(20) 표면의 실리콘산화막(30)을 전면식각하여 소자분리 산화막(21)과 활성영역(20)의 경계의 해자(C)를 제거한다.
전술한 바와 같이 이루어지는 본 실시예에서는 활성영역 표면을 산화시킨 후 전면식각을 실시하기 때문에 실리콘산화막(30) 제거 과정에서 소자분리 산화막(21)의 일부도 함께 식각되어 해자(C)를 제거함과 동시에 단차를 감소시킬 수 있다.
도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9 및 도 10은 본 발명의 다른 실시예에 따른 반도체 소자 제조 공정도로서, 이하 이를 참조하여 설명한다.
먼저, 도 6a는 실리콘 기판(20)에 대해 통상적인 STI 공정을 수행하여 소자분리 산화막(21)을 형성하고 활성영역(도면의 빗금친 부분)을 정의한 후, 세정 공정, 희생산화막 형성 공정, 웰 형성을 위한 이온주입 공정, 희생산화막 제거 공정 등을 실시하고, 포토레지스트 패턴(22)을 형성한 상태를 나타내고 있다. 포토레지스트 패턴(22)은 게이트 전극이 형성될 영역을 중첩 마진(overlay margin)을 고려하여 충분히 포함하는 영역을 노출시키도록 형성한다. 도 6b는 상기 도 6a의 A-A' 절단면을 따른 단면도이며, 도 6c는 상기 도 6a의 B-B' 절단면을 따른 단면도로서,상기와 같은 공정을 거치면서 활성영역에 인접한 소자분리 산화막(21)의 모서리 부분에 해자(C)가 발생한 상태를 확인할 수 있다.
다음으로, 도 7a에 도시된 바와 같이 포토레지스트 패턴(22)을 식각 마스크로 사용하여 노출된 활성영역을 선택적으로 건식 식각한 후 포토레지스트 패턴(22)을 제거한다. 도 7b 및 도 7c는 각각 도 7a의 A-A' 절단면 및 B-B' 절단면을 따른 단면도로서, 도 7b는 게이트 전극이 형성될 활성영역이 일부 식각된 상태를 나타내고 있으며, 도 7c는 게이트 전극과 접하게 될 활성영역에 인접한 소자분리 산화막(21)의 모서리 부분(B)에 발생되었던 해자가 제거되어 완만한 프로파일을 이루고 있는 상태를 나타내고 있다.
이어서, 도 8a에 도시된 바와 같이 게이트 산화막(23) 및 게이트 전극(24)을 형성한다. 도 8b 및 도 8c는 각각 도 8a의 A-A' 절단면 및 B-B' 절단면을 따른 단면도로서, 도 8c에 도시한 바와 같이 게이트 전극(24)이 지나가는 영역에서 소자분리 산화막(21)과 활성영역(20)의 경계의 프로파일이 완만하기 때문에 전계의 집중에 의한 문제점을 개선할 수 있다.
다음으로, 도 9에 도시된 바와 같이 노출된 활성영역에 LDD(lightly doped drain) 이온주입을 실시하여 저농도의 소오스/드레인 영역(25)을 형성한다. 이때, 게이트 전극(24)이 활성영역에 비해 낮게 형성되어 에피택셜층의 형성 없이도 엘리베이티드 소오스/드레인 구조가 형성된다.
이어서, 도 10에 도시된 바와 같이 게이트 전극(24) 측벽에 절연막 스페이서(26)를 형성하고 노출된 활성영역에 소오스/드레인 이온주입을 실시하여고농도 소오스/드레인 영역(27)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 STI 공정에 의해 형성된 소자분리 산화막의 활성영역에 인접한 모서리 부분에서 발생하는 해자를 제거하고, 소자분리영역과 활성영역의 단차를 감소시켜 전계 집중에 의한 문제점을 개선하는 효과가 있다. 또한, 본 발명은 에피택셜층의 형성 없이도 엘리베이티드 소오스/드레인 구조를 형성하는 것이 가능하여 반도체 소자의 특성 향상을 도모할 수 있다.
Claims (4)
- 반도체 소자 제조방법에 있어서,준비된 반도체 기판에 대해 트렌치 소자분리 공정을 실시하여 소자분리 산화막을 형성하는 제1 단계;활성영역의 상기 반도체 기판 표면을 산화시키는 제2 단계; 및전면 식각을 실시하여 상기 제2 단계에서 형성된 산화물을 제거하고 상기 활성영역에 인접한 상기 소자분리 산화막 모서리 부분에 발생하는 해자를 제거하는 제3 단계를 포함하여 이루어진 반도체 소자 제조방법.
- 제1항에 있어서,상기 제3 단계에서,상기 전면 건식 식각에 의해 상기 소자분리 산화막의 일부가 식각되는 것을 특징으로 하는 반도체 소자 제조방법.
- 반도체 소자 제조방법에 있어서,준비된 반도체 기판에 대해 트렌치 소자분리 공정을 실시하여 소자분리 산화막을 형성하는 제1 단계;상기 반도체 기판 상에 적어도 게이트 전극이 형성될 영역을 노출시키는 식각 마스크를 형성하는 제2 단계;상기 식각 마스크를 사용하여 노출된 활성영역의 상기 반도체 기판을 일정 두께만큼 식각하는 제3 단계;상기 식각 마스크를 제거하는 제4 단계;상기 제3 단계에서 식각된 영역에 상기 게이트 전극을 형성하는 제5 단계; 및노출된 상기 활성영역에 소오스/드레인 영역을 형성하는 제6 단계를 포함하여 이루어진 반도체 소자 제조방법.
- 제3항에 있어서,상기 제6 단계는노출된 활성영역에 저농도 소오스/드레인 영역을 형성하는 제7 단계;상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 제8 단계; 및노출된 상기 활성영역에 고농도 소오스/드레인 영역을 형성하는 제9 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
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