JPH05343395A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05343395A JPH05343395A JP15237292A JP15237292A JPH05343395A JP H05343395 A JPH05343395 A JP H05343395A JP 15237292 A JP15237292 A JP 15237292A JP 15237292 A JP15237292 A JP 15237292A JP H05343395 A JPH05343395 A JP H05343395A
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- JP
- Japan
- Prior art keywords
- film
- silicon
- silicon nitride
- forming
- nitride film
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- Pending
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】半導体基板表面上にＭＯＳＦＥＴを具備する半
導体装置の製造方法におけるＭＯＳＦＥＴの素子分離膜
の形成方法において、バーズビークの発生を抑えること
と半導体基板にかかるストレスを緩和することを両立さ
せる半導体装置の製造方法を提供する。 【構成】エッチバック方法により、能動素子領域に凹型
のシリコン窒化膜３を形成し、シリコン窒化膜端部の圧
力を高め、更に、多結晶シリコン６の酸化によって素子
分離膜４を形成する。
導体装置の製造方法におけるＭＯＳＦＥＴの素子分離膜
の形成方法において、バーズビークの発生を抑えること
と半導体基板にかかるストレスを緩和することを両立さ
せる半導体装置の製造方法を提供する。 【構成】エッチバック方法により、能動素子領域に凹型
のシリコン窒化膜３を形成し、シリコン窒化膜端部の圧
力を高め、更に、多結晶シリコン６の酸化によって素子
分離膜４を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴの製造方
法に関し、特に、素子分離膜の製造方法に関する。
法に関し、特に、素子分離膜の製造方法に関する。
【０００２】
【従来の技術】従来技術における、素子分離膜の形成方
法を図２（ａ）〜図２（ｂ）に示す。
法を図２（ａ）〜図２（ｂ）に示す。
【０００３】図２（ａ）に示すように、シリコン基板１
上に、シリコン酸化膜２及びパターニングされたシリコ
ン窒化膜３を形成する。
上に、シリコン酸化膜２及びパターニングされたシリコ
ン窒化膜３を形成する。
【０００４】次に、パターニングされたシリコン窒化膜
３をマスクとして、熱酸化により素子分離膜４を形成す
る。この状態を図２（ｂ）に示す。
３をマスクとして、熱酸化により素子分離膜４を形成す
る。この状態を図２（ｂ）に示す。
【０００５】
【発明が解決しようとする課題】このような従来技術に
よる素子分離膜の形成方法は、以下のような問題点を有
していた。
よる素子分離膜の形成方法は、以下のような問題点を有
していた。
【０００６】まず図２（ｂ）に示すように、素子分離膜
４の形成後、シリコン窒化膜３の端部下側に、いわゆる
バーズビーク５と呼ばれる素子分離膜の入り込みが発生
する。このバーズビーク５により、能動素子領域が狭ま
り、ＭＯＳＦＥＴにおける狭チャンネル効果等の素子特
性の劣化が生ずる。
４の形成後、シリコン窒化膜３の端部下側に、いわゆる
バーズビーク５と呼ばれる素子分離膜の入り込みが発生
する。このバーズビーク５により、能動素子領域が狭ま
り、ＭＯＳＦＥＴにおける狭チャンネル効果等の素子特
性の劣化が生ずる。
【０００７】このバーズビーク５を抑えるために、シリ
コン窒化膜３を厚くして、上からの圧力を高める方法が
あるが、シリコン窒化膜３からのストレスにより、素子
分離膜４形成中に半導体基板１中に結晶欠陥が入りやす
く、ＰＮ接合の漏れ電流を発生させる。
コン窒化膜３を厚くして、上からの圧力を高める方法が
あるが、シリコン窒化膜３からのストレスにより、素子
分離膜４形成中に半導体基板１中に結晶欠陥が入りやす
く、ＰＮ接合の漏れ電流を発生させる。
【０００８】シリコン窒化膜３のストレスを緩和するた
めには、シリコン窒化膜の下層のシリコン酸化膜２を厚
くする方法があるが、酸素の透過によってバーズビーク
５は大きくなってしまう。
めには、シリコン窒化膜の下層のシリコン酸化膜２を厚
くする方法があるが、酸素の透過によってバーズビーク
５は大きくなってしまう。
【０００９】このように、従来技術による素子分離膜の
形成方法においては、バーズビークを抑えることと半導
体基板にかかるストレスを緩和することを両立させるこ
とは困難であった。
形成方法においては、バーズビークを抑えることと半導
体基板にかかるストレスを緩和することを両立させるこ
とは困難であった。
【００１０】そこで、本発明はこのような課題を解決し
ようとするもので、その目的とするところは、ＭＯＳＦ
ＥＴの素子分離膜の形成方法において、バーズビークの
発生を抑えることと半導体基板にかかるストレスを緩和
することを両立させる半導体装置の製造方法を提供する
ところにある。
ようとするもので、その目的とするところは、ＭＯＳＦ
ＥＴの素子分離膜の形成方法において、バーズビークの
発生を抑えることと半導体基板にかかるストレスを緩和
することを両立させる半導体装置の製造方法を提供する
ところにある。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板表面上にＭＯＳＦＥＴを具備する
半導体装置の製造方法において、半導体基板表面上に、
多結晶シリコン膜を形成する工程と、前記多結晶シリコ
ン膜をパターニングする工程と、前記多結晶シリコン膜
上、および多結晶シリコン膜のパターニングにより露出
した前記半導体基板上に、第１のシリコン酸化膜を形成
する工程と、前記第１のシリコン酸化膜上にシリコン窒
化膜を形成する工程と、前記シリコン窒化膜上に第２の
シリコン酸化膜を形成する工程と、前記第２のシリコン
酸化膜上に塗布膜を形成する工程と、前記塗布膜と前記
第２のシリコン酸化膜を等速度でエッチングし、前記多
結晶シリコン膜上に配設された前記シリコン窒化膜を露
出させる工程と、露出した前記シリコン窒化膜を除去す
る工程と、残存する前記シリコン窒化膜をマスクとし
て、前記多結晶シリコン膜を酸化して素子分離膜を形成
する工程を具備することを特徴とする。
造方法は、半導体基板表面上にＭＯＳＦＥＴを具備する
半導体装置の製造方法において、半導体基板表面上に、
多結晶シリコン膜を形成する工程と、前記多結晶シリコ
ン膜をパターニングする工程と、前記多結晶シリコン膜
上、および多結晶シリコン膜のパターニングにより露出
した前記半導体基板上に、第１のシリコン酸化膜を形成
する工程と、前記第１のシリコン酸化膜上にシリコン窒
化膜を形成する工程と、前記シリコン窒化膜上に第２の
シリコン酸化膜を形成する工程と、前記第２のシリコン
酸化膜上に塗布膜を形成する工程と、前記塗布膜と前記
第２のシリコン酸化膜を等速度でエッチングし、前記多
結晶シリコン膜上に配設された前記シリコン窒化膜を露
出させる工程と、露出した前記シリコン窒化膜を除去す
る工程と、残存する前記シリコン窒化膜をマスクとし
て、前記多結晶シリコン膜を酸化して素子分離膜を形成
する工程を具備することを特徴とする。
【００１２】
【実施例】以下に、本発明の半導体装置の製造方法の一
実施例を図１（ａ）〜図１（ｄ）に基づき説明する。
実施例を図１（ａ）〜図１（ｄ）に基づき説明する。
【００１３】まず、Ｎ型あるいはＰ型シリコン基板１上
に、例えば、温度が８００℃から９００℃、時間が２０
分から６０分間、雰囲気がウエット雰囲気という条件の
熱酸化法により約２００オングストロームのシリコン酸
化膜９を形成し、次に、シリコン酸化膜９上に、例え
ば、温度が５００℃から７００℃、圧力が４０Ｐａから
６０Ｐａ、時間が１０分から３０分という条件の化学的
気相成長法により約２０００∂の多結晶シリコン膜６を
形成する。
に、例えば、温度が８００℃から９００℃、時間が２０
分から６０分間、雰囲気がウエット雰囲気という条件の
熱酸化法により約２００オングストロームのシリコン酸
化膜９を形成し、次に、シリコン酸化膜９上に、例え
ば、温度が５００℃から７００℃、圧力が４０Ｐａから
６０Ｐａ、時間が１０分から３０分という条件の化学的
気相成長法により約２０００∂の多結晶シリコン膜６を
形成する。
【００１４】次に、能動素子領域となる部分の多結晶シ
リコン膜６を反応性イオンエッチング等のドライエッチ
ングにより除去する。この時、シリコン酸化膜９はエッ
チングストッパーとなり、シリコン基板がエッチングさ
れるのを防ぐ。
リコン膜６を反応性イオンエッチング等のドライエッチ
ングにより除去する。この時、シリコン酸化膜９はエッ
チングストッパーとなり、シリコン基板がエッチングさ
れるのを防ぐ。
【００１５】次に、例えば、温度が８００℃から９００
℃、時間が２０分から６０分間、雰囲気がウエット雰囲
気という条件の熱酸化法により、多結晶シリコン膜６上
に約５００∂のシリコン酸化膜２を形成する。この時、
露出しているシリコン酸化膜９の膜厚は殆ど変化しな
い。この状態を図１（ａ）に示す。
℃、時間が２０分から６０分間、雰囲気がウエット雰囲
気という条件の熱酸化法により、多結晶シリコン膜６上
に約５００∂のシリコン酸化膜２を形成する。この時、
露出しているシリコン酸化膜９の膜厚は殆ど変化しな
い。この状態を図１（ａ）に示す。
【００１６】次に、全面に、例えば、温度が７００℃か
ら９００℃、時間が２０分から４０分位の条件の化学的
気相成長法により約１５００∂のシリコン窒化膜３を形
成し、更にシリコン窒化膜３上に、例えば、温度が４０
０℃から５００℃、時間が８０分から１５０分位の条件
の化学的気相成長法により約１μｍのシリコン酸化膜７
を形成し、更に、表面を平坦化するために、シリコン酸
化膜７上に、塗布膜、例えばシリカ塗布膜８を約１μｍ
塗布する。この状態を図１（ｂ）に示す。
ら９００℃、時間が２０分から４０分位の条件の化学的
気相成長法により約１５００∂のシリコン窒化膜３を形
成し、更にシリコン窒化膜３上に、例えば、温度が４０
０℃から５００℃、時間が８０分から１５０分位の条件
の化学的気相成長法により約１μｍのシリコン酸化膜７
を形成し、更に、表面を平坦化するために、シリコン酸
化膜７上に、塗布膜、例えばシリカ塗布膜８を約１μｍ
塗布する。この状態を図１（ｂ）に示す。
【００１７】次に、アルゴンガスを用いたスパッタエッ
チング法、あるいは、Ｃ2Ｆ6，ＣＨＦ3，ＣＦ4などのガ
スを用いた反応性イオンエッチング法などにより、シリ
コン窒化膜３上のシリコン酸化膜７とシリカ塗布膜８を
等速度で、多結晶シリコン膜６上のシリコン窒化膜３が
露出するまでエッチングする。
チング法、あるいは、Ｃ2Ｆ6，ＣＨＦ3，ＣＦ4などのガ
スを用いた反応性イオンエッチング法などにより、シリ
コン窒化膜３上のシリコン酸化膜７とシリカ塗布膜８を
等速度で、多結晶シリコン膜６上のシリコン窒化膜３が
露出するまでエッチングする。
【００１８】次に、多結晶シリコン膜６上の露出したシ
リコン窒化膜３をドライエッチング法により除去する。
この時、シリコン窒化膜３下のシリコン酸化膜２はエッ
チングストッパーとなり、多結晶シリコン膜６がエッチ
ングされることを防ぐ。
リコン窒化膜３をドライエッチング法により除去する。
この時、シリコン窒化膜３下のシリコン酸化膜２はエッ
チングストッパーとなり、多結晶シリコン膜６がエッチ
ングされることを防ぐ。
【００１９】次に、シリコン窒化膜３の除去により露出
したシリコン酸化膜２と、残存するシリコン窒化膜３上
のシリコン酸化膜７を、ウエットエッチング法により除
去する。この状態を図１（ｃ）に示す。
したシリコン酸化膜２と、残存するシリコン窒化膜３上
のシリコン酸化膜７を、ウエットエッチング法により除
去する。この状態を図１（ｃ）に示す。
【００２０】次に、シリコン窒化膜３をマスクとして、
露出した多結晶シリコン膜を、例えば、温度が１０００
℃から１１００℃、時間が６０分から９０分間、雰囲気
がウエット雰囲気という条件の熱酸化法により、約５０
００∂の素子分離膜４を形成する。
露出した多結晶シリコン膜を、例えば、温度が１０００
℃から１１００℃、時間が６０分から９０分間、雰囲気
がウエット雰囲気という条件の熱酸化法により、約５０
００∂の素子分離膜４を形成する。
【００２１】その後は、通常のプロセスにより、ＭＯＳ
ＦＥＴを有する半導体装置を得ることができる。
ＦＥＴを有する半導体装置を得ることができる。
【００２２】
【発明の効果】以上述べたように本発明によれば、半導
体基板表面上にＭＯＳＦＥＴを具備する半導体装置の製
造方法において、いわゆるエッチバック方法により、能
動素子領域に凹型のシリコン窒化膜を形成し、シリコン
窒化膜端部の圧力を高めることにより、バーズビークの
形成を抑えることができ、更に、多結晶シリコンの酸化
によって素子分離膜を形成することにより、シリコン基
板中には素子分離膜が形成されないか、あるいは、シリ
コン基板中に素子分離膜が形成されても、ごくわずかで
あるため、半導体基板中の結晶欠陥の発生を抑えること
ができるという多大な効果を有する。
体基板表面上にＭＯＳＦＥＴを具備する半導体装置の製
造方法において、いわゆるエッチバック方法により、能
動素子領域に凹型のシリコン窒化膜を形成し、シリコン
窒化膜端部の圧力を高めることにより、バーズビークの
形成を抑えることができ、更に、多結晶シリコンの酸化
によって素子分離膜を形成することにより、シリコン基
板中には素子分離膜が形成されないか、あるいは、シリ
コン基板中に素子分離膜が形成されても、ごくわずかで
あるため、半導体基板中の結晶欠陥の発生を抑えること
ができるという多大な効果を有する。
【図１】 本発明の半導体装置の製造方法の一実施例を
示す図である。
示す図である。
【図２】 従来の半導体装置の製造方法の一実施例を示
す図である。
す図である。
１ シリコン基板 ２ シリコン酸化膜 ３ シリコン窒化膜 ４ 素子分離膜 ５ バーズビーク ６ 多結晶シリコン膜 ７ シリコン酸化膜 ８ シリカ塗布膜 ９ シリコン酸化膜
Claims (1)
- 【請求項１】 半導体基板表面上にＭＯＳＦＥＴを具備
する半導体装置の製造方法において、 半導体基板表面上に、多結晶シリコン膜を形成する工程
と、 前記多結晶シリコン膜をパターニングする工程と、 前記多結晶シリコン膜上、および多結晶シリコン膜のパ
ターニングにより露出した前記半導体基板上に、第１の
シリコン酸化膜を形成する工程と、 前記第１のシリコン酸化膜上にシリコン窒化膜を形成す
る工程と、 前記シリコン窒化膜上に第２のシリコン酸化膜を形成す
る工程と、 前記第２のシリコン酸化膜上に塗布膜を形成する工程
と、 前記塗布膜と前記第２のシリコン酸化膜を等速度でエッ
チングし、前記多結晶シリコン膜上に配設された前記シ
リコン窒化膜を露出させる工程と、 露出した前記シリコン窒化膜を除去する工程と、 残存する前記シリコン窒化膜をマスクとして、前記多結
晶シリコン膜を酸化して素子分離膜を形成する工程を具
備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15237292A JPH05343395A (ja) | 1992-06-11 | 1992-06-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15237292A JPH05343395A (ja) | 1992-06-11 | 1992-06-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343395A true JPH05343395A (ja) | 1993-12-24 |
Family
ID=15539092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15237292A Pending JPH05343395A (ja) | 1992-06-11 | 1992-06-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343395A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321698B1 (ko) * | 1998-06-17 | 2002-03-08 | 박종섭 | 트렌치형소자분리산화막을포함하는반도체소자제조방법 |
-
1992
- 1992-06-11 JP JP15237292A patent/JPH05343395A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321698B1 (ko) * | 1998-06-17 | 2002-03-08 | 박종섭 | 트렌치형소자분리산화막을포함하는반도체소자제조방법 |
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