JPH06333921A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06333921A JPH06333921A JP14851693A JP14851693A JPH06333921A JP H06333921 A JPH06333921 A JP H06333921A JP 14851693 A JP14851693 A JP 14851693A JP 14851693 A JP14851693 A JP 14851693A JP H06333921 A JPH06333921 A JP H06333921A
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Abstract
(57)【要約】
【目的】 バーズビークの長さが短く、しかも製造工程
における制御が容易な素子分離方法を提供する。 【構成】 半導体基板上１１に酸化膜１２及び窒化膜１
３を形成した後、素子形成領域以外の窒化膜１３を選択
的にエッチングする。次に半導体基板１１全面にＣＶＤ
シリコン膜１４を堆積した後、異方性エッチング法によ
り全面エッチングし窒化膜１３の側壁部以外のＣＶＤシ
リコン膜１４を除去する。次に、窒化膜１３とその側壁
にあるＣＶＤシリコン膜１４を耐酸化マスクとして酸化
し、ＬＯＣＯＳ酸化膜１５を形成する。
における制御が容易な素子分離方法を提供する。 【構成】 半導体基板上１１に酸化膜１２及び窒化膜１
３を形成した後、素子形成領域以外の窒化膜１３を選択
的にエッチングする。次に半導体基板１１全面にＣＶＤ
シリコン膜１４を堆積した後、異方性エッチング法によ
り全面エッチングし窒化膜１３の側壁部以外のＣＶＤシ
リコン膜１４を除去する。次に、窒化膜１３とその側壁
にあるＣＶＤシリコン膜１４を耐酸化マスクとして酸化
し、ＬＯＣＯＳ酸化膜１５を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に素子分離の形成方法に関する。
に関し、特に素子分離の形成方法に関する。
【０００２】
【従来の技術】半導体装置の素子の分離方法として、従
来からＬＯＣＯＳ(Local Oxidationof Silicon) 法が広
く用いられている。このＬＯＣＯＳ法は図３のようなも
のである。まず図３(a) に示すように半導体基板３１に
酸化膜３２を形成し、その上に窒化膜３３を形成する。
次に図３(b) に示すように素子形成領域部分の窒化膜３
３を残して他を選択的にエッチング除去する。さらに図
３(c) に示すように、窒化膜３３を耐酸化マスクとして
酸化を行うと、窒化膜３３の被われている領域はほとん
ど酸化されないが、窒化膜３３のない領域には厚い酸化
膜（これをＬＯＣＯＳ酸化膜という）３４が形成され
る。そして、このＬＯＣＯＳ酸化膜３４によって素子形
成領域間の分離が達成される。
来からＬＯＣＯＳ(Local Oxidationof Silicon) 法が広
く用いられている。このＬＯＣＯＳ法は図３のようなも
のである。まず図３(a) に示すように半導体基板３１に
酸化膜３２を形成し、その上に窒化膜３３を形成する。
次に図３(b) に示すように素子形成領域部分の窒化膜３
３を残して他を選択的にエッチング除去する。さらに図
３(c) に示すように、窒化膜３３を耐酸化マスクとして
酸化を行うと、窒化膜３３の被われている領域はほとん
ど酸化されないが、窒化膜３３のない領域には厚い酸化
膜（これをＬＯＣＯＳ酸化膜という）３４が形成され
る。そして、このＬＯＣＯＳ酸化膜３４によって素子形
成領域間の分離が達成される。
【０００３】しかし、従来のＬＯＣＯＳ法では図３(c)
に示すようにＬＯＣＯＳ酸化膜３４の境界から素子形成
領域へ長さＬの酸化膜が細長く延びる（これをバーズビ
ークという）ために実質的な素子形成領域の面積が小さ
くなるという欠点があった。
に示すようにＬＯＣＯＳ酸化膜３４の境界から素子形成
領域へ長さＬの酸化膜が細長く延びる（これをバーズビ
ークという）ために実質的な素子形成領域の面積が小さ
くなるという欠点があった。
【０００４】この問題を解決するための技術として改良
ＬＯＣＯＳ法が提案されている。この改良ＬＯＣＯＳ法
は図４(a) に示すように、半導体基板４１に酸化膜４２
を形成し、その上にポリシリコン膜４３および窒化膜４
４をこの順で形成する。
ＬＯＣＯＳ法が提案されている。この改良ＬＯＣＯＳ法
は図４(a) に示すように、半導体基板４１に酸化膜４２
を形成し、その上にポリシリコン膜４３および窒化膜４
４をこの順で形成する。
【０００５】次に図４(b) に示すように、異方性エッチ
ングで窒化膜４４をパターニングする。このとき同時に
ポリシリコン膜４３も最初の膜厚の半分程度の膜厚とな
るようエッチングする。
ングで窒化膜４４をパターニングする。このとき同時に
ポリシリコン膜４３も最初の膜厚の半分程度の膜厚とな
るようエッチングする。
【０００６】さらに図４(c) に示すように窒化膜４４を
耐酸化マスクとして酸化を行うと、従来のＬＯＣＯＳ法
と同様にＬＯＣＯＳ酸化膜４５が形成されるが、このと
き窒化膜４４の直下のポリシリコン膜４３の横方向への
酸化が小さいので、バーズビークは素子形成領域内には
あまり長く延びることはない。
耐酸化マスクとして酸化を行うと、従来のＬＯＣＯＳ法
と同様にＬＯＣＯＳ酸化膜４５が形成されるが、このと
き窒化膜４４の直下のポリシリコン膜４３の横方向への
酸化が小さいので、バーズビークは素子形成領域内には
あまり長く延びることはない。
【０００７】このようにして、改良ＬＯＣＯＳ法ではバ
ーズビークが短いＬＯＣＯＳ酸化膜４５を形成できるの
で、より広い素子形成領域を得ることができる。
ーズビークが短いＬＯＣＯＳ酸化膜４５を形成できるの
で、より広い素子形成領域を得ることができる。
【０００８】
【発明が解決しようとする課題】しかしながら、改良Ｌ
ＯＣＯＳ法では図４(b) に示すように、窒化膜４４をエ
ッチングする工程においてポリシリコン膜４３の一部を
残すようにエッチングしなければなないので、ポリシリ
コン膜４３の微妙な膜厚制御が必要となり、工程時間の
短縮を図ることができなかった。
ＯＣＯＳ法では図４(b) に示すように、窒化膜４４をエ
ッチングする工程においてポリシリコン膜４３の一部を
残すようにエッチングしなければなないので、ポリシリ
コン膜４３の微妙な膜厚制御が必要となり、工程時間の
短縮を図ることができなかった。
【０００９】また、ポリシリコン膜４３の膜厚が全体と
して制御されているように見えても、実際は窒化膜４４
のエッチングレートがウエハ内でばらつきを生じるた
め、窒化膜４４に続いてエッチングされるポリシリコン
膜４３の膜厚もウエハ内でばらつきが生じ、その結果、
ポリシリコン膜４３の残膜が厚い箇所ではバーズビーク
が短くなり、残膜が薄い箇所ではバーズビークが長くな
り素子形成領域の面積が不均一になり、素子特性が悪く
なるという問題も生じていた。
して制御されているように見えても、実際は窒化膜４４
のエッチングレートがウエハ内でばらつきを生じるた
め、窒化膜４４に続いてエッチングされるポリシリコン
膜４３の膜厚もウエハ内でばらつきが生じ、その結果、
ポリシリコン膜４３の残膜が厚い箇所ではバーズビーク
が短くなり、残膜が薄い箇所ではバーズビークが長くな
り素子形成領域の面積が不均一になり、素子特性が悪く
なるという問題も生じていた。
【００１０】そこで、本発明の目的は、バーズビークの
長さが短く、しかも製造工程における制御が容易な素子
分離方法を提供することにある。
長さが短く、しかも製造工程における制御が容易な素子
分離方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明では上記目的を達
成するために次のような構成をとる。請求項１に記載の
半導体装置の製造方法は、半導体基板上に酸化膜を形成
する工程と、前記酸化膜上に窒化膜を形成する工程と、
前記窒化膜を選択的にエッチングする工程と、前記半導
体基板全面にＣＶＤシリコン膜を堆積する工程と、前記
ＣＶＤシリコン膜を異方性エッチング法により前記窒化
膜の側壁部以外を除去する工程と、前記半導体基板を酸
化する工程とを含むことを特徴とするものである。
成するために次のような構成をとる。請求項１に記載の
半導体装置の製造方法は、半導体基板上に酸化膜を形成
する工程と、前記酸化膜上に窒化膜を形成する工程と、
前記窒化膜を選択的にエッチングする工程と、前記半導
体基板全面にＣＶＤシリコン膜を堆積する工程と、前記
ＣＶＤシリコン膜を異方性エッチング法により前記窒化
膜の側壁部以外を除去する工程と、前記半導体基板を酸
化する工程とを含むことを特徴とするものである。
【００１２】請求項２に記載の半導体装置の製造方法
は、半導体基板上に酸化膜を形成する工程と、前記酸化
膜上に窒化膜を形成する工程と、前記窒化膜と前記酸化
膜を同時に選択的にエッチングする工程と、前記半導体
基板全面にＣＶＤシリコン膜を堆積する工程と、前記Ｃ
ＶＤシリコン膜を異方性エッチング法により前記窒化膜
と前記酸化膜の側壁部以外を除去する工程と、前記半導
体基板を酸化する工程とを含むことを特徴とするもので
ある。
は、半導体基板上に酸化膜を形成する工程と、前記酸化
膜上に窒化膜を形成する工程と、前記窒化膜と前記酸化
膜を同時に選択的にエッチングする工程と、前記半導体
基板全面にＣＶＤシリコン膜を堆積する工程と、前記Ｃ
ＶＤシリコン膜を異方性エッチング法により前記窒化膜
と前記酸化膜の側壁部以外を除去する工程と、前記半導
体基板を酸化する工程とを含むことを特徴とするもので
ある。
【００１３】
【作用】請求項１に記載の半導体装置の製造方法におい
ては、窒化膜と窒化膜の側壁部にあるＣＶＤシリコン膜
を窒化膜下の耐酸化マスクとして酸化を行っているので
このＣＶＤシリコン膜が酸化時の半導体基板へのストレ
スを吸収するとともに、酸素の横方向への拡散を抑制す
るのでバーズビーク長を短くできる。また、ＣＶＤシリ
コン膜を異方性エッチング法を用いて、エッチングを途
中で止めない全面エッチングで除去しているので制御が
容易に行える。
ては、窒化膜と窒化膜の側壁部にあるＣＶＤシリコン膜
を窒化膜下の耐酸化マスクとして酸化を行っているので
このＣＶＤシリコン膜が酸化時の半導体基板へのストレ
スを吸収するとともに、酸素の横方向への拡散を抑制す
るのでバーズビーク長を短くできる。また、ＣＶＤシリ
コン膜を異方性エッチング法を用いて、エッチングを途
中で止めない全面エッチングで除去しているので制御が
容易に行える。
【００１４】また、請求項２に記載の半導体装置の製造
方法においては、ＣＶＤシリコン膜を窒化膜だけでなく
酸化膜の側壁にも形成しているので、酸化膜がＣＶＤシ
リコン膜で被われる形になり、酸素の横方向への拡散が
更に抑制されバーズビーク長を短くすることができる。
方法においては、ＣＶＤシリコン膜を窒化膜だけでなく
酸化膜の側壁にも形成しているので、酸化膜がＣＶＤシ
リコン膜で被われる形になり、酸素の横方向への拡散が
更に抑制されバーズビーク長を短くすることができる。
【００１５】
【実施例】以下、本発明に係る実施例につき図面を用い
て詳細に説明する。
て詳細に説明する。
【００１６】図１は本発明に係る半導体装置の製造方法
の実施例の工程順を示す半導体装置の断面図である。ま
ず図１(a) に示すように、シリコン基板などの半導体基
板１１の表面を例えば高温の酸化雰囲気中で熱酸化して
酸化膜１２を形成し、その上に例えばＣＶＤ(Chemical
Vapor Deposition) 法により窒化膜１３を形成する。
の実施例の工程順を示す半導体装置の断面図である。ま
ず図１(a) に示すように、シリコン基板などの半導体基
板１１の表面を例えば高温の酸化雰囲気中で熱酸化して
酸化膜１２を形成し、その上に例えばＣＶＤ(Chemical
Vapor Deposition) 法により窒化膜１３を形成する。
【００１７】次に図１(b) に示すように、レジスト（図
示せず）をマスクとして素子形成領域を除いて窒化膜１
３のみをエッチング除去する。このエッチングはウエッ
トエッチングでもドライエッチングでも良いがサイドエ
ッチングが少ないドライエッチングのほうがより良い。
示せず）をマスクとして素子形成領域を除いて窒化膜１
３のみをエッチング除去する。このエッチングはウエッ
トエッチングでもドライエッチングでも良いがサイドエ
ッチングが少ないドライエッチングのほうがより良い。
【００１８】次に図１(C) に示すように、半導体基板１
１全面に、ＣＶＤシリコン膜１４を堆積する。このとき
ＣＶＤ法により堆積するシリコン膜は、単結晶シリコン
膜、多結晶シリコン膜、アモルファスシリコン膜のいず
れであっても良い。これらのＣＶＤシリコン膜は酸化時
に窒化膜下への酸素の拡散を自らが酸化されることで阻
止できる能力を有する膜である。
１全面に、ＣＶＤシリコン膜１４を堆積する。このとき
ＣＶＤ法により堆積するシリコン膜は、単結晶シリコン
膜、多結晶シリコン膜、アモルファスシリコン膜のいず
れであっても良い。これらのＣＶＤシリコン膜は酸化時
に窒化膜下への酸素の拡散を自らが酸化されることで阻
止できる能力を有する膜である。
【００１９】次に図１(d) に示すように、異方性エッチ
ング法により半導体基板１１全面をエッチングすると、
ＣＶＤシリコン膜１４の平坦部はすべてエッチングされ
るが、窒化膜１３の側壁部分のＣＶＤシリコン膜１４は
厚みが厚いので、窒化膜１３の側壁にＣＶＤシリコン膜
１４が残ることになる。
ング法により半導体基板１１全面をエッチングすると、
ＣＶＤシリコン膜１４の平坦部はすべてエッチングされ
るが、窒化膜１３の側壁部分のＣＶＤシリコン膜１４は
厚みが厚いので、窒化膜１３の側壁にＣＶＤシリコン膜
１４が残ることになる。
【００２０】次に図１(e) に示すように、酸化雰囲気中
で選択酸化を行いＬＯＣＯＳ酸化膜１５を形成する。こ
の時、窒化膜１３の側壁部のＣＶＤシリコン膜１４が半
導体基板１１表面に形成された酸化膜１２に接触してい
るので、酸化時の酸素の横方向への拡散が抑制されバー
ズビークがほとんど形成されない。次に、（図示せず）
素子形成領域の窒化膜１３と酸化膜１２を除去し、通常
のプロセスを用いて素子、例えばＭＯＳＦＥＴ等を形成
する。
で選択酸化を行いＬＯＣＯＳ酸化膜１５を形成する。こ
の時、窒化膜１３の側壁部のＣＶＤシリコン膜１４が半
導体基板１１表面に形成された酸化膜１２に接触してい
るので、酸化時の酸素の横方向への拡散が抑制されバー
ズビークがほとんど形成されない。次に、（図示せず）
素子形成領域の窒化膜１３と酸化膜１２を除去し、通常
のプロセスを用いて素子、例えばＭＯＳＦＥＴ等を形成
する。
【００２１】図２は本発明に係る半導体装置の製造方法
の他の実施例の工程順を示す半導体装置の断面図であ
る。まず図２(a) に示すように、シリコン基板などの半
導体基板２１の表面を例えば高温の酸化雰囲気中で熱酸
化して酸化膜２２を形成し、その上に例えばＣＶＤ(Che
mical Vapor Deposition) 法により窒化膜２３を形成す
る。
の他の実施例の工程順を示す半導体装置の断面図であ
る。まず図２(a) に示すように、シリコン基板などの半
導体基板２１の表面を例えば高温の酸化雰囲気中で熱酸
化して酸化膜２２を形成し、その上に例えばＣＶＤ(Che
mical Vapor Deposition) 法により窒化膜２３を形成す
る。
【００２２】次に図２(b) に示すように、レジスト（図
示せず）をマスクとして素子形成領域を除いて窒化膜２
３及び酸化膜２２をエッチング除去する。このエッチン
グはウエットエッチングでもドライエッチングでも良い
がサイドエッチングが少ないドライエッチングのほうが
より良い。
示せず）をマスクとして素子形成領域を除いて窒化膜２
３及び酸化膜２２をエッチング除去する。このエッチン
グはウエットエッチングでもドライエッチングでも良い
がサイドエッチングが少ないドライエッチングのほうが
より良い。
【００２３】次に図２(C) に示すように、半導体基板２
１全面に、ＣＶＤシリコン膜２４を堆積する。このとき
ＣＶＤ法により堆積するシリコン膜は、単結晶シリコン
膜、多結晶シリコン膜、アモルファスシリコン膜のいず
れであっても良い。これらのＣＶＤシリコン膜は酸化時
に窒化膜下への酸素の拡散を自らが酸化されることで阻
止できる能力を有する膜である。
１全面に、ＣＶＤシリコン膜２４を堆積する。このとき
ＣＶＤ法により堆積するシリコン膜は、単結晶シリコン
膜、多結晶シリコン膜、アモルファスシリコン膜のいず
れであっても良い。これらのＣＶＤシリコン膜は酸化時
に窒化膜下への酸素の拡散を自らが酸化されることで阻
止できる能力を有する膜である。
【００２４】次に図２(d) に示すように、異方性エッチ
ング法により半導体基板２１全面をエッチングすると、
ＣＶＤシリコン膜２４の平坦部はすべてエッチングされ
るが、窒化膜２３と酸化膜２４の側壁部分のＣＶＤシリ
コン膜２４は厚みが厚いので、窒化膜２３と酸化膜２４
の側壁にＣＶＤシリコン膜２４が残ることになる。
ング法により半導体基板２１全面をエッチングすると、
ＣＶＤシリコン膜２４の平坦部はすべてエッチングされ
るが、窒化膜２３と酸化膜２４の側壁部分のＣＶＤシリ
コン膜２４は厚みが厚いので、窒化膜２３と酸化膜２４
の側壁にＣＶＤシリコン膜２４が残ることになる。
【００２５】次に図２(e) に示すように、酸化雰囲気中
で熱酸化を行いＬＯＣＯＳ酸化膜２５を形成する。この
時、窒化膜２３のと酸化膜２４側壁部のＣＶＤシリコン
膜２４が半導体基板２１に接触しているので、酸化膜２
４が露出していない分だけ酸素の横方向の拡散が更に抑
制されバーズビークがほとんど形成されない。次に、
（図示せず）素子形成領域の窒化膜２３と酸化膜２２を
除去し、通常のプロセスを用いて素子、例えばＭＯＳＦ
ＥＴ等を形成する。
で熱酸化を行いＬＯＣＯＳ酸化膜２５を形成する。この
時、窒化膜２３のと酸化膜２４側壁部のＣＶＤシリコン
膜２４が半導体基板２１に接触しているので、酸化膜２
４が露出していない分だけ酸素の横方向の拡散が更に抑
制されバーズビークがほとんど形成されない。次に、
（図示せず）素子形成領域の窒化膜２３と酸化膜２２を
除去し、通常のプロセスを用いて素子、例えばＭＯＳＦ
ＥＴ等を形成する。
【００２６】
【発明の効果】以上、説明したように本発明に係る方法
によれば、制御が容易なプロセスを用いているので工程
が簡単になる。また、窒化膜の側壁にＣＶＤシリコン膜
を形成しているので、ＬＯＣＯＳ酸化膜の形成時の半導
体基板へのストレス吸収するとともに、バーズビーク長
を短くできる。また、ＣＶＤシリコン膜を窒化膜だけで
なく酸化膜の側壁にも形成しているので、さらにバーズ
ビーク長を短くできる。
によれば、制御が容易なプロセスを用いているので工程
が簡単になる。また、窒化膜の側壁にＣＶＤシリコン膜
を形成しているので、ＬＯＣＯＳ酸化膜の形成時の半導
体基板へのストレス吸収するとともに、バーズビーク長
を短くできる。また、ＣＶＤシリコン膜を窒化膜だけで
なく酸化膜の側壁にも形成しているので、さらにバーズ
ビーク長を短くできる。
【図１】本発明の方法による一実施例の工程順を示す半
導体装置の断面図である。
導体装置の断面図である。
【図２】本発明の方法による他の実施例の工程順を示す
半導体装置の断面図である。
半導体装置の断面図である。
【図３】従来の方法による工程順を示す半導体装置の断
面図である。
面図である。
【図４】従来の方法による工程順を示す半導体装置の断
面図である。
面図である。
【符号の説明】 １１，２１ 半導体基板 １２，２２ 酸化膜 １３，２３ 窒化膜 １４，２４ ＣＶＤシリコン膜 １５，２５ ＬＯＣＯＳ酸化膜
Claims (2)
- 【請求項１】 半導体基板上に酸化膜を形成する工程
と、前記酸化膜上に窒化膜を形成する工程と、前記窒化
膜を選択的にエッチングする工程と、前記半導体基板全
面にＣＶＤシリコン膜を堆積する工程と、前記ＣＶＤシ
リコン膜を異方性エッチング法により前記窒化膜の側壁
部以外を除去する工程と、前記半導体基板を酸化する工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に酸化膜を形成する工程
と、前記酸化膜上に窒化膜を形成する工程と、前記窒化
膜と前記酸化膜を同時に選択的にエッチングする工程
と、前記半導体基板全面にＣＶＤシリコン膜を堆積する
工程と、前記ＣＶＤシリコン膜を異方性エッチング法に
より前記窒化膜と前記酸化膜の側壁部以外を除去する工
程と、前記半導体基板を酸化する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14851693A JPH06333921A (ja) | 1993-05-25 | 1993-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14851693A JPH06333921A (ja) | 1993-05-25 | 1993-05-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06333921A true JPH06333921A (ja) | 1994-12-02 |
Family
ID=15454525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14851693A Pending JPH06333921A (ja) | 1993-05-25 | 1993-05-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06333921A (ja) |
-
1993
- 1993-05-25 JP JP14851693A patent/JPH06333921A/ja active Pending
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