JPH0748491B2 - 集積回路半導体デバイスの製造方法 - Google Patents
集積回路半導体デバイスの製造方法Info
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- JPH0748491B2 JPH0748491B2 JP2275492A JP27549290A JPH0748491B2 JP H0748491 B2 JPH0748491 B2 JP H0748491B2 JP 2275492 A JP2275492 A JP 2275492A JP 27549290 A JP27549290 A JP 27549290A JP H0748491 B2 JPH0748491 B2 JP H0748491B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、集積回路半導体デバイスの製造方法に関す
る。
る。
（従来技術） 例えば電界効果トランジスタやバイポーラトランジスタ
といったデバイス構造を有する集積回路半導体デバイス
チップの製造において、個々のデバイス構造は、シリコ
ン表面部分を局所的に酸化させることにより作製された
いわゆるフィールド酸化物により一般的に隔てられ、さ
らに電気的に分離される。この目的のために、局所酸化
は、酸化から保護されるべきデバイス領域をシリコンナ
イトライドのような適切なマスキング材料よりなる層で
覆って、ウェハ基板を圧力下の酸化雰囲気にさらすこと
により、なされる。この技術をさらに進歩させたもの
に、基板とシリコンナイトライドとの間のパッド酸化物
として知られるシリコンオキサイドの付加的な薄い層を
包含させるようにしたものがある。これは応力緩和が動
機となりなされたものである。さらに、フィールド酸化
物の端での望ましくない「バード・ピーク」の形成を最
小にするために、シリコンオキサイドとシリコンナイト
ライドの間に第三の層を包含させることが提案されてき
た。それは多結晶シリコンよりなり、例えば、 1985年９月17日にアール．エイチ．ヘイブマンらに発行
された米国特許第4,541,167号、及び、 エヌ．ホシら，「薄い酸化物とポリシリコンのバッファ
層を用いた改良LOCOS技術」，日本電気化学学会誌，第9
8巻（1984年）,78〜83頁の論文、 において開示されている。
といったデバイス構造を有する集積回路半導体デバイス
チップの製造において、個々のデバイス構造は、シリコ
ン表面部分を局所的に酸化させることにより作製された
いわゆるフィールド酸化物により一般的に隔てられ、さ
らに電気的に分離される。この目的のために、局所酸化
は、酸化から保護されるべきデバイス領域をシリコンナ
イトライドのような適切なマスキング材料よりなる層で
覆って、ウェハ基板を圧力下の酸化雰囲気にさらすこと
により、なされる。この技術をさらに進歩させたもの
に、基板とシリコンナイトライドとの間のパッド酸化物
として知られるシリコンオキサイドの付加的な薄い層を
包含させるようにしたものがある。これは応力緩和が動
機となりなされたものである。さらに、フィールド酸化
物の端での望ましくない「バード・ピーク」の形成を最
小にするために、シリコンオキサイドとシリコンナイト
ライドの間に第三の層を包含させることが提案されてき
た。それは多結晶シリコンよりなり、例えば、 1985年９月17日にアール．エイチ．ヘイブマンらに発行
された米国特許第4,541,167号、及び、 エヌ．ホシら，「薄い酸化物とポリシリコンのバッファ
層を用いた改良LOCOS技術」，日本電気化学学会誌，第9
8巻（1984年）,78〜83頁の論文、 において開示されている。
典型的には、上述したようにマスク構造の存在のもとで
フィールド酸化物を形成した後、マスク構造をなすシリ
コンナイトライドとポリシリコンの層を、シリコンナイ
トライドにはリン酸のウェットエッチングを使用し、ポ
リシリコンにはプラズマエッチングを用いて、ストリッ
プ・エッチする。一方、シリコン基板はパッド酸化物で
保護されたままである。しかし、そのような保護が特に
フィールド酸化物の近くで欠落し、基板がそこで破壊的
なエッチングを被ることが観測されてきた。以下で説明
する本発明は、シリコンナイトライド及びポリシリコン
の除去中にそのような基板のエッチングを防ぐためにな
されたものである。
フィールド酸化物を形成した後、マスク構造をなすシリ
コンナイトライドとポリシリコンの層を、シリコンナイ
トライドにはリン酸のウェットエッチングを使用し、ポ
リシリコンにはプラズマエッチングを用いて、ストリッ
プ・エッチする。一方、シリコン基板はパッド酸化物で
保護されたままである。しかし、そのような保護が特に
フィールド酸化物の近くで欠落し、基板がそこで破壊的
なエッチングを被ることが観測されてきた。以下で説明
する本発明は、シリコンナイトライド及びポリシリコン
の除去中にそのような基板のエッチングを防ぐためにな
されたものである。
（発明の概要） フィールド酸化物の形成の前に、パッド酸化物層、シリ
コンバッファ層、保護酸化物層、及びシリコンナイトラ
イドマスク層よりなるマスク構造体がシリコンデバイス
領域上に形成される。シリコン層とシリコンナイトライ
ド層の間に保護層を包含させることにより、パッド酸化
物の欠落を抑え、そしてフィールド酸化物形成後にパッ
ド酸化物上の構造のストリップ・エッチングを行う間
に、付随して起こる基板エッチングを抑えることが見出
だされた。
コンバッファ層、保護酸化物層、及びシリコンナイトラ
イドマスク層よりなるマスク構造体がシリコンデバイス
領域上に形成される。シリコン層とシリコンナイトライ
ド層の間に保護層を包含させることにより、パッド酸化
物の欠落を抑え、そしてフィールド酸化物形成後にパッ
ド酸化物上の構造のストリップ・エッチングを行う間
に、付随して起こる基板エッチングを抑えることが見出
だされた。
（実施例の説明） 第１図乃至第４図で示される構造の特徴は、シリコン基
板10（任意に表面エピタキシャル層を有する）、パッド
酸化物／フィールド酸化物層11、（ポリ）シリコンバッ
ファ層12、シリコンオキサイド保護層13、及びシリコン
ナイトライドの酸化マスク層14を有する。
板10（任意に表面エピタキシャル層を有する）、パッド
酸化物／フィールド酸化物層11、（ポリ）シリコンバッ
ファ層12、シリコンオキサイド保護層13、及びシリコン
ナイトライドの酸化マスク層14を有する。
第１図は、基板10から始まり、そして、50オングストロ
ーム乃至200オングストロームの望ましい範囲にある厚
さ（一般的な厚さは100オングストローム）の、フィー
ルド酸化物層11の熱成長（例えば、低圧化学気相成長法
（LPCVD）による）、300オングストローム乃至800オン
グストロームの望ましい範囲にある厚さ（公称厚さは60
0オングストローム）の、ポリシリコン層12の堆積、30
オングストローム乃至100オングストロームの望ましい
範囲にある厚さ（一般的な厚さは50オングストローム）
の、シリコンオキサイド層13の熱成長、及び、例えば、
低圧化学気相成長法による、1700オングストローム乃至
3000オングストロームの望ましい範囲にある厚さ（一般
的な厚さは2400オングストローム）での、シリコンナイ
トライド層14の堆積、よりなる、連続処理で形成された
最初の構造体を示す。
ーム乃至200オングストロームの望ましい範囲にある厚
さ（一般的な厚さは100オングストローム）の、フィー
ルド酸化物層11の熱成長（例えば、低圧化学気相成長法
（LPCVD）による）、300オングストローム乃至800オン
グストロームの望ましい範囲にある厚さ（公称厚さは60
0オングストローム）の、ポリシリコン層12の堆積、30
オングストローム乃至100オングストロームの望ましい
範囲にある厚さ（一般的な厚さは50オングストローム）
の、シリコンオキサイド層13の熱成長、及び、例えば、
低圧化学気相成長法による、1700オングストローム乃至
3000オングストロームの望ましい範囲にある厚さ（一般
的な厚さは2400オングストローム）での、シリコンナイ
トライド層14の堆積、よりなる、連続処理で形成された
最初の構造体を示す。
例えば、摂氏800度の温度での20乃至30分間のドライ酸
化物への露出による熱成長が、シリコンオキサイド層11
及び13にとって望ましい場合、堆積法の使用は妨げられ
ない。そのような堆積は、例えば、シラン、ジエチルシ
ラン、テトラエチルオルソシリケイト（TEOS）、テトラ
メチルシクロテトラシロキサン（TMCTS）、ジアセトキ
シジターシャリブトキシシラン（DADBS）、ジアセトキ
シジイソプロポキシシラン（DADIS）、トリターシャリ
ブトキシエトキシシラン（TBES）といった試薬の使用を
伴う。さらに、バッファ層12は、堆積の上にほぼアモル
ファス構造体を有する。しかし、そのような構造体は、
その後の処理で、特に層14の堆積で、多結晶シリコンに
はっきりとなる傾向にある。
化物への露出による熱成長が、シリコンオキサイド層11
及び13にとって望ましい場合、堆積法の使用は妨げられ
ない。そのような堆積は、例えば、シラン、ジエチルシ
ラン、テトラエチルオルソシリケイト（TEOS）、テトラ
メチルシクロテトラシロキサン（TMCTS）、ジアセトキ
シジターシャリブトキシシラン（DADBS）、ジアセトキ
シジイソプロポキシシラン（DADIS）、トリターシャリ
ブトキシエトキシシラン（TBES）といった試薬の使用を
伴う。さらに、バッファ層12は、堆積の上にほぼアモル
ファス構造体を有する。しかし、そのような構造体は、
その後の処理で、特に層14の堆積で、多結晶シリコンに
はっきりとなる傾向にある。
層11乃至14の化学成分に関しては、高純度の要求は全く
課されておらず、半導体の性質で十分だと考えられてい
る。化学量論的にSi3N4は酸化マスク材料として、SiO2
はパッド酸化物及び保護層の材料として望ましいが、例
えば用いられる堆積方法に応じた異なる化学量論は妨げ
られない。
課されておらず、半導体の性質で十分だと考えられてい
る。化学量論的にSi3N4は酸化マスク材料として、SiO2
はパッド酸化物及び保護層の材料として望ましいが、例
えば用いられる堆積方法に応じた異なる化学量論は妨げ
られない。
第２図は、例えば活性領域、素子領域、又は素子活性領
域と呼ばれる、フィールド酸化物の形成中に保護される
領域を形成するためのパターンエッチングよりなる処理
がさらになされた後の、第１図の構造体を示す。パター
ニングは、典型的には、フォトレジスト層の堆積、写真
露光、露光パターンの現像、及びその現像パターンから
その下の層14,13,及び12への移動を有し、これらは、適
切なプラズマ中での異方性エッチングによりなされる。
すなわち層14及び13は、例えば酸化物及びフレオン23
（デュポン社より入手可能）のプラズマ中で、層12は、
塩素−炭素のプラズマ中でエッチングされる。
域と呼ばれる、フィールド酸化物の形成中に保護される
領域を形成するためのパターンエッチングよりなる処理
がさらになされた後の、第１図の構造体を示す。パター
ニングは、典型的には、フォトレジスト層の堆積、写真
露光、露光パターンの現像、及びその現像パターンから
その下の層14,13,及び12への移動を有し、これらは、適
切なプラズマ中での異方性エッチングによりなされる。
すなわち層14及び13は、例えば酸化物及びフレオン23
（デュポン社より入手可能）のプラズマ中で、層12は、
塩素−炭素のプラズマ中でエッチングされる。
この時点で任意に、且つ一般的にはレジスト層の除去の
前に、イオン注入のステップが、基板のｐ型或いはｎ型
の導電性のために使用される。
前に、イオン注入のステップが、基板のｐ型或いはｎ型
の導電性のために使用される。
第３図は、典型的には圧力下で水蒸気にさらすことによ
るフィールド酸化物を形成する処理がなされた後の第２
図の構造体を示す。
るフィールド酸化物を形成する処理がなされた後の第２
図の構造体を示す。
第４図は、層12,13,及び14をデバイス領域から除去し、
パッド酸化物及びフィールド酸化物よりなる表面酸化物
層11を残した後の第３図の構造体を示す。本発明による
望ましい処理は、熱リン酸を用いて層14をウェット・エ
ッチングにより除去し、次に保護層13及びバッファ層12
をプラズマ・エッチングにより除去することよりなる。
代わりに、層13及び14を、例えば希薄又は緩衝フッ化水
素酸を層13に使用し、水酸化カリウム溶液を層12に使用
して、ウェット・エッチングにより除去してもよい。ま
た別の可能性として、バッファ層12を酸化し、その後希
薄又は緩衝フッ化水素酸中で酸化された層を除去するこ
とがある。
パッド酸化物及びフィールド酸化物よりなる表面酸化物
層11を残した後の第３図の構造体を示す。本発明による
望ましい処理は、熱リン酸を用いて層14をウェット・エ
ッチングにより除去し、次に保護層13及びバッファ層12
をプラズマ・エッチングにより除去することよりなる。
代わりに、層13及び14を、例えば希薄又は緩衝フッ化水
素酸を層13に使用し、水酸化カリウム溶液を層12に使用
して、ウェット・エッチングにより除去してもよい。ま
た別の可能性として、バッファ層12を酸化し、その後希
薄又は緩衝フッ化水素酸中で酸化された層を除去するこ
とがある。
本発明による望ましい処理の主な効果、即ち基板の不慮
のエッチングの防止が実現されるのは、パッド酸化物の
上のマスク構造の除去の間である。そのような防止は、
以下に説明する。
のエッチングの防止が実現されるのは、パッド酸化物の
上のマスク構造の除去の間である。そのような防止は、
以下に説明する。
層14のリン酸ウェットエッチングの間、保護層13を有さ
ない持たない先行技術の構造体の場合、エッチング液
は、シリコンナイトライドだけでなく、その下のポリシ
リコンにも、特に、ポリシリコン層が特にポリシリコン
結晶粒界での応力により弱くなる傾向がある場所である
フィールド酸化物の付近に、衝突する。その結果である
ポリシリコンの非平坦さは、プラズマストリップエッチ
ング中にその下のパッド酸化物層に再生産される傾向が
あり、その結果パッド酸化物を局所的に弱くし、穴を開
けさえもする。そのような穴を通して、基板は層12のエ
ッチング液に接触する。
ない持たない先行技術の構造体の場合、エッチング液
は、シリコンナイトライドだけでなく、その下のポリシ
リコンにも、特に、ポリシリコン層が特にポリシリコン
結晶粒界での応力により弱くなる傾向がある場所である
フィールド酸化物の付近に、衝突する。その結果である
ポリシリコンの非平坦さは、プラズマストリップエッチ
ング中にその下のパッド酸化物層に再生産される傾向が
あり、その結果パッド酸化物を局所的に弱くし、穴を開
けさえもする。そのような穴を通して、基板は層12のエ
ッチング液に接触する。
対照的に、保護層13が存在すると、シリコンナイトライ
ド層14のウェットエッチングは、シリコン層12に影響を
与えず、層12の均一性と完全さは保持される。結果とし
て、層12のプラズマエッチングは層11の局所的欠落を引
き起さず、基板のエッチングは防がれる。
ド層14のウェットエッチングは、シリコン層12に影響を
与えず、層12の均一性と完全さは保持される。結果とし
て、層12のプラズマエッチングは層11の局所的欠落を引
き起さず、基板のエッチングは防がれる。
この時点で、この構造体は、例えばパッド酸化物の除去
や金属・酸化物・半導体・電界効果トランジスタ（MOSF
ET）構造体やコンプリメンタリ金属・酸化物・半導体
（CMOS）構造体で使用される電界効果ゲート構造体の形
成を含む、その後のデバイスプロセスの準備が完了す
る。本発明による望ましい処理は、バイポーラデバイス
の製造にも使用される。
や金属・酸化物・半導体・電界効果トランジスタ（MOSF
ET）構造体やコンプリメンタリ金属・酸化物・半導体
（CMOS）構造体で使用される電界効果ゲート構造体の形
成を含む、その後のデバイスプロセスの準備が完了す
る。本発明による望ましい処理は、バイポーラデバイス
の製造にも使用される。
尚、特許請求の範囲の中の参照番号は発明の容易なる理
解の為でその範囲を制限するよう解釈されるべきではな
い。、
解の為でその範囲を制限するよう解釈されるべきではな
い。、
第１図乃至第４図は、本発明の望ましい実施例に従った
典型的な処理の連続した段階における半導体構造部分の
図式的な断面図である。
典型的な処理の連続した段階における半導体構造部分の
図式的な断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チー―ユァン ル アメリカ合衆国，18106 ペンシルベニア ウェスコスビル，アンドレア ドライブ 5371 (72)発明者 ジャンマイ ソン アメリカ合衆国，18103 ペンシルベニア アレンタウン，バーンサイド ロード 1109 (56)参考文献 特開 昭57−76856（ＪＰ，Ａ)
Claims (7)
- 【請求項１】シリコン基板（10）表面の一部分の上にフ
ィールド酸化物領域（11）を形成する集積回路半導体デ
バイスの製造方法において、 （Ａ）前記シリコン基板（10）表面上に、順に、第１酸
化物層（11）と、ほぼシリコンよりなるバッファ層（1
2）と、ほぼシリコンオキサイドよりなる第２酸化物層
（13）と、本質的にシリコンナイトライドよりなるマス
ク層（14）とを形成するステップ（図１）と、 （Ｂ）前記（Ｂ）ステップの後、形成されるべきデバイ
ス領域を覆うように、マスク構造体を形成するステップ
（図２）と、 （Ｃ）前記（Ｃ）ステップにより形成されたマスク構造
体を有する基板の前記第１酸化物層（11）を酸化して、
フィールド酸化物領域（11）を形成するステップ（図
３）と、 （Ｄ）前記構造体のマスク層（14）をウェットエッチン
グで除去するステップと、 （Ｅ）前記第２酸化物層（13）と前記バッファ層（12）
とをプラズマエッチングにより除去するステップと、 からなり、前記（Ｄ）ステップの間、シリコン基板（1
0）がエッチングされるのを回避することを特徴とする
集積回路半導体デバイスの製造方法。 - 【請求項２】前記（Ｄ）ステップは、リン酸へさらすこ
とによりなされることを特徴とする請求項１記載の製造
方法。 - 【請求項３】前記（Ｅ）ステップは、塩素・酸素プラズ
マにさらすことによりなされることを特徴とする請求項
１記載の製造方法。 - 【請求項４】前記第２酸化物層（13）は、熱成長により
形成されることを特徴とする請求項１記載の製造方法。 - 【請求項５】前記第２酸化物層（13）は、堆積により形
成されることを特徴とする請求項１記載の製造方法。 - 【請求項６】前記第１酸化物層（11）は、熱成長により
形成されることを特徴とする請求項１記載の製造方法。 - 【請求項７】前記（Ｂ）ステップは、フォトリソグラフ
ィによりパターンが描かれたレジスト層の存在のもと
で、異方性エッチングで行われることを特徴とする請求
項１記載の製造方法。
Applications Claiming Priority (2)
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| US07/423,992 US5002898A (en) | 1989-10-19 | 1989-10-19 | Integrated-circuit device isolation |
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|---|---|
| JPH03145730A JPH03145730A (ja) | 1991-06-20 |
| JPH0748491B2 true JPH0748491B2 (ja) | 1995-05-24 |
Family
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Family Applications (1)
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|---|---|---|---|
| JP2275492A Expired - Lifetime JPH0748491B2 (ja) | 1989-10-19 | 1990-10-16 | 集積回路半導体デバイスの製造方法 |
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|---|---|
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| EP (1) | EP0424011B1 (ja) |
| JP (1) | JPH0748491B2 (ja) |
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| US5102814A (en) * | 1990-11-02 | 1992-04-07 | Intel Corporation | Method for improving device scalability of buried bit line flash EPROM devices having short reoxidation beaks and shallower junctions |
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| US4570325A (en) * | 1983-12-16 | 1986-02-18 | Kabushiki Kaisha Toshiba | Manufacturing a field oxide region for a semiconductor device |
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| JP2775765B2 (ja) * | 1988-09-02 | 1998-07-16 | ソニー株式会社 | 半導体装置の製造法 |
-
1989
- 1989-10-19 US US07/423,992 patent/US5002898A/en not_active Expired - Lifetime
-
1990
- 1990-10-10 EP EP90311078A patent/EP0424011B1/en not_active Expired - Lifetime
- 1990-10-10 DE DE69017140T patent/DE69017140T2/de not_active Expired - Fee Related
- 1990-10-16 JP JP2275492A patent/JPH0748491B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69017140D1 (de) | 1995-03-30 |
| EP0424011A3 (en) | 1993-03-10 |
| EP0424011B1 (en) | 1995-02-22 |
| US5002898A (en) | 1991-03-26 |
| DE69017140T2 (de) | 1995-06-14 |
| JPH03145730A (ja) | 1991-06-20 |
| EP0424011A2 (en) | 1991-04-24 |
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