JPS6084832A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6084832A JPS6084832A JP19190883A JP19190883A JPS6084832A JP S6084832 A JPS6084832 A JP S6084832A JP 19190883 A JP19190883 A JP 19190883A JP 19190883 A JP19190883 A JP 19190883A JP S6084832 A JPS6084832 A JP S6084832A
- Authority
- JP
- Japan
- Prior art keywords
- film
- substrate
- oxide film
- nitride film
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、素子分離技術を改良した半導体装置の製造方
法に関する。
法に関する。
半導体装置の素子分離技術としては一般的に選択酸化法
が使用されている。しかし、この選択酸化法では形成さ
れる素子分離酸化膜の端部にいわゆるバーズビークが発
生するため、ホトマスク上の素子領域のパターンの寸法
と、実際に形成される素子領域の寸法との間の寸法変換
差が大きく、デバイスの高集積化に対して障害となって
いる。このようなことから今後の高集積デバイスにおい
ては寸法変換差の小さい素子分離技術が要望されている
。
が使用されている。しかし、この選択酸化法では形成さ
れる素子分離酸化膜の端部にいわゆるバーズビークが発
生するため、ホトマスク上の素子領域のパターンの寸法
と、実際に形成される素子領域の寸法との間の寸法変換
差が大きく、デバイスの高集積化に対して障害となって
いる。このようなことから今後の高集積デバイスにおい
ては寸法変換差の小さい素子分離技術が要望されている
。
こうした寸法変換差の小さい素子分離技術として第１図
（ａ）〜（ｈ）に示すような方法が提案されている。
（ａ）〜（ｈ）に示すような方法が提案されている。
まず、例えば表面の結晶方位（１００）のＰ−型シリコ
ン基板１上に厚さ約５００Ｘの第１の熱酸化膜２を形成
し、更にこの上に厚さ約１２００久の第１のシリコン窒
化膜３を堆積する（第１図（ａ）図示）。次に、写真蝕
刻法にょシ素子領域予定部上にホトレジストノ母ターン
４を形成した後、Ｃ，Ｆ６を含むガスを用いた反応性イ
オンエツチングによシフイールド領域予定部上の第１の
シリコン窒化膜３及び第１の熱酸化膜２を順次エツチン
グし、更に基板１を深さ約３０００〜３５００Ｘ程度エ
ツチングする。この際、基板１はＣ２Ｆ、ガスの特異性
からテーノ母−状にエツチングされ、結晶方位（１１１
）の傾斜面５ａと結晶方位（１００）の底部の平坦面５
％３とが形成される。な寂、基板１のエツチングにはＫ
ＯＨ溶液が用いられる場合もある。つづいて、フィール
ド反転防止用の不純物、例えばＪＩＢ＋を加速エネルギ
ー１００ ｋｅＶ、ドーズ量的Ｉ Ｘ １０” ｃｍ−
２の条件でイオン注入する。（第１図（ｂ）図示）。
ン基板１上に厚さ約５００Ｘの第１の熱酸化膜２を形成
し、更にこの上に厚さ約１２００久の第１のシリコン窒
化膜３を堆積する（第１図（ａ）図示）。次に、写真蝕
刻法にょシ素子領域予定部上にホトレジストノ母ターン
４を形成した後、Ｃ，Ｆ６を含むガスを用いた反応性イ
オンエツチングによシフイールド領域予定部上の第１の
シリコン窒化膜３及び第１の熱酸化膜２を順次エツチン
グし、更に基板１を深さ約３０００〜３５００Ｘ程度エ
ツチングする。この際、基板１はＣ２Ｆ、ガスの特異性
からテーノ母−状にエツチングされ、結晶方位（１１１
）の傾斜面５ａと結晶方位（１００）の底部の平坦面５
％３とが形成される。な寂、基板１のエツチングにはＫ
ＯＨ溶液が用いられる場合もある。つづいて、フィール
ド反転防止用の不純物、例えばＪＩＢ＋を加速エネルギ
ー１００ ｋｅＶ、ドーズ量的Ｉ Ｘ １０” ｃｍ−
２の条件でイオン注入する。（第１図（ｂ）図示）。
次いで、前記ホトレジスト・母ターン４を除去した後、
熱酸化を行ない露出した基板１の傾斜面５ａ及び平坦面
５ｂ上に厚さ約３００Ｘの第２の熱酸化膜６を形成する
。つづいて、全面に厚さ約３００Ｘの第２のシリコン窒
化膜７を堆積し、更に厚伊約３０００ＸのＣＶＤ酸化膜
８を堆積する（第１図（ｃ）図示）。つづいて、このＣ
ＶＤ酸化膜８を反応性イオンエツチングによシエッチン
グする。この結果、フィールド領域予定部の基板１の少
なくとも傾斜面５ａ上を覆うようにＣｖＤ酸化膜８／
、 ８／が形成される。このいわゆるエッチバック工程
ではエツチング時間の々−ノンは２０％程度であること
が望ましい。また、この反応性イオンエツチングの条件
はＳＩＯ，のエツチングレートがＳｌ、Ｎ４のエツチン
グレートよシ大きくなるように設定する（第１図（ｄ）
図示）。
熱酸化を行ない露出した基板１の傾斜面５ａ及び平坦面
５ｂ上に厚さ約３００Ｘの第２の熱酸化膜６を形成する
。つづいて、全面に厚さ約３００Ｘの第２のシリコン窒
化膜７を堆積し、更に厚伊約３０００ＸのＣＶＤ酸化膜
８を堆積する（第１図（ｃ）図示）。つづいて、このＣ
ＶＤ酸化膜８を反応性イオンエツチングによシエッチン
グする。この結果、フィールド領域予定部の基板１の少
なくとも傾斜面５ａ上を覆うようにＣｖＤ酸化膜８／
、 ８／が形成される。このいわゆるエッチバック工程
ではエツチング時間の々−ノンは２０％程度であること
が望ましい。また、この反応性イオンエツチングの条件
はＳＩＯ，のエツチングレートがＳｌ、Ｎ４のエツチン
グレートよシ大きくなるように設定する（第１図（ｄ）
図示）。
つづいて、残存ＣＶＤ酸化膜８／ 、 Ｂ／をマスクと
してフィールド領域予定部の平坦面５ｂ上の第２のシリ
コン窒化膜７をエツチングする。この際、素子領域予定
部上の第１のシリコン窒化膜３上の第２のシリコン窒化
膜７も同時にエツチングされる（第１図（、）図示）。
してフィールド領域予定部の平坦面５ｂ上の第２のシリ
コン窒化膜７をエツチングする。この際、素子領域予定
部上の第１のシリコン窒化膜３上の第２のシリコン窒化
膜７も同時にエツチングされる（第１図（、）図示）。
つづいて、前記残存ＣＶＤ酸化膜８’ 、 ８’をＮＨ
，Ｆ等によシエッチング除去する。この際、フィールド
領域予定部の平坦面５ｂ上の第２の熱酸化膜６の露出し
た部分も同時にエツチングされる（第１図（ｆ）図示）
。
，Ｆ等によシエッチング除去する。この際、フィールド
領域予定部の平坦面５ｂ上の第２の熱酸化膜６の露出し
た部分も同時にエツチングされる（第１図（ｆ）図示）
。
次いで、素子領域予定部上の第１のシリコン窒化膜３及
びフィールド領域予定部の少なくとも傾斜面５ａ上を覆
う第２のシリコン窒化膜７を耐酸化性マスクとして燃焼
酸化雰囲気中で熱酸化を行ない厚さ約７０００１のフィ
ールド酸化膜９を形成する。これと同時に前記？ロンイ
オン注入層が活性化してＰ型フィールド反転防止層１０
が形成される（第１図Ｇ）図示）。つづいて、残存した
第１のシリコン窒化膜３及び第２のシリコン窒化膜７を
エツチング除去する（第１図（ｈ）図示）。
びフィールド領域予定部の少なくとも傾斜面５ａ上を覆
う第２のシリコン窒化膜７を耐酸化性マスクとして燃焼
酸化雰囲気中で熱酸化を行ない厚さ約７０００１のフィ
ールド酸化膜９を形成する。これと同時に前記？ロンイ
オン注入層が活性化してＰ型フィールド反転防止層１０
が形成される（第１図Ｇ）図示）。つづいて、残存した
第１のシリコン窒化膜３及び第２のシリコン窒化膜７を
エツチング除去する（第１図（ｈ）図示）。
以下、通常の工程に従い、フィールド酸化膜９によって
囲まれた素子領域に例えばＭＯ８半導体装置を形成する
。
囲まれた素子領域に例えばＭＯ８半導体装置を形成する
。
上述した方法はフィールド領域予定部の基板１の傾斜面
（サイドウオール）５ａ上に第２のシリコン窒化膜７を
残存させているので、通常の選択酸化法と異なシ、バー
ズビークの発生による寸法変換差を小さくすることがで
きる。なお、以下この方法をＳＷＡＭＩ （５ｉｄｅ
Ｗａｌｌ ＭａｓｋｅｄＩｓｏｌａｔｌｏｎ ）法と略
称する。
（サイドウオール）５ａ上に第２のシリコン窒化膜７を
残存させているので、通常の選択酸化法と異なシ、バー
ズビークの発生による寸法変換差を小さくすることがで
きる。なお、以下この方法をＳＷＡＭＩ （５ｉｄｅ
Ｗａｌｌ ＭａｓｋｅｄＩｓｏｌａｔｌｏｎ ）法と略
称する。
しかしながら、上述した従来のＳＷＡＭＩ法には以下の
ような問題点がある。
ような問題点がある。
第１図（、）図示の工程で、残存ＣＶＤ酸化膜８′。
８′をマスクとしてフィールド領域予定部の平坦面５ｂ
上の第２のシリコン窒化膜７をエツチングする際、この
第２のシリコン窒化膜７の膜厚のばらつきやウェハ面内
でのエツチングレートのばらつきを考慮に入れ、２０チ
程度のマージンを見込んでオーバーエツチングする。こ
のため、第２図に示す如く、素子領域予定部上では第２
のシリコン窒化膜７だけでなく、第１のシリコン窒化膜
３もエツチングされてしまう。この結果、第１のシリコ
ン窒（ｔＪ［！ ｓの膜厚が薄すぎると、この第１のシ
リコン窒化膜３にピンホールが発生したり、極端な場合
にはなくなってしまい、大きな問題となっていた。一方
、この第１のシリコン窒化膜３の膜厚を充分厚くした場
合には第１図（ｅ）図示の第２のシリコン窒化膜７をエ
ツチング除去した後の第１のシリコン窒化膜３はピンホ
ールが発生しない程度の充分な膜厚を保つことができる
。しかし、膜厚が厚すぎると後のフィールド酸化工程で
基板１にストレスによる結晶欠陥が発生するため実使用
に耐えられないという欠点があった。
上の第２のシリコン窒化膜７をエツチングする際、この
第２のシリコン窒化膜７の膜厚のばらつきやウェハ面内
でのエツチングレートのばらつきを考慮に入れ、２０チ
程度のマージンを見込んでオーバーエツチングする。こ
のため、第２図に示す如く、素子領域予定部上では第２
のシリコン窒化膜７だけでなく、第１のシリコン窒化膜
３もエツチングされてしまう。この結果、第１のシリコ
ン窒（ｔＪ［！ ｓの膜厚が薄すぎると、この第１のシ
リコン窒化膜３にピンホールが発生したり、極端な場合
にはなくなってしまい、大きな問題となっていた。一方
、この第１のシリコン窒化膜３の膜厚を充分厚くした場
合には第１図（ｅ）図示の第２のシリコン窒化膜７をエ
ツチング除去した後の第１のシリコン窒化膜３はピンホ
ールが発生しない程度の充分な膜厚を保つことができる
。しかし、膜厚が厚すぎると後のフィールド酸化工程で
基板１にストレスによる結晶欠陥が発生するため実使用
に耐えられないという欠点があった。
本発明は上記事情に鑑みてなされたものであり、素子領
域予定部上の第１の窒化膜の膜減りをなくして適当な膜
厚を維持し、基板に結晶欠陥を発生させることなく、フ
ィールド酸化膜を制御性よく形成し得る半導体装置の製
造方法を提供しようとするものである。
域予定部上の第１の窒化膜の膜減りをなくして適当な膜
厚を維持し、基板に結晶欠陥を発生させることなく、フ
ィールド酸化膜を制御性よく形成し得る半導体装置の製
造方法を提供しようとするものである。
本発明は、従来のＳＷＡＭＩ法におけるフィールド酸化
時のバーズビーク発生による変換差を小さくするために
用いられている薄い窒化膜に代えて、酸化膜やシリコン
窒化膜に対して選択エツチング性を有する被膜例えば多
結晶シリコン膜を、少なくとも基板のエツチング領域の
傾斜面と窒化膜のエツチング端の一部を覆うように残存
させることによシ、フィールド酸化時にバーズビーク発
生部に設けられた多結晶シリコン膜が酸化されるため基
板部がほとんど酸化されずに変換差の小さい良好な形で
の−７＜−Ｉｖ ｌ−＝ Ｒ（ａｌｌ［を得ることを図
ったことを骨子とする。
時のバーズビーク発生による変換差を小さくするために
用いられている薄い窒化膜に代えて、酸化膜やシリコン
窒化膜に対して選択エツチング性を有する被膜例えば多
結晶シリコン膜を、少なくとも基板のエツチング領域の
傾斜面と窒化膜のエツチング端の一部を覆うように残存
させることによシ、フィールド酸化時にバーズビーク発
生部に設けられた多結晶シリコン膜が酸化されるため基
板部がほとんど酸化されずに変換差の小さい良好な形で
の−７＜−Ｉｖ ｌ−＝ Ｒ（ａｌｌ［を得ることを図
ったことを骨子とする。
以下、本発明の一実施例を第３図（、）〜（ｇ）を参照
して説明する。
して説明する。
まず、表面の結晶方位（ｉｏｏ）のＰ型シリコン基板２
１上に厚さ５００Ｘの第１の熱酸化膜２２を形成した後
、全面に厚さ１５００Ｘのシリコン窒化膜２３を堆積し
た（第３図（、）図示）。
１上に厚さ５００Ｘの第１の熱酸化膜２２を形成した後
、全面に厚さ１５００Ｘのシリコン窒化膜２３を堆積し
た（第３図（、）図示）。
つづいて、写真蝕刻により、素子領域予定部上にホトレ
ノス） ｉｅターン２４を形成した。次いで、このホト
レジストノ！ターン２４をマスクとしてＣ，Ｆ、を含む
ガスを用いた反応性イオンエツチング（ＲＩＥ）によシ
、フィールド領域予定部上の前記シリコン窒化膜２３、
第１の熱酸化膜２２を順次選択的にエツチングし、更に
基板２１を約３０００〜３５００Ｘの深さまでエツチン
グした。この結果、シリコン窒化膜２３及び第１の熱酸
化膜２２は垂直にエツチングされ、基板２ノは０２Ｆ、
の特異性によシ結晶方位（１１１）の傾斜面２５ａと結
晶方位（ｉｏｏ）の平坦面２５ｂとが形成された。しか
る後、フィールド反転防止のために、不純物例えばＩＩ
Ｂ＋を加速エネルギ１００ｋｅＶ、ドーズ量的Ｉ Ｘ
１０”ｃｍ−”の条件でイオン注入した（第３図（ｂ）
図示）。
ノス） ｉｅターン２４を形成した。次いで、このホト
レジストノ！ターン２４をマスクとしてＣ，Ｆ、を含む
ガスを用いた反応性イオンエツチング（ＲＩＥ）によシ
、フィールド領域予定部上の前記シリコン窒化膜２３、
第１の熱酸化膜２２を順次選択的にエツチングし、更に
基板２１を約３０００〜３５００Ｘの深さまでエツチン
グした。この結果、シリコン窒化膜２３及び第１の熱酸
化膜２２は垂直にエツチングされ、基板２ノは０２Ｆ、
の特異性によシ結晶方位（１１１）の傾斜面２５ａと結
晶方位（ｉｏｏ）の平坦面２５ｂとが形成された。しか
る後、フィールド反転防止のために、不純物例えばＩＩ
Ｂ＋を加速エネルギ１００ｋｅＶ、ドーズ量的Ｉ Ｘ
１０”ｃｍ−”の条件でイオン注入した（第３図（ｂ）
図示）。
メヒ Ｖ 負す嘗−七 ｋ＋ハ・り ズ ｋ ノ母 力
−−７９ｌ ゴ； レト土した後熱酸化を行ない、露
出した基板２１の傾斜面２５ｈと平坦面２５ｂに厚さ５
００Ｘの第２の熱酸化膜２６を形成した（第３図（ｃ）
図示）。
−−７９ｌ ゴ； レト土した後熱酸化を行ない、露
出した基板２１の傾斜面２５ｈと平坦面２５ｂに厚さ５
００Ｘの第２の熱酸化膜２６を形成した（第３図（ｃ）
図示）。
つづいて、全面に厚さ２０００Ｘの多結晶シリコン膜２
７を堆積した（第３図（ｄ）図示）。次いで、この多結
晶シリコン膜２７をＲＩＥによりエツチングした（エッ
チパック）。この結果、フィールド領域予定部の少なく
とも基板２１の傾斜面２５ｈとシリコン窒化膜２３のエ
ツチング端の一部を覆う残存多結晶シリコン膜２７’
、 ２７’が形成された（第３図（ｅ）図示）。しかる
後、１０００℃の燃焼酸化雰囲気中で熱酸化を行ない、
厚さ７０００Ｘのフィールド酸化膜２８を形成すると同
時に、前述したイオン注入されたがロンイオンを活性化
してＰ型反転防止層２９を形成した。ここで、フィール
ド酸化膜２８は、その膜厚の約４５チに相当する厚さの
基板２１のシリコンを成長した（第３図（ｆ）図示）。
７を堆積した（第３図（ｄ）図示）。次いで、この多結
晶シリコン膜２７をＲＩＥによりエツチングした（エッ
チパック）。この結果、フィールド領域予定部の少なく
とも基板２１の傾斜面２５ｈとシリコン窒化膜２３のエ
ツチング端の一部を覆う残存多結晶シリコン膜２７’
、 ２７’が形成された（第３図（ｅ）図示）。しかる
後、１０００℃の燃焼酸化雰囲気中で熱酸化を行ない、
厚さ７０００Ｘのフィールド酸化膜２８を形成すると同
時に、前述したイオン注入されたがロンイオンを活性化
してＰ型反転防止層２９を形成した。ここで、フィール
ド酸化膜２８は、その膜厚の約４５チに相当する厚さの
基板２１のシリコンを成長した（第３図（ｆ）図示）。
更に、残存している第１のシリコン窒化膜２３を除去し
た。以下、図示しないが、通常の工程に従い、フィール
ド酸化膜２８によって囲まれた素子領域に素子を形成し
、半導体装置を製造した（第３図（ｇ）囚示）。
た。以下、図示しないが、通常の工程に従い、フィール
ド酸化膜２８によって囲まれた素子領域に素子を形成し
、半導体装置を製造した（第３図（ｇ）囚示）。
しかして、本発明によれば、第３図（ｄ）に示す如く全
面に多結晶シリコン膜２７を形成した後、これをＲＩＥ
によシェッチパックして第３図（、）に示す如く、フィ
ールド領域予定部の少なくとも基板２１のエツチング領
域の傾斜面２５ａとシリコン窒化膜２３のエツチング端
の一部を覆うように多結晶シリコンｇｚｙ’、；ｔｖ’
を残存させるため、従来の如く、オーバーエツチングし
てシリコン窒化膜２３をエツチングすることを回避でき
、シリコン窒化膜２３を１２００Ｘ程度の適当な厚さに
維持できる。従って、フィールド酸化膜形成時にストレ
スにより基板２ノに結晶欠陥を発生することもなく、バ
ースビークによる変換差を小さくできる。この変換差に
ついて詳述すれば、シリコン膜２７’、２７’が残存し
ない部分では基板２ノのシリコンの消化が行われるが、
多結晶シリコン膜２７１ 、２７７で覆われる基板２１
部分は多結晶シリコンを酸化時のシリコン消費に供与す
るため熱酸化膜の成長過程において、基板２Ｉ中のシリ
コンがほとんど消費されることがないことによって、選
択酸化法におけるバーズビークによる変換差が小さくな
る。
面に多結晶シリコン膜２７を形成した後、これをＲＩＥ
によシェッチパックして第３図（、）に示す如く、フィ
ールド領域予定部の少なくとも基板２１のエツチング領
域の傾斜面２５ａとシリコン窒化膜２３のエツチング端
の一部を覆うように多結晶シリコンｇｚｙ’、；ｔｖ’
を残存させるため、従来の如く、オーバーエツチングし
てシリコン窒化膜２３をエツチングすることを回避でき
、シリコン窒化膜２３を１２００Ｘ程度の適当な厚さに
維持できる。従って、フィールド酸化膜形成時にストレ
スにより基板２ノに結晶欠陥を発生することもなく、バ
ースビークによる変換差を小さくできる。この変換差に
ついて詳述すれば、シリコン膜２７’、２７’が残存し
ない部分では基板２ノのシリコンの消化が行われるが、
多結晶シリコン膜２７１ 、２７７で覆われる基板２１
部分は多結晶シリコンを酸化時のシリコン消費に供与す
るため熱酸化膜の成長過程において、基板２Ｉ中のシリ
コンがほとんど消費されることがないことによって、選
択酸化法におけるバーズビークによる変換差が小さくな
る。
なお、上記実施例では、被膜として多結晶シリコン膜を
用いたが、これに限らず、非晶質シリコン膜、金属シリ
コン膜あるいは単結晶シリコン膜を用いてもよい。更に
、これらの被膜に不純物をドーピングしたものを用いて
もよい。
用いたが、これに限らず、非晶質シリコン膜、金属シリ
コン膜あるいは単結晶シリコン膜を用いてもよい。更に
、これらの被膜に不純物をドーピングしたものを用いて
もよい。
例えば、上記実施例の第３図（ｂ）のフィールド反転防
止のためのＩＩＢ＋のイオン注入に代えて、予めボロン
をドープした多結晶シリコン膜、非晶質シリコン膜、金
属シリコン膜あるいは単結晶シリコン膜を形成すること
により、同図（ｄ）の工程後適当な熱処理を行なえば、
第２の熱酸化膜を介して基板中に前記？ロンを浸み出さ
せ、フィールド反転防止層とすることもできる。
止のためのＩＩＢ＋のイオン注入に代えて、予めボロン
をドープした多結晶シリコン膜、非晶質シリコン膜、金
属シリコン膜あるいは単結晶シリコン膜を形成すること
により、同図（ｄ）の工程後適当な熱処理を行なえば、
第２の熱酸化膜を介して基板中に前記？ロンを浸み出さ
せ、フィールド反転防止層とすることもできる。
以上詳述した如く本発明によれば、基板に結晶欠陥を発
生させることなく、フィールド酸化膜を制御性よく形成
し得る半導体装置の製造方法を提供できるものである。
生させることなく、フィールド酸化膜を制御性よく形成
し得る半導体装置の製造方法を提供できるものである。
第１図（、）〜（ｈ）は従来の半導体装置の製造方法実
施例に係る半導体装置の製造方法を工程順に示す断面図
である。 ２１・・・Ｐ型シリコン基板、２２．２６・・・熱酸化
膜、２３・・・シリコン窒化膜、２５ａ・・・傾斜面、
２５ｂ・・・平坦面、２７・・・多結晶シリコン膜、２
７′・・・残存多結晶シリコン膜、２８・・・フィール
ド酸化膜、２９・・・Ｐ型反転防止層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第１図 第２図 第３図 第３図
施例に係る半導体装置の製造方法を工程順に示す断面図
である。 ２１・・・Ｐ型シリコン基板、２２．２６・・・熱酸化
膜、２３・・・シリコン窒化膜、２５ａ・・・傾斜面、
２５ｂ・・・平坦面、２７・・・多結晶シリコン膜、２
７′・・・残存多結晶シリコン膜、２８・・・フィール
ド酸化膜、２９・・・Ｐ型反転防止層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第１図 第２図 第３図 第３図
Claims (2)
- （１）半導体基板上に第１の酸化膜、窒化膜を順次形成
する工程と、これら窒化膜及び第１の酸化膜の一部を選
択的にエツチングし、更に傾斜面と平坦面が形成される
ように露出した基板の一部を選択的にエツチングする工
程と、少なくとも基板のエツチング領域表面に第２の酸
化膜を形成した後、全面に第１の酸化膜及び窒化膜に対
して選択エツチング性を有する被膜を形成する工程と、
異方性エツチングにより該被膜をエツチングし、少なく
とも前記基板のエツチング領域の傾斜面と前記窒化膜の
エツチング端の一部を覆うように被膜を残存させる工程
と、前記窒化膜をマスクとして前記残存した被膜を含む
基板のエツチング領域を熱酸化し、フィールド酸化膜を
形成する工程とを具備することを特徴とする半導体装置
の製造方法。 - （２）第１の酸化膜及び窒化膜に対して選択エツチング
性を有する被膜が、多結晶シリコン膜又は非晶質シリコ
ン膜又は金属シリコン膜又は単結晶シリコン膜であるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19190883A JPS6084832A (ja) | 1983-10-14 | 1983-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19190883A JPS6084832A (ja) | 1983-10-14 | 1983-10-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6084832A true JPS6084832A (ja) | 1985-05-14 |
Family
ID=16282445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19190883A Pending JPS6084832A (ja) | 1983-10-14 | 1983-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6084832A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302836A (ja) * | 1992-10-13 | 1995-11-14 | Hyundai Electron Ind Co Ltd | 半導体装置のフィールド酸化膜形成方法 |
-
1983
- 1983-10-14 JP JP19190883A patent/JPS6084832A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302836A (ja) * | 1992-10-13 | 1995-11-14 | Hyundai Electron Ind Co Ltd | 半導体装置のフィールド酸化膜形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2812811B2 (ja) | 半導体装置のフィールド酸化膜形成方法 | |
| US5512509A (en) | Method for forming an isolation layer in a semiconductor device | |
| JPH07302836A (ja) | 半導体装置のフィールド酸化膜形成方法 | |
| US6479354B2 (en) | Semiconductor device with selective epitaxial growth layer and isolation method in a semiconductor device | |
| JPH0799190A (ja) | 半導体素子フィールド酸化膜の製造方法 | |
| US5374584A (en) | Method for isolating elements in a semiconductor chip | |
| JPH06302684A (ja) | 半導体素子のフィールド酸化膜形成方法 | |
| JPH0748491B2 (ja) | 集積回路半導体デバイスの製造方法 | |
| JPS63288043A (ja) | 側面隔離素子の分離方法 | |
| JPH09326391A (ja) | 素子分離酸化膜の製造方法 | |
| JPS6084832A (ja) | 半導体装置の製造方法 | |
| US5763316A (en) | Substrate isolation process to minimize junction leakage | |
| JPS63152155A (ja) | 半導体装置の製造方法 | |
| JPS63229838A (ja) | 素子分離領域の形成方法 | |
| JPH06224187A (ja) | Ｌｏｃｏｓ酸化膜の形成方法 | |
| JPS6257232A (ja) | アイソレ−シヨンデバイス及びその製法 | |
| JPS607146A (ja) | 半導体装置の製造方法 | |
| JPS59214237A (ja) | 半導体装置の製造方法 | |
| KR930006137B1 (ko) | 반도체소자의 소자격리방법 | |
| US6780774B2 (en) | Method of semiconductor device isolation | |
| JPH0726843Y2 (ja) | 半導体素子分離構造 | |
| JP2828710B2 (ja) | 半導体装置の製造方法 | |
| JPS6062135A (ja) | 半導体装置の製造方法 | |
| JPH04739A (ja) | 半導体装置の製造方法 | |
| JPH0582514A (ja) | 半導体装置の製造方法 |