JPS6257232A - アイソレ−シヨンデバイス及びその製法 - Google Patents
アイソレ−シヨンデバイス及びその製法Info
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- JPS6257232A JPS6257232A JP20692886A JP20692886A JPS6257232A JP S6257232 A JPS6257232 A JP S6257232A JP 20692886 A JP20692886 A JP 20692886A JP 20692886 A JP20692886 A JP 20692886A JP S6257232 A JPS6257232 A JP S6257232A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路及びその製法に関し、と（に回路の
活性素子を隔離するために使用する技術に関する。
活性素子を隔離するために使用する技術に関する。
アイソレーションデバイスは、集積回路の製造分野にお
いて、同一半導体基板上の２以上の活性素子を隔離する
手段として、よく知られている。
いて、同一半導体基板上の２以上の活性素子を隔離する
手段として、よく知られている。
制限された現実の状態の半導体の基板上に活性素子がよ
り多く詰められるとき、このようなデバイスは必要な特
徴である。
り多く詰められるとき、このようなデバイスは必要な特
徴である。
アイソレーションの従来の方法は、露出したシリコンの
区域上に、みぞ（いわゆるトレンチ）を使用しであるい
は使用しないで、二酸化ケイ素を成長させて、くぼんだ
酸化物アイソレーション領域を生成することであった。
区域上に、みぞ（いわゆるトレンチ）を使用しであるい
は使用しないで、二酸化ケイ素を成長させて、くぼんだ
酸化物アイソレーション領域を生成することであった。
このような従来のアプローチを用いるときの問題は、例
えば、米国特許第４，２７２，３０８号の第１〜７Ｂ図
において説明さく３） れでいるように、成長する酸化物が保護のために添加さ
れた窒化ケイ素の層より下に浸透し、こうして窒化ケイ
素の層をそのへりにおいて上に持ち一ヒげて、望ましく
ないが、よく知られた「バーズビーク」現象を発生させ
ることであった。このような望ましくない構造は活性素
子のために使用できず、こうして集積回路中の有用領域
の量を減少させる。より多くの活性素子は同一大きさの
つ工−ハ上に、あるいはそれより小さいウェーハ上にさ
え必要とされるので、有用領域の量を減少させるものは
何でも回避しなくてはならない。
えば、米国特許第４，２７２，３０８号の第１〜７Ｂ図
において説明さく３） れでいるように、成長する酸化物が保護のために添加さ
れた窒化ケイ素の層より下に浸透し、こうして窒化ケイ
素の層をそのへりにおいて上に持ち一ヒげて、望ましく
ないが、よく知られた「バーズビーク」現象を発生させ
ることであった。このような望ましくない構造は活性素
子のために使用できず、こうして集積回路中の有用領域
の量を減少させる。より多くの活性素子は同一大きさの
つ工−ハ上に、あるいはそれより小さいウェーハ上にさ
え必要とされるので、有用領域の量を減少させるものは
何でも回避しなくてはならない。
２つのアプローチがこの問題をυ１除するために提案さ
れた。一方は一ヒ記した米国特許第４，２７２，３０８
号によって提供された解決法に相当し、そして他方は［
ディープ・トレンチ・アイソレイテッドＣＭＯＳディバ
イシズ（ｌｌｅｅｐ Ｔｒｅｎｃｈ ｌ５ｏｌａｔｅｄ
ＣＭＯ５ｒｌｅｖｉｃｅｓ） Ｊ 、ラング（Ｒｕ
ｎ ｇ ）ら、１１Ｍ８２．２３７および２３９ヘージ
（１９Ｂ２）中に記載されているものに相当する。両者
の場合において、アイソレーションみぞは３または４工
程を用いて形成される：米国時許第４，２７２，３０８
号において、工程は、表面上に酸化物の第１層を形成し
、前記酸化物層上に５ｉＪｓの平坦層を析出させ、そし
てＳｉ３Ｎ：＋層および酸化物層のみをエツチングして
浅いみぞを形成することである。ＩＥＤＭにおいて、最
初の２工程は同一である。Ｓｉｎ□の保護の第３層を加
える追加の工程が、みぞの形成前に用いられる。なぜな
ら、この場合みぞが基板の中に同様によく深く入るから
である。
れた。一方は一ヒ記した米国特許第４，２７２，３０８
号によって提供された解決法に相当し、そして他方は［
ディープ・トレンチ・アイソレイテッドＣＭＯＳディバ
イシズ（ｌｌｅｅｐ Ｔｒｅｎｃｈ ｌ５ｏｌａｔｅｄ
ＣＭＯ５ｒｌｅｖｉｃｅｓ） Ｊ 、ラング（Ｒｕ
ｎ ｇ ）ら、１１Ｍ８２．２３７および２３９ヘージ
（１９Ｂ２）中に記載されているものに相当する。両者
の場合において、アイソレーションみぞは３または４工
程を用いて形成される：米国時許第４，２７２，３０８
号において、工程は、表面上に酸化物の第１層を形成し
、前記酸化物層上に５ｉＪｓの平坦層を析出させ、そし
てＳｉ３Ｎ：＋層および酸化物層のみをエツチングして
浅いみぞを形成することである。ＩＥＤＭにおいて、最
初の２工程は同一である。Ｓｉｎ□の保護の第３層を加
える追加の工程が、みぞの形成前に用いられる。なぜな
ら、この場合みぞが基板の中に同様によく深く入るから
である。
その後、みその側壁を保護する。米国特許第４．２７２
，３０８号の手順の場合において、それは浅いみぞおよ
び残りのＳｉ３Ｎ４にＳｉ、Ｎｎを加えることによって
なされる。ＩＥＤＭ手順の場合において、それはみぞの
側壁を酸化することによってなされる。
，３０８号の手順の場合において、それは浅いみぞおよ
び残りのＳｉ３Ｎ４にＳｉ、Ｎｎを加えることによって
なされる。ＩＥＤＭ手順の場合において、それはみぞの
側壁を酸化することによってなされる。
この時点において、ｒＥＩＩＭのみぞは充填のために準
備されるが、米国特許第４．２７２，３０８号の浅いみ
そはみぞの底からＳｉ、Ｎ、を除去するために工・７チ
ングを必要とする。
備されるが、米国特許第４．２７２，３０８号の浅いみ
そはみぞの底からＳｉ、Ｎ、を除去するために工・７チ
ングを必要とする。
みぞの充填工程は異なる。米国特許第４，２７２，３０
８号において、ＳｉＯ□は浅いみぞの大部分の内部で成
長し、みぞ上の余分のＳｉ３Ｎ４層は「バーズビーク」
を防止すると述べられている。１１回の手順において、
Ｓｉｎｇまたはポリシリコンがみぞ内に析出されてそれ
を充填する。後者の場合において、シリコンはエピタキ
シャルシリコンであることはできない。なぜなら、みそ
の底における残りの酸化物層はこのようなものが生ずる
のを妨げるからである。
８号において、ＳｉＯ□は浅いみぞの大部分の内部で成
長し、みぞ上の余分のＳｉ３Ｎ４層は「バーズビーク」
を防止すると述べられている。１１回の手順において、
Ｓｉｎｇまたはポリシリコンがみぞ内に析出されてそれ
を充填する。後者の場合において、シリコンはエピタキ
シャルシリコンであることはできない。なぜなら、みそ
の底における残りの酸化物層はこのようなものが生ずる
のを妨げるからである。
これら先行の両技術は欠点を有する。Ｓｉｎ□を用いて
みぞを充填することは、それが浅い場合であってさえも
不利である。なぜなら、ＳｉＯ□が満たそうとする体積
はみぞの空の空間よりも大きいからである。「バーズビ
ーク」が述べられているように発生しない場合、それは
デバイスの表面層上にかなりの応力を与えるという犠牲
を払ってなされる。もちろん、ＩＥＤＭの手順は、その
代わり、ポリシリコンの使用を示唆していることは事実
であるが、このようなポリシリコンは酸化物層によって
隔離されるので、デバイスの残りの部分に配置されない
。こうして、それは隣接する活性装置に悪影響を及ぼす
電荷を発生しあるいはそれを移送することがある。さら
に、比較的深いみぞにボリシリコンを均一に充填するこ
とは、時には、困難である。
みぞを充填することは、それが浅い場合であってさえも
不利である。なぜなら、ＳｉＯ□が満たそうとする体積
はみぞの空の空間よりも大きいからである。「バーズビ
ーク」が述べられているように発生しない場合、それは
デバイスの表面層上にかなりの応力を与えるという犠牲
を払ってなされる。もちろん、ＩＥＤＭの手順は、その
代わり、ポリシリコンの使用を示唆していることは事実
であるが、このようなポリシリコンは酸化物層によって
隔離されるので、デバイスの残りの部分に配置されない
。こうして、それは隣接する活性装置に悪影響を及ぼす
電荷を発生しあるいはそれを移送することがある。さら
に、比較的深いみぞにボリシリコンを均一に充填するこ
とは、時には、困難である。
本発明の目的は、前述の欠点に悩まされないアイソレー
ションデバイスを集積回路の活性素子の間に形成するこ
とである。
ションデバイスを集積回路の活性素子の間に形成するこ
とである。
本発明の他の目的は、このよう１１アイソレーシヨンデ
バイスを製造する方法を提（Ｊ（することである。
バイスを製造する方法を提（Ｊ（することである。
本発明の前記目的は、エピタキシャル成長した半導体材
料のみぞ充填物からなるアイソレーションデバイスによ
って達成され、前記半導体材料は前記充填物の底におい
て基板と融合しており、融合した半導体材料は基板から
横方向に間隔を置いて離れており、みぞ充填物の両側に
おけるみその充填物と基体との間の横方向に空間は、ｉ
）基板の酸化物の少なくとも１つの層、およびｉｉ）エ
ビタキシャル成長充填物の形成の間、第１材料の層より
下に存在する材料を攻撃から保護するために有効な第１
材料の層からなる。
料のみぞ充填物からなるアイソレーションデバイスによ
って達成され、前記半導体材料は前記充填物の底におい
て基板と融合しており、融合した半導体材料は基板から
横方向に間隔を置いて離れており、みぞ充填物の両側に
おけるみその充填物と基体との間の横方向に空間は、ｉ
）基板の酸化物の少なくとも１つの層、およびｉｉ）エ
ビタキシャル成長充填物の形成の間、第１材料の層より
下に存在する材料を攻撃から保護するために有効な第１
材料の層からなる。
本発明の他の面によれば、関連する目的は、次の工程か
らなる方法によって達成される：ａ）基板の中にみそを
形成し、ｂ）基板−トにみぞの側壁に沿って酸化物を形
成し、Ｃ）エピタキシャル成長材料の充填物の形成の間
、第１材料の層より下の材料を攻撃から保護するために
有効な第１材料の層を全体に析出させ、ｄ）基板が露出
するまで、みぞの底におけるすべての材料をエツチング
除去し、そしてｅ）みその底において基板に融合させて
、みぞ内で半導体材料をエピタキシャル成長さセる工程
。
らなる方法によって達成される：ａ）基板の中にみそを
形成し、ｂ）基板−トにみぞの側壁に沿って酸化物を形
成し、Ｃ）エピタキシャル成長材料の充填物の形成の間
、第１材料の層より下の材料を攻撃から保護するために
有効な第１材料の層を全体に析出させ、ｄ）基板が露出
するまで、みぞの底におけるすべての材料をエツチング
除去し、そしてｅ）みその底において基板に融合させて
、みぞ内で半導体材料をエピタキシャル成長さセる工程
。
次いで、本発明を、ＩＣの基板がシリコンであり、その
上に形成される層が二酸化ケイ素とＳｉ３Ｎ。
上に形成される層が二酸化ケイ素とＳｉ３Ｎ。
であり、そしてエピタキシャル成長材料がシリコンであ
る好ましい実施態に関連して説明する。さく８） らに、本発明は、ある種の他の半導体、およびこのよう
な層について記載される意図する機能を有する他の材料
の層を用いて製造された、アイソレーションデバイスお
よび方法に適用できる。
る好ましい実施態に関連して説明する。さく８） らに、本発明は、ある種の他の半導体、およびこのよう
な層について記載される意図する機能を有する他の材料
の層を用いて製造された、アイソレーションデバイスお
よび方法に適用できる。
本発明によれば、第１図において、ＩＣを形成すべき単
結晶のシリコンの基板１０の中にみぞ１０をエツチング
することによって、アイソレーションデバイスが製造さ
れる。このようなエツチング処理を実施する方法は、ま
ず熱的酸化物の層１２を、例えば、約１０００人まで成
長させ、次いで適当なフォトレジストを露光しかつ現像
して、一時的みぞ２０を形成すべき領域を自由に攻撃で
きるように開いて残すことである。異方性エツチングが
好ましく、例えば、これは、例えばＣＦ４プラズマを使
用して、反応性イオンエツチングを用いて実施する。一
時的みぞ２ｏの深さは、みぞ内のドーピングのレベルに
大部分依存して、変化するであろう。みぞ内の約１０”
／ｃｄであるドーピングについて、みぞの深さは少なく
とも約２μｍであるべきである。みぞの長さはアイソレ
ーションずべき活性領域の形状によって支配される。
結晶のシリコンの基板１０の中にみぞ１０をエツチング
することによって、アイソレーションデバイスが製造さ
れる。このようなエツチング処理を実施する方法は、ま
ず熱的酸化物の層１２を、例えば、約１０００人まで成
長させ、次いで適当なフォトレジストを露光しかつ現像
して、一時的みぞ２０を形成すべき領域を自由に攻撃で
きるように開いて残すことである。異方性エツチングが
好ましく、例えば、これは、例えばＣＦ４プラズマを使
用して、反応性イオンエツチングを用いて実施する。一
時的みぞ２ｏの深さは、みぞ内のドーピングのレベルに
大部分依存して、変化するであろう。みぞ内の約１０”
／ｃｄであるドーピングについて、みぞの深さは少なく
とも約２μｍであるべきである。みぞの長さはアイソレ
ーションずべき活性領域の形状によって支配される。
その後、第２図において、基板を加熱することによって
熱的酸化物の層３２を全体にわたって形成する。この層
はもちろん前の層１２と一緒に没入するか、あるいは層
１２は層３２の成長前に除去することができる。好まし
くは、このような層は、みぞの側壁−Ｌの厚さが約５０
０〜約７００人の厚さであるように選択される。第１材
料の層３４が慣用の手法によって層３２上に形成され、
次いで第２材料の層３６が形成される。第１材料と第２
材料の組成は臨界的ではなく、ただし次の機能を提供さ
れるように選択される二基板１０と同一の導電性のタイ
プのエピタキシャルシリコンの成長によってみそが充填
されるとき、第１材料はそれより下の材料を攻撃から保
護すべきである。エピタキシャル成長のための１つの慣
用法は、気体のＨｚ、ＨＣ７！およびＳｉＨ４の使用を
包含する。そうでなければ層３４の不存在下に、例えば
、層３２を攻撃するのは、この気体である。このような
攻撃に抵抗する１つの好ましい材料は、約５００人〜約
１０００人の好ましい厚さにおいて、５ｉＪ４である。
熱的酸化物の層３２を全体にわたって形成する。この層
はもちろん前の層１２と一緒に没入するか、あるいは層
１２は層３２の成長前に除去することができる。好まし
くは、このような層は、みぞの側壁−Ｌの厚さが約５０
０〜約７００人の厚さであるように選択される。第１材
料の層３４が慣用の手法によって層３２上に形成され、
次いで第２材料の層３６が形成される。第１材料と第２
材料の組成は臨界的ではなく、ただし次の機能を提供さ
れるように選択される二基板１０と同一の導電性のタイ
プのエピタキシャルシリコンの成長によってみそが充填
されるとき、第１材料はそれより下の材料を攻撃から保
護すべきである。エピタキシャル成長のための１つの慣
用法は、気体のＨｚ、ＨＣ７！およびＳｉＨ４の使用を
包含する。そうでなければ層３４の不存在下に、例えば
、層３２を攻撃するのは、この気体である。このような
攻撃に抵抗する１つの好ましい材料は、約５００人〜約
１０００人の好ましい厚さにおいて、５ｉＪ４である。
第２材料（層３６）は、エピタキシャル成長過程の間に
おける層３４上のＳｉの核化を遅延さ−１るために使用
される。この方法に適当な材料は低温のＳｉＯ□であり
、これば好ましくは低圧の化学的蒸着によって、約１０
００人〜約１５００人の厚さに形成される。
おける層３４上のＳｉの核化を遅延さ−１るために使用
される。この方法に適当な材料は低温のＳｉＯ□であり
、これば好ましくは低圧の化学的蒸着によって、約１０
００人〜約１５００人の厚さに形成される。
その後、第３図において、適当なフォトレジストの層３
８を、例えばスピンコーティングによって、第２図の得
られたものの」−に流鬼する。コーテイング後、レジス
トを露光および現像して、みぞの上に開口を残す。側壁
３９をみそと整列させるために、レジストを加熱して、
それを示す位置に向かって外方に流れさせる。このよう
なフォトレジストの一例は、コダソク・マイクロ・レジ
ス）７４７（商品名）である。レジストのヘリ３９はみ
ぞ４０の底をちょうどエツチングするように露出して残
す。さらに詳しくは、次に異方性エツチング剤程、例え
ば、ＣＦ、およびＨ２のプラズマを使用する、例えば方
向的反応性スパッタエソチングを用いて、みぞ４０の底
においてのみ、すべての３つの層３６ 、３４および３
２を除去する。この工程は、基板ｌＯを表面４２で露出
させる。
８を、例えばスピンコーティングによって、第２図の得
られたものの」−に流鬼する。コーテイング後、レジス
トを露光および現像して、みぞの上に開口を残す。側壁
３９をみそと整列させるために、レジストを加熱して、
それを示す位置に向かって外方に流れさせる。このよう
なフォトレジストの一例は、コダソク・マイクロ・レジ
ス）７４７（商品名）である。レジストのヘリ３９はみ
ぞ４０の底をちょうどエツチングするように露出して残
す。さらに詳しくは、次に異方性エツチング剤程、例え
ば、ＣＦ、およびＨ２のプラズマを使用する、例えば方
向的反応性スパッタエソチングを用いて、みぞ４０の底
においてのみ、すべての３つの層３６ 、３４および３
２を除去する。この工程は、基板ｌＯを表面４２で露出
させる。
次に、第４図において、フォトレジストを除去し、そし
てみぞ４０を、表面３２で開始してゐぞ内で、適当に、
Ｐ゛またはｎ＋ ドープドシリコンのエピタキシャル成
長によって、みそを充填させて、充填物４４を完成さゼ
る。任意のエピタキシャル成長技術が有用であり、例え
ば、その技術の１つにおいて、気体は１１５０°Ｃの５
ｉｔ１４／ ＩＩ（Ｊ！ ／ ｌｌｚである。例えば、
低温酸化物の層３６は、みぞの外側のポリシリコンの核
化の抵抗において有効である。例えば、５ｉＪ４の層３
４は、シリコンの成長過程のＨＣＩの攻撃から基板１０
を保護する。エピタキシャル成長は、ポリシリコンより
も、その成長がいっそう均一である傾向をもつ。
てみぞ４０を、表面３２で開始してゐぞ内で、適当に、
Ｐ゛またはｎ＋ ドープドシリコンのエピタキシャル成
長によって、みそを充填させて、充填物４４を完成さゼ
る。任意のエピタキシャル成長技術が有用であり、例え
ば、その技術の１つにおいて、気体は１１５０°Ｃの５
ｉｔ１４／ ＩＩ（Ｊ！ ／ ｌｌｚである。例えば、
低温酸化物の層３６は、みぞの外側のポリシリコンの核
化の抵抗において有効である。例えば、５ｉＪ４の層３
４は、シリコンの成長過程のＨＣＩの攻撃から基板１０
を保護する。エピタキシャル成長は、ポリシリコンより
も、その成長がいっそう均一である傾向をもつ。
この時点において、ここでアイソレーション領域５０の
一部分として埋められたストリップを除外して、層３６
、３４および３２のすべては、普ｊｍのエツチング剤
を使用して基板からエツチング除去される。熱的Ｓｉｎ
ｇの新しい層５２を成長させ、それは前の酸化物層の埋
められた部分と一緒に没入して、充填物４４の両側に５
ＬＮａのセグメント６０を残し、これらのセグメントは
第５図の横断面図で見たときＬ字形である。ＳＩ、、Ｎ
ａのセグメント６０、ならびにセグメント６０にそれら
の両側で隣接する５ｉＯ７のストリップ６２ 、６４は
、充填物とアイソレーション領域５０に直ぐに隣接する
基板１０の部分との間のアイソレーションをつくる作用
をする。その後処理されて、ＩＣの、破線で描かれた、
活性素子１００および１１０にされるのは、このような
隣接する基板の部分である。処理および得られる活性素
子は普通のものであり、そしてそれ以上の説明を必要と
しないであろう。
一部分として埋められたストリップを除外して、層３６
、３４および３２のすべては、普ｊｍのエツチング剤
を使用して基板からエツチング除去される。熱的Ｓｉｎ
ｇの新しい層５２を成長させ、それは前の酸化物層の埋
められた部分と一緒に没入して、充填物４４の両側に５
ＬＮａのセグメント６０を残し、これらのセグメントは
第５図の横断面図で見たときＬ字形である。ＳＩ、、Ｎ
ａのセグメント６０、ならびにセグメント６０にそれら
の両側で隣接する５ｉＯ７のストリップ６２ 、６４は
、充填物とアイソレーション領域５０に直ぐに隣接する
基板１０の部分との間のアイソレーションをつくる作用
をする。その後処理されて、ＩＣの、破線で描かれた、
活性素子１００および１１０にされるのは、このような
隣接する基板の部分である。処理および得られる活性素
子は普通のものであり、そしてそれ以上の説明を必要と
しないであろう。
別法として、第６図において、エピタキシャル成長前の
エツチングを変更して、５ｉＪｎ層の側壁からＳｉＯ□
層を除去することができる。前述のものに類似する部分
は同一の参照数字を有し、それらの数字に添え字″ａ”
が付しである。こうして、層３２ａ 、３４ａ 、３６
ａおよび３８ａを前のように基板ＩＯａ上に析出させる
。しかしながら、湿式等方向エツチングを用いて、破線
で示ずみぞ内のＳｉＯ□部分３６ａ′のすべてを除去す
る。その後、異方性エツチングを用いて第６図に示す結
果を生成する。
エツチングを変更して、５ｉＪｎ層の側壁からＳｉＯ□
層を除去することができる。前述のものに類似する部分
は同一の参照数字を有し、それらの数字に添え字″ａ”
が付しである。こうして、層３２ａ 、３４ａ 、３６
ａおよび３８ａを前のように基板ＩＯａ上に析出させる
。しかしながら、湿式等方向エツチングを用いて、破線
で示ずみぞ内のＳｉＯ□部分３６ａ′のすべてを除去す
る。その後、異方性エツチングを用いて第６図に示す結
果を生成する。
次いで、みぞ４０ａを完全に充填し、５ＬＩＮ４セグメ
ントの側壁部分３４ａ′と隣接するエピタキシャルＳｉ
を得る。
ントの側壁部分３４ａ′と隣接するエピタキシャルＳｉ
を得る。
みそからＳｉｎ□の内部の側壁を排除するなお他の別法
は、層３６または３６ａの析出物を完全にスキップする
ことである。Ｓｔを引き続いて析出させてみぞ内にエピ
タキシャル充填物を形成するとき、みその外側の表面上
の５ｉＪｎの層の上に同様に析出されたポリシリコンの
島が存在しうる。このような島は、必要に応じて、Ｓｉ
析出工程を周期的に停止し、そして適当なエツチング剤
程を用いることによって、除去される。
は、層３６または３６ａの析出物を完全にスキップする
ことである。Ｓｔを引き続いて析出させてみぞ内にエピ
タキシャル充填物を形成するとき、みその外側の表面上
の５ｉＪｎの層の上に同様に析出されたポリシリコンの
島が存在しうる。このような島は、必要に応じて、Ｓｉ
析出工程を周期的に停止し、そして適当なエツチング剤
程を用いることによって、除去される。
前述の実施例は、好ましい態様としてｎ型基板およびｎ
型みぞ充填物の両者を特徴とする。さらに、本発明はｐ
型基に（ｐ型みぞ充填物を使用して）適用できる。
型みぞ充填物の両者を特徴とする。さらに、本発明はｐ
型基に（ｐ型みぞ充填物を使用して）適用できる。
本発明の１つの有益な技術的効果は、みそ内のドープド
Ｓｉをそのエピタキシャル性質のために基体に対して配
置する、アイソレーションデバイスおよびその製法が提
供されるということである。
Ｓｉをそのエピタキシャル性質のために基体に対して配
置する、アイソレーションデバイスおよびその製法が提
供されるということである。
本発明の他の有益な技術的効果は、このようなデバイス
が１バーズビーク−１現象を有さす、こうして活性素子
のための基体の有用領域を増加するということである。
が１バーズビーク−１現象を有さす、こうして活性素子
のための基体の有用領域を増加するということである。
局所的な場所の酸化のアイソレーション技術に比較した
、本発明のなお他の有益な技術的効果は、均一なみぞ充
填材料を用いて、より平らな構造体が製造されるという
ことである。
、本発明のなお他の有益な技術的効果は、均一なみぞ充
填材料を用いて、より平らな構造体が製造されるという
ことである。
第１図〜第５図は、それぞれ、本発明のアイソレーショ
ンデバイスを製造する方法を順を追って図解する部分断
面図である。 第６図は、第３図に類似するが、別の実施態様を図解す
る部分断面図である。 図面において、数字は次の意味を有する：１０・・・基
板； １２ 、３２ 、３２ ａ・・・酸化物層：３４ 、３
４ ａ・・・保護材料の第１層；３６ 、３６ ａ・・
・保護材料の第２層、例えば、酸化物層；３Ｂ 、 ３
８ ａ・・・フォトレジスト；４０．４０ａ・・・みぞ
； ４２・・・露出した基板； ４４・・・エピタキシャル成長したみぞ充填物。
ンデバイスを製造する方法を順を追って図解する部分断
面図である。 第６図は、第３図に類似するが、別の実施態様を図解す
る部分断面図である。 図面において、数字は次の意味を有する：１０・・・基
板； １２ 、３２ 、３２ ａ・・・酸化物層：３４ 、３
４ ａ・・・保護材料の第１層；３６ 、３６ ａ・・
・保護材料の第２層、例えば、酸化物層；３Ｂ 、 ３
８ ａ・・・フォトレジスト；４０．４０ａ・・・みぞ
； ４２・・・露出した基板； ４４・・・エピタキシャル成長したみぞ充填物。
Claims (1)
- 【特許請求の範囲】 １、単結晶の基板上に構成された集積回路における、前
記回路の活性素子の間および前記基板内に存在するアイ
ソレーションデバイスであって、エピタキシャル成長し
た半導体材料のみぞ充填物、前記半導体材料は前記充填
物の底において前記基板と融合しており、そして前記融
合した半導体材料は前記基板から横方向に間隔を置いて
離れて位置する；および 前記充填物の両側上であって、前記みぞ充填物と前記基
板との間の横方向の空間中にある、ｉ）前記基板の酸化
物の少なくとも１つの層、および ｉｉ）前記エピタキシャル成長充填物の形成の間、第１
材料の層より下に存在する材料を攻撃から保護するため
に有効な第１材料の層、 を含んでなることを特徴とするアイソレーションデバイ
ス。 ２、集積回路の中に前記回路の活性素子の間および前記
回路の単結晶の基板内に存在するアイソレーションデバ
イスを製造する方法であって、次の工程： ａ）前記基板の中にみぞを形成し、 ｂ）前記基板上に前記みぞの側壁に沿って酸化物を形成
し、 ｃ）前記エピタキシャル成長材料の充填物の形成の間、
第１材料の層より下の材料を攻撃から保護するために有
効な第１材料の層を全体に析出させ、 ｄ）前記基板が露出するまで、前記みぞの底におけるす
べての材料をエッチング除去し、そしてｅ）前記みぞの
底において前記基板に融合させて、前記みぞ内で半導体
材料をエピタキシャル成長させる、 を含んでなることを特徴とするアイソレーションデバイ
スの製法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US77278285A | 1985-09-05 | 1985-09-05 | |
| US772782 | 1985-09-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6257232A true JPS6257232A (ja) | 1987-03-12 |
Family
ID=25096208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20692886A Pending JPS6257232A (ja) | 1985-09-05 | 1986-09-04 | アイソレ−シヨンデバイス及びその製法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0214512A3 (ja) |
| JP (1) | JPS6257232A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758531A (en) * | 1987-10-23 | 1988-07-19 | International Business Machines Corporation | Method of making defect free silicon islands using SEG |
| US4820654A (en) * | 1987-12-09 | 1989-04-11 | Ncr Corporation | Isolation of regions in a CMOS structure using selective epitaxial growth |
| US6599812B1 (en) * | 1998-10-23 | 2003-07-29 | Stmicroelectronics S.R.L. | Manufacturing method for a thick oxide layer |
| ITTO20011038A1 (it) | 2001-10-30 | 2003-04-30 | St Microelectronics Srl | Procedimento per la fabbricazione di una fetta semiconduttrice integrante dispositivi elettronici e una struttura per il disaccoppiamento el |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432984A (en) * | 1977-08-19 | 1979-03-10 | Hitachi Ltd | Integrated circuit device |
| JPS60171737A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669064B2 (ja) * | 1984-03-23 | 1994-08-31 | 日本電気株式会社 | 半導体装置の素子分離方法 |
| US4528047A (en) * | 1984-06-25 | 1985-07-09 | International Business Machines Corporation | Method for forming a void free isolation structure utilizing etch and refill techniques |
-
1986
- 1986-08-19 EP EP86111457A patent/EP0214512A3/en not_active Withdrawn
- 1986-09-04 JP JP20692886A patent/JPS6257232A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432984A (en) * | 1977-08-19 | 1979-03-10 | Hitachi Ltd | Integrated circuit device |
| JPS60171737A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0214512A3 (en) | 1990-06-13 |
| EP0214512A2 (en) | 1987-03-18 |
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