JPS6359538B2 - - Google Patents
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- JPS6359538B2 JPS6359538B2 JP14238381A JP14238381A JPS6359538B2 JP S6359538 B2 JPS6359538 B2 JP S6359538B2 JP 14238381 A JP14238381 A JP 14238381A JP 14238381 A JP14238381 A JP 14238381A JP S6359538 B2 JPS6359538 B2 JP S6359538B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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Description
【発明の詳細な説明】
本発明は、半導体装置、より詳細に述べるなら
ば、Ｖ又はＵ溝を多結晶シリコンで埋めた絶縁層
分離構造を有する半導体装置の製造方法に関する
ものである。
ば、Ｖ又はＵ溝を多結晶シリコンで埋めた絶縁層
分離構造を有する半導体装置の製造方法に関する
ものである。
半導体集積回路では、同一基板内に多くの能動
素子および受動素子を作り込んで回路機能を構成
し、これら素子同士が相互に電気的に影響を受け
ないように分離（アイソレーシヨン）する必要が
ある。この分離にはPN接合分離、空気層分離、
絶縁層分離やこれらの組合せによる分離などの方
法がある。本発明は、これら分離方法のうちで、
半導体基体に形成されたＶ又はＵ溝内表面に絶縁
膜を形成し、該絶縁膜上に多結晶シリコンを配設
してなる絶縁層分離、いわゆるVIP（Ｖ−groove
Isolation Polycrystal Backfill）構造を用いた
半導体装置に関する。
素子および受動素子を作り込んで回路機能を構成
し、これら素子同士が相互に電気的に影響を受け
ないように分離（アイソレーシヨン）する必要が
ある。この分離にはPN接合分離、空気層分離、
絶縁層分離やこれらの組合せによる分離などの方
法がある。本発明は、これら分離方法のうちで、
半導体基体に形成されたＶ又はＵ溝内表面に絶縁
膜を形成し、該絶縁膜上に多結晶シリコンを配設
してなる絶縁層分離、いわゆるVIP（Ｖ−groove
Isolation Polycrystal Backfill）構造を用いた
半導体装置に関する。
VIP構造を有する半導体装置は次のようにして
製造されている（第１図ないし第６図参照）。
製造されている（第１図ないし第６図参照）。
第１図に示したように例えばＰ型を有するシリ
コン単結晶基板１の上にＮ型シリコンエピタキシ
ヤル成長層２（例えば厚さ2.4μm）をエピタキシ
ヤル成長装置内で形成する。そしてＮ型エピタキ
シヤル成長層２の表面に熱酸化法又はCVD
（Chemical Vapour Deposition）法によつて二
酸化シリコン（SiO2）膜３（例えば厚さ1500
〔Å〕）を形成し、その上にCVD法によつて窒化
シリコン（Si3N4）膜４（例えば厚さ2000〔Å〕）
を形成する。
コン単結晶基板１の上にＮ型シリコンエピタキシ
ヤル成長層２（例えば厚さ2.4μm）をエピタキシ
ヤル成長装置内で形成する。そしてＮ型エピタキ
シヤル成長層２の表面に熱酸化法又はCVD
（Chemical Vapour Deposition）法によつて二
酸化シリコン（SiO2）膜３（例えば厚さ1500
〔Å〕）を形成し、その上にCVD法によつて窒化
シリコン（Si3N4）膜４（例えば厚さ2000〔Å〕）
を形成する。
Si3N4膜４の上にホトレジスト（図示せず）を
塗布し、所定パターンのマスクを通して露光・現
像する。そして該ホトレジストをマスクとして
Si3N4膜４を選択エツチングする。この工程はホ
トエツチングと呼ばれるものである。続いて、
SiO2膜３を選択エツチングし、残つているSiO2
膜３およびSi3N4膜４をマスクとしてエピタキシ
ヤル成長層２および単結晶基板１を異方性エツチ
ングして第２図に示したＶ溝を形成する。Ｖ溝の
先端が基板１内に達するようにSi3N4膜４を適切
な穴サイズにエツチング除去する。また、Ｖ溝の
代りにＵ溝を等方性エツチングにて形成すること
も可能である。
塗布し、所定パターンのマスクを通して露光・現
像する。そして該ホトレジストをマスクとして
Si3N4膜４を選択エツチングする。この工程はホ
トエツチングと呼ばれるものである。続いて、
SiO2膜３を選択エツチングし、残つているSiO2
膜３およびSi3N4膜４をマスクとしてエピタキシ
ヤル成長層２および単結晶基板１を異方性エツチ
ングして第２図に示したＶ溝を形成する。Ｖ溝の
先端が基板１内に達するようにSi3N4膜４を適切
な穴サイズにエツチング除去する。また、Ｖ溝の
代りにＵ溝を等方性エツチングにて形成すること
も可能である。
次いで、熱酸化法によつてＶ溝の表面を酸化し
てSiO2膜５（例えば厚さ5000〔Å〕）を第３図の
ように形成する。このとき、Ｖ溝の縁にバードビ
ーク６がSi3N4膜４を押上げるように発生する。
てSiO2膜５（例えば厚さ5000〔Å〕）を第３図の
ように形成する。このとき、Ｖ溝の縁にバードビ
ーク６がSi3N4膜４を押上げるように発生する。
次に、多結晶（ポリ）シリコン層をCVD法に
よつてＶ溝を完全に埋めるように全表面上に形成
する。そして、ポリシリコン層をSi3N4膜４まで
ラツピングしてＶ溝内にのみポリシリコン７（第
４図）を残す。
よつてＶ溝を完全に埋めるように全表面上に形成
する。そして、ポリシリコン層をSi3N4膜４まで
ラツピングしてＶ溝内にのみポリシリコン７（第
４図）を残す。
次いで、ポリシリコン７の表面部分を熱酸化し
て厚いSiO2膜８（例えば厚さ8000〔Å〕）を第５
図のように形成する。このとき、先に生じたバー
ドビークがさらに大きなバードビーク９となつて
しまう。
て厚いSiO2膜８（例えば厚さ8000〔Å〕）を第５
図のように形成する。このとき、先に生じたバー
ドビークがさらに大きなバードビーク９となつて
しまう。
そして、Si3N4膜４をエツチング除去し（第６
図）、アイソレーシヨン領域によつてエピタキシ
ヤル層２に画定された素子形成領域内に所定のト
ランジスタ、抵抗などの素子（図示せず）を形成
して半導体装置（IC，LSI等）を完成させる。
図）、アイソレーシヨン領域によつてエピタキシ
ヤル層２に画定された素子形成領域内に所定のト
ランジスタ、抵抗などの素子（図示せず）を形成
して半導体装置（IC，LSI等）を完成させる。
上述した従来工程で半導体装置を製造すると、
バードビークが２度の酸化工程によつて比較的大
きく（１ないし1.5〔μm〕幅）なつて集積回路の
集積化を図るには妨げとなるむだな領域が出来て
しまう。
バードビークが２度の酸化工程によつて比較的大
きく（１ないし1.5〔μm〕幅）なつて集積回路の
集積化を図るには妨げとなるむだな領域が出来て
しまう。
本発明の目的は、生じるバードビークをより小
さく抑えて集積度を高めることである。
さく抑えて集積度を高めることである。
本発明の別の目的は、絶縁層分離構造を形成す
る際にバードビークを小さくすることのできる半
導体装置の製造方法を提供することである。
る際にバードビークを小さくすることのできる半
導体装置の製造方法を提供することである。
上述の目的は、半導体装置の絶縁層分離が工程
(ア)〜(オ)：(ア)シリコン単結晶基板上にシリコンエピ
タキシヤル成長層を形成する工程；(イ)選択エツチ
ングによつてシリコン単結晶基板に達するＶ又は
Ｕ溝を形成する工程；(ウ)Ｖ又はＵ溝の表面部分を
酸化してSiO2膜を形成する工程；(エ)Ｖ又はＵ溝
をポリシリコンにより埋める工程；および(オ)溝内
ポリシリコンの表面部分を酸化する工程；によつ
て達成されている半導体装置の製造方法におい
て、前述のＶ又はＵ溝形成工程の後に、このＶ又
はＵ溝の表面上にポリシリコン膜を形成し、次に
このポリシリコン膜とその下のエピタキシヤル成
長層および単結晶基板の表面部分とを酸化して前
述の酸化膜を形成することを特徴とする半導体装
置の製造方法によつて達成される。
(ア)〜(オ)：(ア)シリコン単結晶基板上にシリコンエピ
タキシヤル成長層を形成する工程；(イ)選択エツチ
ングによつてシリコン単結晶基板に達するＶ又は
Ｕ溝を形成する工程；(ウ)Ｖ又はＵ溝の表面部分を
酸化してSiO2膜を形成する工程；(エ)Ｖ又はＵ溝
をポリシリコンにより埋める工程；および(オ)溝内
ポリシリコンの表面部分を酸化する工程；によつ
て達成されている半導体装置の製造方法におい
て、前述のＶ又はＵ溝形成工程の後に、このＶ又
はＵ溝の表面上にポリシリコン膜を形成し、次に
このポリシリコン膜とその下のエピタキシヤル成
長層および単結晶基板の表面部分とを酸化して前
述の酸化膜を形成することを特徴とする半導体装
置の製造方法によつて達成される。
Ｖ又はＵ溝表面上のポリシリコン膜とその下の
シリコン溝表面部分とを酸化して形成したSiO2
膜は従来工程の溝表面部の酸化によつて形成した
SiO2膜に対応するわけであり、従来よりも溝表
面部分のエピタキシヤル成長層および単結晶基板
の酸化される厚さが本発明の方法では薄いのでバ
ードビークの発生が小さくてすむ。例えば、
SiO2膜の厚さを5000Åにする場合に、従来方法
ではエピタキシヤル成長層および基板の溝表面部
分の酸化すべき厚さは2500Åであるが、本発明方
法ではポリシリコン膜を2000Å厚さとして成長層
および基板の酸化すべき厚さは500Åとなる。
シリコン溝表面部分とを酸化して形成したSiO2
膜は従来工程の溝表面部の酸化によつて形成した
SiO2膜に対応するわけであり、従来よりも溝表
面部分のエピタキシヤル成長層および単結晶基板
の酸化される厚さが本発明の方法では薄いのでバ
ードビークの発生が小さくてすむ。例えば、
SiO2膜の厚さを5000Åにする場合に、従来方法
ではエピタキシヤル成長層および基板の溝表面部
分の酸化すべき厚さは2500Åであるが、本発明方
法ではポリシリコン膜を2000Å厚さとして成長層
および基板の酸化すべき厚さは500Åとなる。
以下、本発明に係る半導体装置の製造方法を添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
例えばＰ型のシリコン単結晶基板上にＮ型シリ
コンエピタキシヤル成長層、SiO2膜およびSi3N4
膜を順次形成し、ホトエツチング法によつて
Si3N4膜とSiO2膜を選択エツチングし、そしてこ
れらの絶縁膜をマスクとしてＮ型エピタキシヤル
成長層表面からＰ型半導体基板に到達するＶ溝又
はＵ溝を第２図のようにエツチング形成すること
は既に説明した従来工程と同じである。
コンエピタキシヤル成長層、SiO2膜およびSi3N4
膜を順次形成し、ホトエツチング法によつて
Si3N4膜とSiO2膜を選択エツチングし、そしてこ
れらの絶縁膜をマスクとしてＮ型エピタキシヤル
成長層表面からＰ型半導体基板に到達するＶ溝又
はＵ溝を第２図のようにエツチング形成すること
は既に説明した従来工程と同じである。
本発明によれば、Ｖ溝形成後に、第７図に示す
ようにポリシリコン膜１１（例えば厚さ2000
〔Å〕）をCVD法によつて単結晶基板１とエピタ
キシヤル成長層２とに設けたＶ溝の表面を含めた
全面に形成する。
ようにポリシリコン膜１１（例えば厚さ2000
〔Å〕）をCVD法によつて単結晶基板１とエピタ
キシヤル成長層２とに設けたＶ溝の表面を含めた
全面に形成する。
次いで、熱酸化によつてポリシリコン膜１１を
全て酸化するだけでなくこのポリシリコン膜１１
の下にあるエピタキシヤル成長層の表面および単
結晶基板表面も一部（例えば厚さ500〔Å〕）酸化
して、第８図に示すようにSiO2膜１２（厚さ
5000〔Å〕）を形成する。この熱酸化処理において
は、ポリシリコン膜１１の被酸化速度が大きなた
め、酸化処理時間は短くて済みＶ溝の縁に発生す
るバードビークの発生量は少ない。
全て酸化するだけでなくこのポリシリコン膜１１
の下にあるエピタキシヤル成長層の表面および単
結晶基板表面も一部（例えば厚さ500〔Å〕）酸化
して、第８図に示すようにSiO2膜１２（厚さ
5000〔Å〕）を形成する。この熱酸化処理において
は、ポリシリコン膜１１の被酸化速度が大きなた
め、酸化処理時間は短くて済みＶ溝の縁に発生す
るバードビークの発生量は少ない。
次に、従来工程と同じようにポリシリコン層を
CVD法によつてＶ溝を完全に埋めるように全表
面上に形成する。そして、ポリシリコン層を
Si3N4膜４までラツピングしてＶ溝内にのみポリ
シリコン１３を残す（第９図）。
CVD法によつてＶ溝を完全に埋めるように全表
面上に形成する。そして、ポリシリコン層を
Si3N4膜４までラツピングしてＶ溝内にのみポリ
シリコン１３を残す（第９図）。
次いで、Ｖ溝内のポリシリコン１３の表面部分
を熱酸化して厚いSiO2膜１４（例えば厚さ8000
〔Å〕）を第１０図のように形成する。このSiO2
膜１４は、第５図のSiO2膜８に相当するもので
ある。このとき、ポリシリコン１３は被酸化速度
が大きなため、比較的短時間の酸化処理で所望の
酸化が行なえ、バードビークはほとんど成長する
ことなく大きなバードビークは発生しない。
を熱酸化して厚いSiO2膜１４（例えば厚さ8000
〔Å〕）を第１０図のように形成する。このSiO2
膜１４は、第５図のSiO2膜８に相当するもので
ある。このとき、ポリシリコン１３は被酸化速度
が大きなため、比較的短時間の酸化処理で所望の
酸化が行なえ、バードビークはほとんど成長する
ことなく大きなバードビークは発生しない。
しかる後、Si3N4膜４をエツチング除去し（第
１１図）、アイソレーシヨン領域によつてエピタ
キシヤル層２に画定された素子形成領域内に回路
素子を公知の方法で形成して半導体装置を完成さ
せる。
１１図）、アイソレーシヨン領域によつてエピタ
キシヤル層２に画定された素子形成領域内に回路
素子を公知の方法で形成して半導体装置を完成さ
せる。
第１１図から明らかなように本発明の方法に従
つて製造するとバードビークは従来と比較してか
なり小さい。したがつて、バードビークのために
むだな領域となる面積が従来よりも少なくなるの
で、集積度の向上が可能となる。
つて製造するとバードビークは従来と比較してか
なり小さい。したがつて、バードビークのために
むだな領域となる面積が従来よりも少なくなるの
で、集積度の向上が可能となる。
第１図ないし第６図は、従来方法による半導体
装置製造工程を説明する半導体装置の部分断面図
であり、および第７図ないし第１１図は本発明の
方法による半導体装置製造工程を説明する半導体
装置の部分断面図である。 １…シリコン単結晶基板、２…シリコンエピタ
キシヤル成長層、３…SiO2膜、４…Si3N4膜、５
…SiO2膜、６，９…バードビーク、７…ポリシ
リコン、８…厚いSiO2膜、１１…ポリシリコン
膜、１２…SiO2膜、１３…ポリシリコン、１４
…厚いSiO2膜。
装置製造工程を説明する半導体装置の部分断面図
であり、および第７図ないし第１１図は本発明の
方法による半導体装置製造工程を説明する半導体
装置の部分断面図である。 １…シリコン単結晶基板、２…シリコンエピタ
キシヤル成長層、３…SiO2膜、４…Si3N4膜、５
…SiO2膜、６，９…バードビーク、７…ポリシ
リコン、８…厚いSiO2膜、１１…ポリシリコン
膜、１２…SiO2膜、１３…ポリシリコン、１４
…厚いSiO2膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体装置の絶縁層分離が下記工程(ア)〜(オ)： (ア) シリコン単結晶基板上にシリコンエピタキシ
ヤル成長層を形成する工程； (イ) 選択エツチングによつて前記シリコン単結晶
基板に達するＶ又はＵ溝を形成する工程； (ウ) 前記Ｖ又はＵ溝の表面部分を酸化して酸化膜
を形成する工程； (エ) 前記Ｖ又はＵ溝を多結晶シリコンにより埋め
る工程；および (オ) 前記溝内の多結晶シリコンの表面部分を酸化
する工程； によつて達成されている半導体装置の製造方法に
おいて、前記Ｖ又はＵ溝形成工程の後に、このＶ
又はＵ溝の表面上に多結晶シリコン膜を形成し、
次にこの多結晶シリコン膜とその下の前記エピタ
キシヤル成長層および単結晶基板の表面部分とを
酸化して前記酸化膜を形成する工程を有すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14238381A JPS5844735A (ja) | 1981-09-11 | 1981-09-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14238381A JPS5844735A (ja) | 1981-09-11 | 1981-09-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844735A JPS5844735A (ja) | 1983-03-15 |
| JPS6359538B2 true JPS6359538B2 (ja) | 1988-11-21 |
Family
ID=15314082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14238381A Granted JPS5844735A (ja) | 1981-09-11 | 1981-09-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844735A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119848A (ja) * | 1982-12-27 | 1984-07-11 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4666556A (en) * | 1986-05-12 | 1987-05-19 | International Business Machines Corporation | Trench sidewall isolation by polysilicon oxidation |
| GB2200794A (en) * | 1986-11-19 | 1988-08-10 | Plessey Co Plc | Semiconductor device manufacture |
| KR100256813B1 (ko) * | 1993-12-28 | 2000-05-15 | 김영환 | 반도체소자의 소자분리방법 |
| JP2891205B2 (ja) * | 1996-10-21 | 1999-05-17 | 日本電気株式会社 | 半導体集積回路の製造方法 |
| US7754550B2 (en) * | 2003-07-10 | 2010-07-13 | International Rectifier Corporation | Process for forming thick oxides on Si or SiC for semiconductor devices |
-
1981
- 1981-09-11 JP JP14238381A patent/JPS5844735A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5844735A (ja) | 1983-03-15 |
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