JPH0117256B2 - - Google Patents
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- JPH0117256B2 JPH0117256B2 JP56143299A JP14329981A JPH0117256B2 JP H0117256 B2 JPH0117256 B2 JP H0117256B2 JP 56143299 A JP56143299 A JP 56143299A JP 14329981 A JP14329981 A JP 14329981A JP H0117256 B2 JPH0117256 B2 JP H0117256B2
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法のうち、特にフ
イールド絶縁膜の改善された形成方法に関する。
イールド絶縁膜の改善された形成方法に関する。
集積回路（IC）などの半導体装置を製造する
に際し、半導体素子・抵抗素子などを形成する活
性領域を窒化シリコン膜（Si3N4）膜のような異
種絶縁膜で被覆し、その素子分離用として厚い酸
化シリコン（SiO2）膜からなるフイールド絶縁
膜を形成するLOCOS（局所酸化）方式が知られて
いる。
に際し、半導体素子・抵抗素子などを形成する活
性領域を窒化シリコン膜（Si3N4）膜のような異
種絶縁膜で被覆し、その素子分離用として厚い酸
化シリコン（SiO2）膜からなるフイールド絶縁
膜を形成するLOCOS（局所酸化）方式が知られて
いる。
このようなフイールド絶縁膜は通常高温酸化し
て１度に形成するが、例えばSi3N4膜で被覆した
活性領域の周縁にP+型およびN+型のチヤネルカ
ツト層を形成する場合などは、製造工程の簡素化
も考慮してチヤネルカツト層の注入と同じマスク
パターンでフイールド絶縁膜を形成し、そのため
２回に分けて高温酸化してフイールド絶縁膜が形
成される。例えばアルミニウムゲートＣ―MOS
で構成されるICでは、このようなフイールド絶
縁膜の形成方法が採られている。
て１度に形成するが、例えばSi3N4膜で被覆した
活性領域の周縁にP+型およびN+型のチヤネルカ
ツト層を形成する場合などは、製造工程の簡素化
も考慮してチヤネルカツト層の注入と同じマスク
パターンでフイールド絶縁膜を形成し、そのため
２回に分けて高温酸化してフイールド絶縁膜が形
成される。例えばアルミニウムゲートＣ―MOS
で構成されるICでは、このようなフイールド絶
縁膜の形成方法が採られている。
第１図ないし第５図に、かような従来の製造方
法の工程順図を示しており、これを概略説明する
と先づ第１図のように半導体基板１上に薄い
SiO2膜２を介して膜厚1000〜2000ÅのSi3N4膜３
を形成する。次いで第２図に示すようにフオトプ
ロセスによりレジスト膜４をパターンニングし
て、最初にフイールド絶縁膜を形成せんとする領
域のSi3N4膜を露出させ、次いで第３図に示すよ
うにその露出したSi3N4膜３をエツチング除去し
た後、前記レジスト膜４をも溶解除去し、次に高
温酸化処理により厚いSiO2膜５からなるフイー
ルド絶縁膜を形成する。次いで、第４図に示すよ
うに再びフオトプロセスによりレジスト膜６をパ
ターンニングして残りのフイールド絶縁膜を形成
せんとする領域のSi3N4膜３を露出させ、露出し
たSi3N4膜３をエツチング除去した後、レジスト
膜６をも溶解除去し、次いで第５図に示すように
再び高温酸化処理により残りの厚いSiO2膜７を
形成する。本工程では、チヤネルカツト層の不純
物注入は同じSi3N4膜パターンを用いて高温酸化
処理の直前すなわち第４図のような段階になされ
るものである。
法の工程順図を示しており、これを概略説明する
と先づ第１図のように半導体基板１上に薄い
SiO2膜２を介して膜厚1000〜2000ÅのSi3N4膜３
を形成する。次いで第２図に示すようにフオトプ
ロセスによりレジスト膜４をパターンニングし
て、最初にフイールド絶縁膜を形成せんとする領
域のSi3N4膜を露出させ、次いで第３図に示すよ
うにその露出したSi3N4膜３をエツチング除去し
た後、前記レジスト膜４をも溶解除去し、次に高
温酸化処理により厚いSiO2膜５からなるフイー
ルド絶縁膜を形成する。次いで、第４図に示すよ
うに再びフオトプロセスによりレジスト膜６をパ
ターンニングして残りのフイールド絶縁膜を形成
せんとする領域のSi3N4膜３を露出させ、露出し
たSi3N4膜３をエツチング除去した後、レジスト
膜６をも溶解除去し、次いで第５図に示すように
再び高温酸化処理により残りの厚いSiO2膜７を
形成する。本工程では、チヤネルカツト層の不純
物注入は同じSi3N4膜パターンを用いて高温酸化
処理の直前すなわち第４図のような段階になされ
るものである。
ところで、このようにして厚いSiO2膜５，７
からなるフイールド絶縁膜を形成すると、レジス
ト膜４，６のパターンニング位置ずれによつて活
性領域の面積が変動することになる。即ち第５図
における寸法ｌが一定しない。しかし、素子を形
成する活性領域が一定しないことは甚だ都合が悪
く、その変動量を見込んでそれだけ余裕ある活性
領域を設けなければならない。余裕ある活性領域
を設けることは、それだけ高集積化・高密度化を
阻害し、延いてはICの特性向上にも悪い影響を
与える。
からなるフイールド絶縁膜を形成すると、レジス
ト膜４，６のパターンニング位置ずれによつて活
性領域の面積が変動することになる。即ち第５図
における寸法ｌが一定しない。しかし、素子を形
成する活性領域が一定しないことは甚だ都合が悪
く、その変動量を見込んでそれだけ余裕ある活性
領域を設けなければならない。余裕ある活性領域
を設けることは、それだけ高集積化・高密度化を
阻害し、延いてはICの特性向上にも悪い影響を
与える。
本発明はこのような問題を解決させることを目
的としており、その特徴は半導体基板上に酸化シ
リコン膜を介して活性領域を被覆する第１の窒化
シリコン膜パターンを形成する工程、該第１の窒
化シリコン膜パターン上に酸化シリコン膜を介し
て第２の窒化シリコン膜を全面に被覆する工程、
次いで該第１の窒化シリコン膜パターンの一部が
露出するように第２の窒化シリコン膜をパターニ
ングする工程、残存する第２の窒化シリコン膜及
び前記第１の窒化シリコン膜パターンをマスクと
し、前記半導体基板に第１の不純物を導入する工
程、前記第１の窒化シリコン膜パターン又は前記
第２の窒化シリコン膜で被覆されていない部分を
酸化して厚い酸化シリコン膜からなるフイールド
絶縁膜を形成する工程、次いで残存せる第２の窒
化シリコン膜をエツチング除去し、前記フイール
ド絶縁膜及び前記第１の窒化シリコン膜をマスク
とし、前記第１の不純物とは反対導電型を有する
第２の不純物を導入する工程、酸化処理により残
りのフイールド絶縁膜を形成する工程、次いで残
存せる第２のSi3N4膜をエツチング除去し、残り
のフイールド絶縁膜を形成する工程が含まれる製
造方法を提案するもので、以下図面を参照して詳
細に説明する。
的としており、その特徴は半導体基板上に酸化シ
リコン膜を介して活性領域を被覆する第１の窒化
シリコン膜パターンを形成する工程、該第１の窒
化シリコン膜パターン上に酸化シリコン膜を介し
て第２の窒化シリコン膜を全面に被覆する工程、
次いで該第１の窒化シリコン膜パターンの一部が
露出するように第２の窒化シリコン膜をパターニ
ングする工程、残存する第２の窒化シリコン膜及
び前記第１の窒化シリコン膜パターンをマスクと
し、前記半導体基板に第１の不純物を導入する工
程、前記第１の窒化シリコン膜パターン又は前記
第２の窒化シリコン膜で被覆されていない部分を
酸化して厚い酸化シリコン膜からなるフイールド
絶縁膜を形成する工程、次いで残存せる第２の窒
化シリコン膜をエツチング除去し、前記フイール
ド絶縁膜及び前記第１の窒化シリコン膜をマスク
とし、前記第１の不純物とは反対導電型を有する
第２の不純物を導入する工程、酸化処理により残
りのフイールド絶縁膜を形成する工程、次いで残
存せる第２のSi3N4膜をエツチング除去し、残り
のフイールド絶縁膜を形成する工程が含まれる製
造方法を提案するもので、以下図面を参照して詳
細に説明する。
第６図ないし第１０図は本発明にかゝる実施例
の工程順断面図を示しており、第１図に示すよう
に半導体基板１上に膜厚500Åの薄いSiO2膜２を
高温酸化して形成し、その上面に気相成長法によ
つて膜厚1000Å程度のSi3N4膜を被着し、次に第
６図のようにフオトプロセスによつてレジスト膜
１０をパターンニングした後、フレオン（CF4）
ガスをエツチング剤としてプラズマエツチングに
よりSi3N4膜をエツチングして、図示のような第
１のSi3N4膜１１のパターンを形成する。この
Si3N4膜１１のパターンは活性領域をすべて被覆
するマスクである。又、薄いSiO2膜２は直接半
導体基板上にSi3N4膜を被着すると結晶構造に歪
を与えるため、これを避ける緩衝層であり、一般
にこのようにSiO2膜を介在させることは公知と
なつている。
の工程順断面図を示しており、第１図に示すよう
に半導体基板１上に膜厚500Åの薄いSiO2膜２を
高温酸化して形成し、その上面に気相成長法によ
つて膜厚1000Å程度のSi3N4膜を被着し、次に第
６図のようにフオトプロセスによつてレジスト膜
１０をパターンニングした後、フレオン（CF4）
ガスをエツチング剤としてプラズマエツチングに
よりSi3N4膜をエツチングして、図示のような第
１のSi3N4膜１１のパターンを形成する。この
Si3N4膜１１のパターンは活性領域をすべて被覆
するマスクである。又、薄いSiO2膜２は直接半
導体基板上にSi3N4膜を被着すると結晶構造に歪
を与えるため、これを避ける緩衝層であり、一般
にこのようにSiO2膜を介在させることは公知と
なつている。
次いで第７図に示すようにその上面に気相成長
法によつて膜厚数100〜2000ÅのSiO2膜１２を被
着し、更にその上に気相成長法によつて膜厚1000
〜3000Åの第２のSi3N4膜１３を被着する。次い
で、第８図に示すようにフオトプロセスによつて
レジスト膜１４をパターンニングし、最初にフイ
ールド絶縁膜を形成せんとする領域を含む領域上
のSi3N4膜１３を前記のSi3N4膜１１形成と同様
にCF4ガスによるプラズマエツチングによつて除
去する。
法によつて膜厚数100〜2000ÅのSiO2膜１２を被
着し、更にその上に気相成長法によつて膜厚1000
〜3000Åの第２のSi3N4膜１３を被着する。次い
で、第８図に示すようにフオトプロセスによつて
レジスト膜１４をパターンニングし、最初にフイ
ールド絶縁膜を形成せんとする領域を含む領域上
のSi3N4膜１３を前記のSi3N4膜１１形成と同様
にCF4ガスによるプラズマエツチングによつて除
去する。
次いで、第９図に示すようにレジスト膜１４を
除去した後、約1000℃の高温酸化雰囲気中で３時
間ないし４時間熱処理して膜厚8000Å程度の
SiO2膜１５からなるフイールド絶縁膜を生成さ
せる。この場合、図示のように活性領域は第１の
Si3N4膜１１により完全に保護されている。次い
で、第１０図に示すように残存しているSi3N4膜
１３を前記と同様のCF4ガスによるプラズマエツ
チングによつて完全に除去し、再度前記と同じ様
に高温酸化処理して膜厚8000ÅのSiO2膜１６か
らなるフイールド絶縁膜を生成させる。以上が実
施例であるが、Si3N4膜は説明中ではCF4ガスに
よるプラズマエツチングによりエツチング除去し
たが、かようなドライエツチングの代りに熱燐酸
によるウエツトエツチングを行なうこともでき
る。むしろ、ウエツトエツチングの方がSiO2膜
を侵蝕することがない利点もある。また上記の実
施例では第２のSi3N4膜１３は全面エツチングと
したが、この際フオトレジストを用いて部分エツ
チングしてもよい。即ち、厚いフイールド酸化膜
１５を形成して、例えばＣ―MOS領域を画定し
た後、硼素（B+）をイオン注入したい部分だけ
Si3N4膜１３を除去して、硼素のイオン注入を行
なつてフイールド絶縁膜を形成し、更に残りの
Si3N4膜１３を除去して燐（Ｐ）をイオン注入し
てフイールド絶縁膜を形成することによつて、フ
イールド絶縁膜の下にP+型領域およびN+型領域
（例えばチヤネルカツト領域）を形成することが
できる。
除去した後、約1000℃の高温酸化雰囲気中で３時
間ないし４時間熱処理して膜厚8000Å程度の
SiO2膜１５からなるフイールド絶縁膜を生成さ
せる。この場合、図示のように活性領域は第１の
Si3N4膜１１により完全に保護されている。次い
で、第１０図に示すように残存しているSi3N4膜
１３を前記と同様のCF4ガスによるプラズマエツ
チングによつて完全に除去し、再度前記と同じ様
に高温酸化処理して膜厚8000ÅのSiO2膜１６か
らなるフイールド絶縁膜を生成させる。以上が実
施例であるが、Si3N4膜は説明中ではCF4ガスに
よるプラズマエツチングによりエツチング除去し
たが、かようなドライエツチングの代りに熱燐酸
によるウエツトエツチングを行なうこともでき
る。むしろ、ウエツトエツチングの方がSiO2膜
を侵蝕することがない利点もある。また上記の実
施例では第２のSi3N4膜１３は全面エツチングと
したが、この際フオトレジストを用いて部分エツ
チングしてもよい。即ち、厚いフイールド酸化膜
１５を形成して、例えばＣ―MOS領域を画定し
た後、硼素（B+）をイオン注入したい部分だけ
Si3N4膜１３を除去して、硼素のイオン注入を行
なつてフイールド絶縁膜を形成し、更に残りの
Si3N4膜１３を除去して燐（Ｐ）をイオン注入し
てフイールド絶縁膜を形成することによつて、フ
イールド絶縁膜の下にP+型領域およびN+型領域
（例えばチヤネルカツト領域）を形成することが
できる。
この実施例から明らかなように、本発明は第１
のSi3N4膜１１で活性領域を規制しておくため、
パターンニングの位置ずれ誤差によつて活性領域
の面積が変動することがなく、したがつて活性領
域に余裕をもたせる必要がなくなる。そのため、
集積度向上に役立ち、チヤネルストツパの注入を
独立して行うことができるので、ICの特性改善
に寄与するところの大きいものである。
のSi3N4膜１１で活性領域を規制しておくため、
パターンニングの位置ずれ誤差によつて活性領域
の面積が変動することがなく、したがつて活性領
域に余裕をもたせる必要がなくなる。そのため、
集積度向上に役立ち、チヤネルストツパの注入を
独立して行うことができるので、ICの特性改善
に寄与するところの大きいものである。
第１図ないし第５図は従来の製造方法の工程順
断面図、第６図ないし第１０図は本発明にかゝる
製造方法の工程順断面図である。 図中、１は半導体基板、２，１２は薄いSiO2
膜、３，１１，１３はSi3N4膜、５，７，１５，
１６は厚いSiO2膜（フイールド絶縁膜）、４，
６，１０，１４はレジスト膜を示す。
断面図、第６図ないし第１０図は本発明にかゝる
製造方法の工程順断面図である。 図中、１は半導体基板、２，１２は薄いSiO2
膜、３，１１，１３はSi3N4膜、５，７，１５，
１６は厚いSiO2膜（フイールド絶縁膜）、４，
６，１０，１４はレジスト膜を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に酸化シリコン膜を介して活性
領域を被覆する第１の窒化シリコン膜パターンを
形成する工程、 該第１の窒化シリコン膜パターン上に酸化シリ
コン膜を介して第２の窒化シリコン膜を全面に被
覆する工程、 次いで該第１の窒化シリコン膜パターンの一部
が露出するように第２の窒化シリコン膜をパター
ニングする工程、 残存する第２の窒化シリコン膜及び前記第１の
窒化シリコン膜パターンをマスクとし、前記半導
体基板に第１の不純物を導入する工程、 前記第１の窒化シリコン膜パターン又は前記第
２の窒化シリコン膜で被覆されていない部分を酸
化して厚い酸化シリコン膜からなるフイールド絶
縁膜を形成する工程、 次いで残存せる第２の窒化シリコン膜をエツチ
ング除去し、前記フイールド絶縁膜及び前記第１
の窒化シリコン膜をマスクとし、前記第１の不純
物とは反対導電型を有する第２の不純物を導入す
る工程、 酸化処理により残りのフイールド絶縁膜を形成
する工程、 が含まれることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14329981A JPS5844748A (ja) | 1981-09-10 | 1981-09-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14329981A JPS5844748A (ja) | 1981-09-10 | 1981-09-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844748A JPS5844748A (ja) | 1983-03-15 |
| JPH0117256B2 true JPH0117256B2 (ja) | 1989-03-29 |
Family
ID=15335514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14329981A Granted JPS5844748A (ja) | 1981-09-10 | 1981-09-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844748A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5057451A (en) * | 1990-04-12 | 1991-10-15 | Actel Corporation | Method of forming an antifuse element with substantially reduced capacitance using the locos technique |
| US5780352A (en) * | 1995-10-23 | 1998-07-14 | Motorola, Inc. | Method of forming an isolation oxide for silicon-on-insulator technology |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5548950A (en) * | 1978-10-03 | 1980-04-08 | Toshiba Corp | Manufacturing of semiconductor device |
-
1981
- 1981-09-10 JP JP14329981A patent/JPS5844748A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5548950A (en) * | 1978-10-03 | 1980-04-08 | Toshiba Corp | Manufacturing of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5844748A (ja) | 1983-03-15 |
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