JPS6231507B2 - - Google Patents
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- JPS6231507B2 JPS6231507B2 JP3746378A JP3746378A JPS6231507B2 JP S6231507 B2 JPS6231507 B2 JP S6231507B2 JP 3746378 A JP3746378 A JP 3746378A JP 3746378 A JP3746378 A JP 3746378A JP S6231507 B2 JPS6231507 B2 JP S6231507B2
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Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に係り、特に
絶縁性基板上に島状半導体層を形成する半導体装
置の製造方法に関する。
絶縁性基板上に島状半導体層を形成する半導体装
置の製造方法に関する。
絶縁基板上に島状半導体層が形成されここに素
子が形成される半導体装置の一種に、SOS
（Silicon on Sapphire）がある。
子が形成される半導体装置の一種に、SOS
（Silicon on Sapphire）がある。
従来のこの種の半導体装置の製造方法を第１図
を用いて説明する。先ず第１図Ａに示すように、
サフアイヤからなる絶縁基板１上に島状半導体層
２を形成しその上にゲート酸化膜となるSiO2膜
４が設けられ更にゲート電極となる多結晶シリコ
ン膜３を被着する。第３図Ａはゲート電極形成後
の構造、すなわち不純物拡散前の断面図である。
次に第１図Ｂに示すようにリンシリケートガラス
（PSG）５を推積し、第１図Ｃに示すように熱処
理によつてゲート電極３下以外のシリコン層２に
おいてサフアイア基板１に到達するまで拡散し
N+層１０，１１を形成する。
を用いて説明する。先ず第１図Ａに示すように、
サフアイヤからなる絶縁基板１上に島状半導体層
２を形成しその上にゲート酸化膜となるSiO2膜
４が設けられ更にゲート電極となる多結晶シリコ
ン膜３を被着する。第３図Ａはゲート電極形成後
の構造、すなわち不純物拡散前の断面図である。
次に第１図Ｂに示すようにリンシリケートガラス
（PSG）５を推積し、第１図Ｃに示すように熱処
理によつてゲート電極３下以外のシリコン層２に
おいてサフアイア基板１に到達するまで拡散し
N+層１０，１１を形成する。
この際問題となるのが、ゲート電極３下の半導
体層１２への不純物の拡散、すなわち横方向拡散
の影響である。このように横方向へ拡散するの
は、基板１方向への不純物拡散を基板１表面まで
行なうからである。これは、その後、ソース・ド
レイン電極を作る工程で、アルミニウムを用いて
拡散層１０，１１とオーミツクコンタクトを取る
際の熱処理によつていわゆるつき抜けを起きし、
ソース・ドレーン間がシヨート状態になつてしま
うのを防止する為である。このようなことから従
来の製造方法では、半導体層２の横方向へもかな
り拡散されてしまう。その結果はチヤンネル長の
減少を意味しすなわちゲート電極３の幅l1よりず
つとチヤンネル長l2が短かくなつてしまいシヨー
トチヤンネル効果が発生してしまう。短かいチヤ
ンネル長のトランジスタの製造においては、Si膜
厚、及び適当な拡散層の深さ制御が必要である。
体層１２への不純物の拡散、すなわち横方向拡散
の影響である。このように横方向へ拡散するの
は、基板１方向への不純物拡散を基板１表面まで
行なうからである。これは、その後、ソース・ド
レイン電極を作る工程で、アルミニウムを用いて
拡散層１０，１１とオーミツクコンタクトを取る
際の熱処理によつていわゆるつき抜けを起きし、
ソース・ドレーン間がシヨート状態になつてしま
うのを防止する為である。このようなことから従
来の製造方法では、半導体層２の横方向へもかな
り拡散されてしまう。その結果はチヤンネル長の
減少を意味しすなわちゲート電極３の幅l1よりず
つとチヤンネル長l2が短かくなつてしまいシヨー
トチヤンネル効果が発生してしまう。短かいチヤ
ンネル長のトランジスタの製造においては、Si膜
厚、及び適当な拡散層の深さ制御が必要である。
この発明の目的は、絶縁基板上の半導体層にソ
ース・ドレーン領域を形成する場合にる不純物拡
散によつて、チヤンネル長が減少し、発生するシ
ヨートチヤンネル効果による電気的特性劣化を防
止した半導体装置の製造方法を提供するものであ
る。
ース・ドレーン領域を形成する場合にる不純物拡
散によつて、チヤンネル長が減少し、発生するシ
ヨートチヤンネル効果による電気的特性劣化を防
止した半導体装置の製造方法を提供するものであ
る。
以下本発明の一実施例を第２図を用いて説明す
る。
る。
第２図においてＡ〜Ｇは各製造工程における絶
縁性基板上の状態を示す断面図である。ここでは
ｎ―チヤンネルトランジスタの製造工程が示され
ている。まず第２図Ａに示すように450〜500μｍ
のサフアイアの絶縁基板１上に0.7μｍの高比抵
抗Ｐ型シリコン膜２が設けられたSOSウエハーを
用意する。次に第２図Ｂの工程でシリコンを選択
的にエツチングた後、ゲート酸化膜となるSiO2
膜４を設け積層体を形成する。次に第２図Ｃに示
す工程でシランガス熱分解法により3000〜3500Å
の多結晶シリコン層３を堆積させ、レジストとし
てOMR83（東京応化製）を塗布し露光後プラズ
マエツチングによりゲート電極を形成する。そし
て第２図Ｄに示す工程で、ゲート電極近傍数μｍ
の酸化膜４を残すように、NH4F溶液を用いた写
真蝕刻法によりレジスト６下以外のゲート酸化膜
４を除去する。そして第２図Ｅ工程により、レジ
スト６を設けた状態でSi層２露出部分をプラズマ
エツチングにより3000〜4000Åエツチングする。
次に第２図Ｆに示す工程で、過酸化水素と硫酸の
混合液によりレジスト６を除去した後、NH4F溶
液により現れたゲート酸化膜４を除去する。そし
て拡散不純物としてリンシリケートガラス５を堆
積し、Si層２露出面から例えば1000℃の温度下で
リンを熱拡散させる。拡散は、エツチングして薄
くなつたSi層１０，１１においてリンがサフアイ
ア基板１に到達した点でストツプさせる。
縁性基板上の状態を示す断面図である。ここでは
ｎ―チヤンネルトランジスタの製造工程が示され
ている。まず第２図Ａに示すように450〜500μｍ
のサフアイアの絶縁基板１上に0.7μｍの高比抵
抗Ｐ型シリコン膜２が設けられたSOSウエハーを
用意する。次に第２図Ｂの工程でシリコンを選択
的にエツチングた後、ゲート酸化膜となるSiO2
膜４を設け積層体を形成する。次に第２図Ｃに示
す工程でシランガス熱分解法により3000〜3500Å
の多結晶シリコン層３を堆積させ、レジストとし
てOMR83（東京応化製）を塗布し露光後プラズ
マエツチングによりゲート電極を形成する。そし
て第２図Ｄに示す工程で、ゲート電極近傍数μｍ
の酸化膜４を残すように、NH4F溶液を用いた写
真蝕刻法によりレジスト６下以外のゲート酸化膜
４を除去する。そして第２図Ｅ工程により、レジ
スト６を設けた状態でSi層２露出部分をプラズマ
エツチングにより3000〜4000Åエツチングする。
次に第２図Ｆに示す工程で、過酸化水素と硫酸の
混合液によりレジスト６を除去した後、NH4F溶
液により現れたゲート酸化膜４を除去する。そし
て拡散不純物としてリンシリケートガラス５を堆
積し、Si層２露出面から例えば1000℃の温度下で
リンを熱拡散させる。拡散は、エツチングして薄
くなつたSi層１０，１１においてリンがサフアイ
ア基板１に到達した点でストツプさせる。
この熱拡散にあたつて前記ゲート電極３及び
SiO2膜４が拡散マスクとして作用する。この結
果、シリコン層２の内シリコンエツチングをして
いないゲート電極近傍数μｍの部分２５，２６の
不純物拡散は浅く、サフアイア基板１まで拡散は
到達せづ、結局２層の拡散層１０，１１と２５，
２６を得る事が出来た。
SiO2膜４が拡散マスクとして作用する。この結
果、シリコン層２の内シリコンエツチングをして
いないゲート電極近傍数μｍの部分２５，２６の
不純物拡散は浅く、サフアイア基板１まで拡散は
到達せづ、結局２層の拡散層１０，１１と２５，
２６を得る事が出来た。
こうして得られた拡散層を各々ソース領域１
０，２５、ドレーン領域１１，２６として用い
る。次に第２図Ｇに示すようにSiO2絶縁層５を
CVDで形成した後、コンタクトホール２７，２
８を設け、Al配線層１７，１８を形成し集積回
路を形成する。
０，２５、ドレーン領域１１，２６として用い
る。次に第２図Ｇに示すようにSiO2絶縁層５を
CVDで形成した後、コンタクトホール２７，２
８を設け、Al配線層１７，１８を形成し集積回
路を形成する。
このような方法により、ソース電極１７及びド
レーン電極１８形成時において、いわゆるつき抜
けを防止することができ且つシリコン層２の内シ
リコンをエツチングしていない部分の拡散層１
０，１１の深さを浅くすることができる。そのた
め、従来の方法で問題となつた短チヤネル長
MOS型トランジスタにおけるシヨートチヤネル
効果の発生による電気的特性の劣化を防止するこ
とが出来た。又、本発明ではSiO2膜４下のシリ
コン層２を厚くすることができるので諸電気的特
性が劣化するようなことがない。又、エピタキシ
ヤル成長によつて得るシリコン層を薄くする必要
なく、短チヤネル長MOS型トランジスタの製造
が容易になつた。
レーン電極１８形成時において、いわゆるつき抜
けを防止することができ且つシリコン層２の内シ
リコンをエツチングしていない部分の拡散層１
０，１１の深さを浅くすることができる。そのた
め、従来の方法で問題となつた短チヤネル長
MOS型トランジスタにおけるシヨートチヤネル
効果の発生による電気的特性の劣化を防止するこ
とが出来た。又、本発明ではSiO2膜４下のシリ
コン層２を厚くすることができるので諸電気的特
性が劣化するようなことがない。又、エピタキシ
ヤル成長によつて得るシリコン層を薄くする必要
なく、短チヤネル長MOS型トランジスタの製造
が容易になつた。
尚、上述の実施例では、シリコンのエツチング
をレジストマスクによるプラズマエツチングで行
なつたが、CVD―SiO2膜あるいはその他の絶縁
膜をマスクにしてKOH液やヒドラジンで行なつ
てもよい。また上述した実施例では不純物拡散源
としてリンシリケートガラスを用たが、これに代
わり、Pocl3、ヒ素等のイオン注入、リンのイオ
ン注入でも良い。またここではｎ―チヤネル
MOS型トランジスタの製造技術について述べて
きたが、Ｐ―チヤネルMOSトランジスタの場合
も同様であり、この場合には不純物源としてボロ
ンシリケートガラス、BBr3あるいはボロンのイ
オン注入でも良い。またゲート構造としてはSiゲ
ート、Alゲート、シリサイドゲート、その他の
メタルゲートでもよく、相補型MOSIC構造であ
つてもよい。
をレジストマスクによるプラズマエツチングで行
なつたが、CVD―SiO2膜あるいはその他の絶縁
膜をマスクにしてKOH液やヒドラジンで行なつ
てもよい。また上述した実施例では不純物拡散源
としてリンシリケートガラスを用たが、これに代
わり、Pocl3、ヒ素等のイオン注入、リンのイオ
ン注入でも良い。またここではｎ―チヤネル
MOS型トランジスタの製造技術について述べて
きたが、Ｐ―チヤネルMOSトランジスタの場合
も同様であり、この場合には不純物源としてボロ
ンシリケートガラス、BBr3あるいはボロンのイ
オン注入でも良い。またゲート構造としてはSiゲ
ート、Alゲート、シリサイドゲート、その他の
メタルゲートでもよく、相補型MOSIC構造であ
つてもよい。
また絶縁性基板はサフアイアに限らず、スピネ
ル等の絶縁基板、またSiO2多結晶構造等の他の
誘電体分離基板にも適用できる。
ル等の絶縁基板、またSiO2多結晶構造等の他の
誘電体分離基板にも適用できる。
第１図Ａ〜Ｃは従来のSOS半導体装置の製造方
法における各工程の絶縁基板上の状態を示す断面
図、第２図Ａ〜Ｇは本発明の一実施例における各
工程の絶縁基板上の状態を示す断面図である。 １……絶縁性基板、２……シリコン層、３……
多結晶シリコン層、４……酸化シリコン層、１
０，１１……N+拡散層。
法における各工程の絶縁基板上の状態を示す断面
図、第２図Ａ〜Ｇは本発明の一実施例における各
工程の絶縁基板上の状態を示す断面図である。 １……絶縁性基板、２……シリコン層、３……
多結晶シリコン層、４……酸化シリコン層、１
０，１１……N+拡散層。
Claims (1)
- １ 絶縁性基板上に島状半導体層を形成する工程
と、この半導体層表面にゲート絶縁膜を形成する
工程と、この絶縁膜上にゲート電極を形成し、こ
れをパターニングする工程と、この上にマスク層
を被着し、これを写真蝕刻法によりエツチングし
てゲート電極上及びその両側に残す工程と、この
マスク層を用いて前記島状半導体層をエツチング
し薄くする工程と、前記マスク層を除去し、ゲー
ト電極をマスクとして前記半導体層に不純物を導
入し、基板に達するソース、ドレイン領域を形成
する工程とを具備した半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3746378A JPS54130883A (en) | 1978-04-01 | 1978-04-01 | Production of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3746378A JPS54130883A (en) | 1978-04-01 | 1978-04-01 | Production of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54130883A JPS54130883A (en) | 1979-10-11 |
| JPS6231507B2 true JPS6231507B2 (ja) | 1987-07-08 |
Family
ID=12498209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3746378A Granted JPS54130883A (en) | 1978-04-01 | 1978-04-01 | Production of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54130883A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56126936A (en) * | 1980-03-12 | 1981-10-05 | Toshiba Corp | Semiconductor device and production thereof |
| US4276098A (en) * | 1980-03-31 | 1981-06-30 | Bell Telephone Laboratories, Incorporated | Batch processing of semiconductor devices |
| US4533934A (en) * | 1980-10-02 | 1985-08-06 | Westinghouse Electric Corp. | Device structures for high density integrated circuits |
| JP2865284B2 (ja) * | 1986-03-10 | 1999-03-08 | 松下電器産業株式会社 | 薄膜半導体デバイス |
| JP2658569B2 (ja) * | 1990-11-28 | 1997-09-30 | 日本電気株式会社 | 薄膜トランジスタおよびその製造方法 |
-
1978
- 1978-04-01 JP JP3746378A patent/JPS54130883A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54130883A (en) | 1979-10-11 |
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