JPH07105435B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH07105435B2 JPH07105435B2 JP61142227A JP14222786A JPH07105435B2 JP H07105435 B2 JPH07105435 B2 JP H07105435B2 JP 61142227 A JP61142227 A JP 61142227A JP 14222786 A JP14222786 A JP 14222786A JP H07105435 B2 JPH07105435 B2 JP H07105435B2
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- Japan
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- circuit device
- semiconductor layer
- integrated circuit
- epitaxial
- semiconductor integrated
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 《産業上の利用分野》 本発明は半導体集積回路装置内の素子間分離に関する。
《発明の概要》 本発明は半導体集積回路装置において第１図に示すよう
にSiの選択エピタキシャル成長とCVDSiO2のRIEエッチン
グを用いることにより幅１μｍ程度の素子間分離を可能
にしたものである。
にSiの選択エピタキシャル成長とCVDSiO2のRIEエッチン
グを用いることにより幅１μｍ程度の素子間分離を可能
にしたものである。
《従来の技術》 半導体集積回路装置内の素子間分離は集積度を上げるた
めにはできるだけ幅の狭いものである必要があるが、第
２図に示すようなLOCOS法等では分離幅を狭くすれば電
気的に充分な分離を得るためSiO2の膜厚くしなければな
らず、そしてSiO2の膜厚を厚くすると今度は横方向への
広がり（バーズビーク）が増すというものであった。
めにはできるだけ幅の狭いものである必要があるが、第
２図に示すようなLOCOS法等では分離幅を狭くすれば電
気的に充分な分離を得るためSiO2の膜厚くしなければな
らず、そしてSiO2の膜厚を厚くすると今度は横方向への
広がり（バーズビーク）が増すというものであった。
《発明が解決しようとする問題点》 そのため従来の素子間分離の最少幅は３〜４μｍが限度
であった。半導体集積回路装置の集積度の向上には不充
分な値である。
であった。半導体集積回路装置の集積度の向上には不充
分な値である。
《問題点を解決するための手段》 前記問題点を解決するための本発明では素子間分離に用
いるSiO2を従来の熱酸化からCVDによるSiO2とし、さら
にリアクティブイオンエッチング装置（RIE）によるエ
ッチングを使用した。また素子領域を選択エピタキシャ
ル層を用い、さらに選択エピタキシャルの選択膜として
Si熱窒化膜を用いた。
いるSiO2を従来の熱酸化からCVDによるSiO2とし、さら
にリアクティブイオンエッチング装置（RIE）によるエ
ッチングを使用した。また素子領域を選択エピタキシャ
ル層を用い、さらに選択エピタキシャルの選択膜として
Si熱窒化膜を用いた。
《作用》 前記のような手段を取ったことにより、素子間分離幅が
CVDSiO2の膜厚で決定されるものとなった。すなわち１
μｍ内外の分離幅が可能となった。
CVDSiO2の膜厚で決定されるものとなった。すなわち１
μｍ内外の分離幅が可能となった。
《実施例》 第１図が本発明の製造方法で作られた半導体集積回路装
置の断面図である。
置の断面図である。
第３図（ａ）〜（ｈ）を参照して本発明の実施例を製造
工程順に説明する。
工程順に説明する。
まずＰ型Si基板31上にPMOS領域内のNWELL32を形成す
る。そしてCVDSiO2膜33を１〜２μｍ程度デポレ写真食
刻法にてレジストをパターニングしRIEにてエッチング
する〔第３図（ａ）〕。次にSiO2膜33をマスクとし基板
露出表面に選択的にP-型エピタキシャルSi層34を１〜２
μｍ程度形成する〔第３図（ｂ）〕。次に高周波プラズ
マ雰囲気中にてSi層34表面を数百Å程熱窒化し窒化膜層
35を形成する〔第３図（ｃ）〕。次に写真食刻法にてフ
ォトレジストをパターニングし、素子領域上のSiO2膜33
を選択的に除去する。そして、CVDSiO2膜36を１μｍ程
度形成する〔第３図（ｄ）〕。次にRIEにてCVDSiO236を
全面異方性エッチングするとP-エピタキシャルSi層34の
側壁にはSiO2膜が残る〔第３図（ｅ）〕。次に熱窒化膜
35をマスクとして露出された基板表面に第２回目のP-エ
ピタキシャルSi層37を形成すると側壁に残ったSiO2が素
子分離用のSiO2層38として形成される〔第３図
（ｆ）〕。次にN-WELL用写真食刻を行ない、リンインプ
ラを行ない、N-WELL39をPMOS側に形成する〔第３図
（ｇ）〕。次にゲート酸化膜40を形成し、そしてPOLYSi
ゲート電極41を形成する〔第３図（ｈ）〕。次に従来の
集積回路装置の製造方法と同様に、中間絶縁層の形成、
コンタクトホールの形成、Al電極の形成、パシベーショ
ン膜の形成等の工程を経て完成する〔第１図〕。
る。そしてCVDSiO2膜33を１〜２μｍ程度デポレ写真食
刻法にてレジストをパターニングしRIEにてエッチング
する〔第３図（ａ）〕。次にSiO2膜33をマスクとし基板
露出表面に選択的にP-型エピタキシャルSi層34を１〜２
μｍ程度形成する〔第３図（ｂ）〕。次に高周波プラズ
マ雰囲気中にてSi層34表面を数百Å程熱窒化し窒化膜層
35を形成する〔第３図（ｃ）〕。次に写真食刻法にてフ
ォトレジストをパターニングし、素子領域上のSiO2膜33
を選択的に除去する。そして、CVDSiO2膜36を１μｍ程
度形成する〔第３図（ｄ）〕。次にRIEにてCVDSiO236を
全面異方性エッチングするとP-エピタキシャルSi層34の
側壁にはSiO2膜が残る〔第３図（ｅ）〕。次に熱窒化膜
35をマスクとして露出された基板表面に第２回目のP-エ
ピタキシャルSi層37を形成すると側壁に残ったSiO2が素
子分離用のSiO2層38として形成される〔第３図
（ｆ）〕。次にN-WELL用写真食刻を行ない、リンインプ
ラを行ない、N-WELL39をPMOS側に形成する〔第３図
（ｇ）〕。次にゲート酸化膜40を形成し、そしてPOLYSi
ゲート電極41を形成する〔第３図（ｈ）〕。次に従来の
集積回路装置の製造方法と同様に、中間絶縁層の形成、
コンタクトホールの形成、Al電極の形成、パシベーショ
ン膜の形成等の工程を経て完成する〔第１図〕。
《発明の効果》 （１） 第１図の素子間距離Ａと第２図の素子間距離
Ａ′の比較からわかるように分離領域が１μｍと狭いの
で素子の集積化が図れる。
Ａ′の比較からわかるように分離領域が１μｍと狭いの
で素子の集積化が図れる。
（２） NMOSがエピタキシャル層であるので任意の不純
物濃度が容易に得られ集積化が図れる。
物濃度が容易に得られ集積化が図れる。
（３） PMOS領域がNWELL上のP-エピタキシャル層にド
ーピングしたN-WELLであるので所望の不純物濃度が容易
に得られ集積化が図れる。
ーピングしたN-WELLであるので所望の不純物濃度が容易
に得られ集積化が図れる。
（４） NMOS、PMOS共にエピタキシャル層であるのでＰ
型基板もN-WELLもTr、特性に関係のない濃度が選択で
き、ラッチアップフリーな設計が可能となる。
型基板もN-WELLもTr、特性に関係のない濃度が選択で
き、ラッチアップフリーな設計が可能となる。
（５） 従来のLOCOS構造より平坦化が図れる。
（６） フィールドドープの工程が不要である。
（７） マスク合せのクリティカルな工程がない。
第１図は本発明による半導体集積回路装置の完成した状
態の断面図である。 第２図は従来のLOCOS分離法による半導体集積回路装置
の完成した状態の断面図である。 第３図（ａ）〜（ｈ）は本発明を用いた半導体集積回路
装置の工程順の断面図である。 １……Ｐ型Si基板、２……NWELL、３……N-WELLエピタ
キシャルSi層、４……素子間分離SiO2、５……P-エピタ
キシャル層、６……ゲート酸化膜、７……POLYSiゲート
電極、８……PMOSソースあるいはドレイン、９……NMOS
ソースあるいはドレイン、10……中間絶縁SiO2膜、11…
…Al電極、12……パシベーション膜、21……素子間分離
LOCOSSiO2膜、31……Ｐ型Si基板、32……NWELL、33……
CVDSiO2膜、34……P-型エピタキシャル層、35……熱窒
化膜層、36……CVDSiO2膜、37……P-型エピタキシャル
層、38……素子間分離用SiO2層、39……N-WELLエピタキ
シャル層、40……ゲート酸化膜、41……POLYSiゲート電
極。
態の断面図である。 第２図は従来のLOCOS分離法による半導体集積回路装置
の完成した状態の断面図である。 第３図（ａ）〜（ｈ）は本発明を用いた半導体集積回路
装置の工程順の断面図である。 １……Ｐ型Si基板、２……NWELL、３……N-WELLエピタ
キシャルSi層、４……素子間分離SiO2、５……P-エピタ
キシャル層、６……ゲート酸化膜、７……POLYSiゲート
電極、８……PMOSソースあるいはドレイン、９……NMOS
ソースあるいはドレイン、10……中間絶縁SiO2膜、11…
…Al電極、12……パシベーション膜、21……素子間分離
LOCOSSiO2膜、31……Ｐ型Si基板、32……NWELL、33……
CVDSiO2膜、34……P-型エピタキシャル層、35……熱窒
化膜層、36……CVDSiO2膜、37……P-型エピタキシャル
層、38……素子間分離用SiO2層、39……N-WELLエピタキ
シャル層、40……ゲート酸化膜、41……POLYSiゲート電
極。
Claims (3)
- 【請求項１】単結晶半導体領域の表面に酸化膜を形成す
る工程と、前記単結晶半導体領域の表面に第１の露出表
面を形成するために前記酸化膜を写真食刻法でパターニ
ングする工程と、前記第１の露出表面の上に選択的に第
１のエピタキシャル半導体層を形成する工程と、前記単
結晶半導体領域の表面に前記第１のエピタキシャル半導
体層の膜厚に対応した半導体段差を形成するために前記
酸化膜を部分的に除去する工程と、前記単結晶半導体領
域の上にCVD絶縁膜を堆積する工程と、前記半導体段差
の側壁部分にのみ選択的に前記CVD絶縁膜を残すととも
に前記単結晶半導体領域の表面に第２の露出表面を形成
するために前記CVD絶縁膜を異方性エッチングする工程
と、前記第２の露出表面に選択的に第２のエピタキシャ
ル半導体層を形成する工程とから成る半導体集積回路装
置の製造方法。 - 【請求項２】前記第１のエピタキシャル半導体層の表面
を熱窒化する工程を含む特許請求の範囲第１項記載の半
導体集積回路装置の製造方法。 - 【請求項３】前記第１のエピタキシャル半導体層に第１
導電型の絶縁ゲート電界効果トランジスタを形成する工
程と、前記第２のエピタキシャル半導体層に第２導電型
の絶縁ゲート電界効果トランジスタを形成する工程とか
ら成る特許請求の範囲第１項記載の半導体集積回路装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142227A JPH07105435B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142227A JPH07105435B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62299046A JPS62299046A (ja) | 1987-12-26 |
| JPH07105435B2 true JPH07105435B2 (ja) | 1995-11-13 |
Family
ID=15310370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142227A Expired - Lifetime JPH07105435B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105435B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5451984A (en) * | 1988-04-12 | 1995-09-19 | Canon Kabushiki Kaisha | Thermal transfer recording method and thermal transfer recording device by use of said method |
-
1986
- 1986-06-18 JP JP61142227A patent/JPH07105435B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62299046A (ja) | 1987-12-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| EXPY | Cancellation because of completion of term |