JPS62299046A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS62299046A JPS62299046A JP61142227A JP14222786A JPS62299046A JP S62299046 A JPS62299046 A JP S62299046A JP 61142227 A JP61142227 A JP 61142227A JP 14222786 A JP14222786 A JP 14222786A JP S62299046 A JPS62299046 A JP S62299046A
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Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
（産業上の利用分野）
本発明は半導体集積回路装置内の素子間分類に１！１す
る。
る。
（発明の概要）
本発明は半導体集積回路装置に、１３いて第１図に示７
ように３の選択エピタキシャル成長とＣＶＤ＆０２のＲ
ＩＥエツヂングを用いることにより幅１趨程度の素子間
分離を可能にしだらのである。
ように３の選択エピタキシャル成長とＣＶＤ＆０２のＲ
ＩＥエツヂングを用いることにより幅１趨程度の素子間
分離を可能にしだらのである。
（従来の技術）
半導体集積回路装置内の素子間分離は集積度を上げるた
めにはできるだけ幅の狭いものである必要があるが、第
２図に示すようなＬＯＣＯ８法等では分離幅を狭くすれ
ば°市気的に充分な分離を得るため３０２の膜厚を厚く
しなければならず、そして３１０２の膜厚を厚くすると
今度は横方向への広がり（バーズビーク）が増すという
ものであった。
めにはできるだけ幅の狭いものである必要があるが、第
２図に示すようなＬＯＣＯ８法等では分離幅を狭くすれ
ば°市気的に充分な分離を得るため３０２の膜厚を厚く
しなければならず、そして３１０２の膜厚を厚くすると
今度は横方向への広がり（バーズビーク）が増すという
ものであった。
（発明が解決しようとする問題点）
そのため従来の素子間分離の最小幅は３〜４趨が限度で
あった。半導体１１ｊ、積回路装置の集積度の向上には
不充分な値である。
あった。半導体１１ｊ、積回路装置の集積度の向上には
不充分な値である。
（問題点を解決するための手段）
前記問題点を解決するための本発明では素子間分離に用
いる＆０２を従来の熱酸化からＣＶＤによる３０２とし
、さらにリアクティブイオンエツチング装置（ＲＩＥ）
によるエツチングを使用した。
いる＆０２を従来の熱酸化からＣＶＤによる３０２とし
、さらにリアクティブイオンエツチング装置（ＲＩＥ）
によるエツチングを使用した。
また素子ｗｉ域を選択エピタキシャル層を用い、さらに
選択エピタキシャルの選択膜として温熱窒化膜を用いた
。
選択エピタキシャルの選択膜として温熱窒化膜を用いた
。
（作用）
前記のような手段を取ったことにより、素子間分離幅が
ＣＶＤ３＋０２の膜Ｐノで決定されるものとなった。す
なわら１ＪＪａ内外の分離幅が可能となった。
ＣＶＤ３＋０２の膜Ｐノで決定されるものとなった。す
なわら１ＪＪａ内外の分離幅が可能となった。
（実施例）
第１図が本発明の製造方法で作られた半導体集積回路装
置の断面図である。
置の断面図である。
第３図（ａｌ〜（ｈ）を参照して本発明の実施例を製造
工程順に説明する。
工程順に説明する。
まずＰ！１Ｓｉ基板３１上にＰＭＯ８領域内のＮ ＷＥ
ＬＬ３２を形成する。そしてＣＶＤ虫０２膜３Ｓｉ１〜
ｂ パターニングしＰＩＥにてエツチングする〔第３図（ａ
）〕。次に３ｔ０２股３ＳｉマスクとしＰ−型エピタキ
シャルＳｉ層３４を１〜２Ｊｉｍ！￥度形成する〔第３
図（ｂ）〕。次にΩ周波プラズマ雰囲気中にて３層３４
表面を数百へ稈熱窒化し窒化膜層３５を形成する〔第３
図（Ｃ））、次ニＣＶ Ｄ ’Ｅｍ ０２ 膜３６を１
ａｍ程度形成する〔第３図（ｄ）〕。次にＲＩＥにてＣ
ＶＤ５ｔ０２３６を仝面エツヂングするとＰ−エピタキ
シャル８を層３４の側壁には８Ｌ０２膜が残る〔第３図
（ｅ）〕。次に熱窒化膜３５をマスクとして第２回目の
Ｐ−エピタキシャル＆層３７を形成すると側壁に残った
５ｔＯ２が素子分離用の３０２層３８として形成される
〔第３図（ｆ）〕。次にＮ−ＷＦＬＬ用写真食剣を行な
い、リンインプラを行ない、Ｎ−ＷＥＬＬ３９をＰＭＯ
３側に形成づる〔第３図（ｇ）〕。次にゲート酸化膜４
０を形成し、そしてＰＯＬ−Ｙ３ｔゲート電極４１を形
成する〔第３図（旧〕。次に従来の集積［１１１路装置
の製造方法と同様に、中間絶縁層の形成、コンタクトボ
ールの形成、Ｍ′竜１框の形成、パシペーシコン膜の形
成等の工程を経て完成する〔第１図〕。
ＬＬ３２を形成する。そしてＣＶＤ虫０２膜３Ｓｉ１〜
ｂ パターニングしＰＩＥにてエツチングする〔第３図（ａ
）〕。次に３ｔ０２股３ＳｉマスクとしＰ−型エピタキ
シャルＳｉ層３４を１〜２Ｊｉｍ！￥度形成する〔第３
図（ｂ）〕。次にΩ周波プラズマ雰囲気中にて３層３４
表面を数百へ稈熱窒化し窒化膜層３５を形成する〔第３
図（Ｃ））、次ニＣＶ Ｄ ’Ｅｍ ０２ 膜３６を１
ａｍ程度形成する〔第３図（ｄ）〕。次にＲＩＥにてＣ
ＶＤ５ｔ０２３６を仝面エツヂングするとＰ−エピタキ
シャル８を層３４の側壁には８Ｌ０２膜が残る〔第３図
（ｅ）〕。次に熱窒化膜３５をマスクとして第２回目の
Ｐ−エピタキシャル＆層３７を形成すると側壁に残った
５ｔＯ２が素子分離用の３０２層３８として形成される
〔第３図（ｆ）〕。次にＮ−ＷＦＬＬ用写真食剣を行な
い、リンインプラを行ない、Ｎ−ＷＥＬＬ３９をＰＭＯ
３側に形成づる〔第３図（ｇ）〕。次にゲート酸化膜４
０を形成し、そしてＰＯＬ−Ｙ３ｔゲート電極４１を形
成する〔第３図（旧〕。次に従来の集積［１１１路装置
の製造方法と同様に、中間絶縁層の形成、コンタクトボ
ールの形成、Ｍ′竜１框の形成、パシペーシコン膜の形
成等の工程を経て完成する〔第１図〕。
（発明の効果）
（１）第１図の糸子間距離へと第２図の素子間距離Ａ′
の比較かられかるように分離領域が１伽と狭いので素子
の集積化が図れる。
の比較かられかるように分離領域が１伽と狭いので素子
の集積化が図れる。
（２）ＮＭＯ３がエピタキシャル層であるので任意の不
純物濃度が容易に得られ集積化が図れる。
純物濃度が容易に得られ集積化が図れる。
（３）ＰＭＯ３領域がＮＷＥＬＬ上のＰ−エピタキシャ
ル層にドーピングしたＮ−ＷＥＬＬであるので所望の不
純物濃度が容易に得られ集積化が図れる。 、 ｆ４）ＮＭＯ８，ＰＭＯ３共にエピタキシャル層である
のでＰを基板ちＮ−ＷＥＬＩ−もＴｒ、特性に関係のな
い濃度が選択でき、ラップアップフリーな設計が可能と
なる。
ル層にドーピングしたＮ−ＷＥＬＬであるので所望の不
純物濃度が容易に得られ集積化が図れる。 、 ｆ４）ＮＭＯ８，ＰＭＯ３共にエピタキシャル層である
のでＰを基板ちＮ−ＷＥＬＩ−もＴｒ、特性に関係のな
い濃度が選択でき、ラップアップフリーな設計が可能と
なる。
（５）従来のＬＯＧＯ３構造より′＋垣化が図れる。
（６）フィールドドープの工程が不要である。
（７）マスク合ぜのクリティカルな工程がない。
第１回覧よ本発明による半導体集積回路装置の完成した
状態の断面図である。 第２図ｔよ従来のＬＯＣＯ８分離法による半導体集積回
路装置の完成した状態の断面図である。 第３図（ａ）〜（ｈ）は本発明を用いた半導体集積回路
装置の工程順の断面図である。 １・・・１〕型Ｓｉ基板、２・・・ＮＷＥＬＬ、３・・
・Ｎ−ＷＥＬＬエピタキシへ・ル３層、４・・・素子量
分！！ＩＳｊ○２．５・・・Ｐ−エピタキシャル層、６
・・・ゲート酸化膜、７・ ＰＯＬＹＳ＋ゲート電極、
８ ・Ｐ Ｍ ＯＳ ’／ −ス、ドレイン、９・・・
Ｎ〜１０Ｓンース、ドレイン、１０・・・中間絶縁＆０
２膜、１１・・・Ｍ電極、１２・・・パシベーション膜
、２１・・・素子間分離ＬＯＣＯ８３ｔ（）＋膜、３１
・・・Ｐ型＄ｌ板、３２・・・ＮＷＥＬＬ１３３・・・
ＣＶＤ５ｔＯｚ膜、３４・・・Ｐ−型エピタキシャル層
、３５・・・熱窒化膜層、３６・・・ＣｖＤ３ｔｏ２膜
、３７・・・Ｐ−型エピタキシャル層、３８・・・素子
間分離用ａｔ０２層、３９−Ｎ−ＷＥＬＬ、４０・・・
ゲート酸化膜、４１・・・ＰＯＬ’ｌｔゲート電極。 出願人 セイコー電子工業株式会社 本発明の製造方法て゛作り＃ｔｒ−４導イネ策Ｊ★回路
装置ｆＪｆ（面図第 １ 図 従来０９ｉ造力法で作７にとキ専イネ集イｉ回路ＫＭの
訪面函第２（２１
状態の断面図である。 第２図ｔよ従来のＬＯＣＯ８分離法による半導体集積回
路装置の完成した状態の断面図である。 第３図（ａ）〜（ｈ）は本発明を用いた半導体集積回路
装置の工程順の断面図である。 １・・・１〕型Ｓｉ基板、２・・・ＮＷＥＬＬ、３・・
・Ｎ−ＷＥＬＬエピタキシへ・ル３層、４・・・素子量
分！！ＩＳｊ○２．５・・・Ｐ−エピタキシャル層、６
・・・ゲート酸化膜、７・ ＰＯＬＹＳ＋ゲート電極、
８ ・Ｐ Ｍ ＯＳ ’／ −ス、ドレイン、９・・・
Ｎ〜１０Ｓンース、ドレイン、１０・・・中間絶縁＆０
２膜、１１・・・Ｍ電極、１２・・・パシベーション膜
、２１・・・素子間分離ＬＯＣＯ８３ｔ（）＋膜、３１
・・・Ｐ型＄ｌ板、３２・・・ＮＷＥＬＬ１３３・・・
ＣＶＤ５ｔＯｚ膜、３４・・・Ｐ−型エピタキシャル層
、３５・・・熱窒化膜層、３６・・・ＣｖＤ３ｔｏ２膜
、３７・・・Ｐ−型エピタキシャル層、３８・・・素子
間分離用ａｔ０２層、３９−Ｎ−ＷＥＬＬ、４０・・・
ゲート酸化膜、４１・・・ＰＯＬ’ｌｔゲート電極。 出願人 セイコー電子工業株式会社 本発明の製造方法て゛作り＃ｔｒ−４導イネ策Ｊ★回路
装置ｆＪｆ（面図第 １ 図 従来０９ｉ造力法で作７にとキ専イネ集イｉ回路ＫＭの
訪面函第２（２１
Claims (4)
- （１）Ｓｉ基板上にＣＶＤ法によるＳｉＯ＿２を生成す
る工程と、それを写真食刻法によってパターニングする
工程と、それによって露出したＳｉ基板上にエピタキシ
ャルＳｉ層を生成する工程と、そのエピタキシャルＳｉ
層を熱窒化する工程と、ＣＶＤＳｉＯ＿２層をリアクテ
ィブイオンエッチング装置（ＲＩＥ）にてエッチングす
る工程と、それによって露出したＳｉ基板上にエピタキ
シャルＳｉ層を生成する工程と、さらにはそれを熱酸化
する工程と写真食刻法にてレジストをパターニングする
工程と、イオン注入により不純物を導入する工程と、そ
れを熱処理する工程とから成る半導体集積回路装置の製
造方法。 - （２）前記第１のエピタキシャルＳｉ層を生成したのち
Ｓｉ熱窒化を行うことを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置の製造方法。 - （３）前記熱窒化を行なつた後第２回ＣＶＤＳｉＯ＿２
を生成し、ＲＩＥエッチングを行い、エピタキシャルＳ
ｉ層の側壁にＣＶＤＳｉＯ＿２を残したまま第２回のエ
ピタキシャルＳｉ層を生成することを特徴とする特許請
求の範囲第１項記載の半導体集積回路装置の製造方法。 - （４）前記第２回エピタキシャル成長層を生成し、さら
に熱酸化を行ない、その後ＣＭＯＳ型集積回路における
一方のＷＥＬＬを形成することを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142227A JPH07105435B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142227A JPH07105435B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62299046A true JPS62299046A (ja) | 1987-12-26 |
| JPH07105435B2 JPH07105435B2 (ja) | 1995-11-13 |
Family
ID=15310370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142227A Expired - Lifetime JPH07105435B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105435B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5451984A (en) * | 1988-04-12 | 1995-09-19 | Canon Kabushiki Kaisha | Thermal transfer recording method and thermal transfer recording device by use of said method |
-
1986
- 1986-06-18 JP JP61142227A patent/JPH07105435B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5451984A (en) * | 1988-04-12 | 1995-09-19 | Canon Kabushiki Kaisha | Thermal transfer recording method and thermal transfer recording device by use of said method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105435B2 (ja) | 1995-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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