JPH01232738A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置及びその製造方法に係り。

特に１１′−導体装置の微細化・高集積化に好適な素子
間分離絶縁の構造及びその製造方法に関する。

〔従来の技術〕

能動素子の形成される半導体基板凸部側壁に引き出し電
極を有する半導体装置は、例えば特開昭５９−１６１８
６７に見られるように、その素子量分ｍ絶縁膜の形成は
第２図に模式的に示した構成となっていた。同図におい
て、１はＳｊ単結晶基板（以下、基板と略称）、２，３
及び４はそれぞれＳｉ熱酸化膜、シリコン窒化膜（Ｓｉ
、Ｎ４）及びＳｊｎ。

堆積膜で、基板１に凹凸段差を形成するマスク材である
。５１は薄いＳｉｎ、膜とシリコン窒化膜との重ね合わ
せ膜で、凸部側壁に選択残置した酸化防止マスクである
。６１は選択的に形成されたＳＬ基板の熱酸化膜である
。

〔発明が解決しようとする課題〕

上記従来の技術を示した第２図の手法で素子間分離用の
厚いＳｉｏ２膜６１膜形１する場合の第１の課題は、Ｓ
ｉＯ２膜形成がＳｊ基板１の熱酸化に基づくため、酸化
膜形成時の体積膨張で段差端部（凸部の根元）に応力集
中が生じ、段差端部を起点とする結晶欠陥が発生しやす
い事である。」−記の応力集中は段差部の側面及び底面
の各々に成長するＳｉｎ、膜が互いを押し合うことによ
り発生するもので段着部酸化には必然的に生ずる現象で
ある。応力集中を緩和するには端部をなだらかな形状に
すればよいが分離領域を増大させ微細化高集績化を損な
う。そして第２の課題は酸化阻止膜５１下部へのバード
ビークと称されるＳｉｎ、［１５６１のくいこみが発生
し１分離領域の増大、能動素子形成領域の減少が生ずる
ことである。したがって能動素子領域内に形成された素
子の電極を段差側４１で確実に引き出し電極と接続させ
る為には段差を１−分に大きくとる必要がある。その結
果Ｓｉｎ、膜（５１１−に引き出し電極を形成した後の
表面下用性は極力て悪くなり５その後の配線層形成で断
線等の不良が多発する問題も存在した。

つまり、引き出し電極の形成により、素子表面に極めて
大きな段差が発生し、上層配線に断線不良が多発する問
題に対し、まったく配慮がされていなかった。

半導体基板に設けた凹部溝内に絶縁膜を埋め込み１反応
性スパッタエツチング等で半導体表面」−の！＠縁膜を
選択除去し、溝内にのみ絶縁膜を代置させる周知の素子
間分離技術は溝内を均一に絶縁膜で充満するため、溝側
壁の一部より引き出し電極で能！Ｉ！ｌＪ素子領域との
接続を要する半導体装置への適用は困難である。さらに
何らかの手法を開発して引き出し電極の側壁接続を可能
にしても引き出し電極形成後の素子表面の平坦化はこの
種の微細化・高集梼化半導体装置においては、実現でき
ず上層部配線の断線不良の問題の解決にはならない。

さらに従来技術の第３の課題は、同一基板内に複数個の
異なる深さ、又は幅の溝内に同一工程で分離絶縁膜を構
成し、製造工程を簡略化する配慮がなされておらず、同
−深さ又は同一幅の溝ごとの分離領域形成が必要であっ
たので製造工程が複雑にならざるをえなかった。

本発明の目的は、上記技術課題を解決することにあり、
その第１の目的は半導体基板の凸部に能動素子領域が形
成され、凸部側壁に引き出し電極を有する半導体装置に
おいて、バードビーク等により所望以にに分離領域が増
大し、能動素子領域が損なわれる従来技術の課題を解消
し、かつ基板への応力集中の自己緩和により結晶欠陥の
発生が伴わない、したがって超微細化・超高集積化が可
能な新しい分離技術による改良された半導体装置を提供
することにある。そして第２の目的は任意深さ、及び任
意幅の分離絶縁膜領域を能動素子領域と自己整合で形成
する改良された製造方法を提供することにある。さらに
また第３の目的は、能動素子の設けられた凸部側壁の一
部で接続される引き出し電極間に引き出し電極と自己整
合で絶縁膜を構成し、引き出し電極形成後の表面平坦化
を実現して上層配線の断線不良を低減化することのでき
る改良された製造方法を提供することにある。

〔課題を解決するための手段〕

上記の目的を達成するために本発明においては、半導体
段差の側壁部、及び底面部に難酸化性絶縁膜を介して微
結晶粒のＳｉ膜を選択残置させ、この微結晶粒の５ｉｌ
ｌ！Ｊを熱酸化により５ｉ０２膵に変換して分離絶縁膜
とする。

ここで、半導体基板段差からの引き出し電極とす出しを
可能にする為に厚い絶縁膜をマスクとして半導体基板に
段差を形成し、厚い絶縁膜を残置した状態で上記の微結
晶粒Ｓｉ膜の選択残置を行うが熱酸化後の表面形状が引
き出し電極形成予定部で半導体基板表面より低くなるご
とく構成する。

引き出し′ｌｉ極形成後の表面平坦化を実現するには引
き出し電極の逆パターンで上記微結晶粒Ｓｉ膜を所望深
さまでエツチングする。尚、上記の逆パターンは酸化に
よる微結晶Ｓｉ膜の体積膨張を考慮に入れて所望の引き
出し電極より一定幅太らしたパターンの逆パターンを用
いることにより達成される。

つまり、上記本発明を以下に総括すると、本発明の第１
の目的は、同一主面上に複数個の凹凸段差の設けられた
半導体基板と；前記半導体基板の凸部側壁の一部から凹
部全面に渡り連続して設けられた難酸化性の第１の絶縁
膜と；前記第１の絶縁膜を介して前記凹部内に積層され
た第２の絶縁膜と；前記複数の凸部の少なくとも１つに
設けられた能動素子領域と；前記能動素子領域の凸部側
壁の一部で前記半導体基板と電気的に接続されると共に
前記第２の絶縁股上に延在して形成された引き出し電極
とを具備して成ることを特徴とする半導体装置によって
達成される。

そして、上記難酸化性の第１の絶縁膜としては。

シリコン窒化膜のごとき耐酸化性を有する窒化膜が好ま
しく、単一の層であっても、また下地に薄いシリコン酸
化膜を有する重ね合わせの絶縁膜であってもよい。

また、上記基板の凸部には能動素子が形成され通常能動
素子領域となるが、回路パターンによっては単なる電極
が形成される場合もある。

上記能動素子領域に形成される素子としては、バイポー
ラトランジスタ、電界効果トランジスタ、これらの組合
せによるＢｉ−Ｃ−ＭＯ８Ｉ−ランジスタ、さらにはダ
イオード等種々の素子が形成される。例えばバイポーラ
トランジスタを形成する場合には、凸部側壁に設けられ
る引き出し電極をベース電極とする構造が好ましい。ま
た、上記四部を隔てて隣接する凸部能動素子領域にＣ−
ＭＯＳつまり相互に導電型の異なるチャネルを有する相
補型電界効果トランジスタを形成する場合には、上記引
き出し電極をソース及びドレーンの少なくとも一方の電
極とした構造が好ましい。

上記半導体装置を製造する本発明の第２、第３の目的は
、半導体基板の主表面上に少なくとも難酸化性絶縁膜を
含む第１の絶縁膜を形成する工程と；前記第１の絶縁膜
と前記半導体基板を同一パターンによりエツチング加工
し、前記半導体基板上に複数個の凹凸段差を形成する工
程と；耐記工程で段差の設けられた半導体基板上に少な
くとも難酸化性絶縁膜を含む第２の絶縁膜を形成する工
程と；前記第２の絶縁膜上に半導体薄膜を形成する工程
と；前記凸部側壁に近接した段差部における前記半導体
薄膜を所定幅、上部端から一定の深さまで除去する工程
と；前記工程によって残存した前記半導体薄膜を絶縁物
に変換する工程とを少なくとも具備して成ることを特徴
とする半導体装置の製造方法によって達成される。

そして上記製造方法においては、さらに上記半導体基板
上に設けられた複数個の凸部の少なくとも１つには能動
素子が形成されると共に前記能動素子の少なくとも１つ
の電極が前記凸部側壁から引き出され、しかも前記引き
出された電極が上記残存する半導体薄膜を絶縁膜に変換
した膜上にまで延在させる工程を有することが望ましい
。また、上記第２の絶縁膜−ヒに形成する半導体薄膜と
しては、前述のとおり微結晶粒のＳｉ膜が好ましく、−
に配室化膜の形成と同様周知のＣＶＤ法により容易に形
成することができる。そして微結晶粒のＳｉ膜を絶縁物
に変換する方法としては、熱酸化により容易にＳｉＯ，
絶縁膜に変えることができる。

〔作用〕

本発明において半導体基板は、その表面が難酸化性絶縁
膜で覆われているので厚い分離絶縁膜の形成過程で半導
体基板はまったく酸化されず、したがって基板側での体
積膨張は解消される。さらに、微結晶Ｓｉ膜はその完全
酸化による厚い分難絶縁膜形成過程において、体積膨張
で生ずる応力集中を末酸化部の微結晶粒の働きにより分
散緩和するので基板段差に与える応力も低減され結晶欠
陥の発生は抑止される。あらかじめ設定した寸法だけ太
らせた引き出し電極パターンの逆パターンにより上記微
結晶粒Ｓ１膜を薄膜化することにより分離絶縁膜は引き
出し電極形成予定領域だけ凹形状に構成される。したが
ってその後の引き出し電極形成は電極膜堆積後の平坦化
エツチングのみでよく、かつ引き出し電極面と分離絶縁
膜との間の平坦化も同時に実現される。

〔実施例〕

以下、本発明を実施例によってさらに詳細に説明する。

説明の都合上、図面をもって説明するが極めて微小な半
導体装置を対象にしており、したがって各加工部分も極
めて微細な加工がされていることから要部を拡大して示
しているので注意されたい。また、説明を簡明にするた
めに各部の材質、半導体層の導電型、及び製造条件を規
定して述べるが材質、半導体層の導電型及び製造条件は
：れに限られるものでないことは言うまでもない。

実施例　１ 第１図、及び第３図〜第８図は本発明による半導体装置
及びその製造方法の第１の実施例を製造工程順に示した
断面図である。

先ず工程順に第３図から説明する。

第３図において、Ｐ導電型、抵抗率１０Ω■、土表面が
（ｌ　ＯＯ）のＳｉ基板１に周知のｓｂ熱拡散法により
深さ１μｍ、不純物濃度３　Ｘ　１０”　ｃｍ−’のＮ
＋型埋め込み層８を選択的に形成する。次に全面に厚さ
０．８μｍのエピタキシャルＭ９を成長する６しかる後
、エピタキシャル層９表面に熱酸化法による厚さ２０μ
ｍのＳ　ｉｏ、膜２、化学気相反応法（ＣＶＤ法と記す
る）による厚さ１２０μｍのシリコン窒化膜（Ｓｉ、Ｎ
、膜と記する）３、及びＣＶ　Ｄ法による厚さ９００μ
ｍのＳｉｎ、膜４を順次形成した。

次に周知の写真蝕刻法により上記の重ね合わせ絶縁膜２
〜４を図示されていない所定のマスクを介してパターニ
ングし、続いてエピタキシャル層５〕もに記残存絶縁膜
２〜４をマスクとして、反応性イオンエソチンクにより
Ｓｉ基板１主表面と垂直方向に埋め込み層８が浅くエツ
チングされる深さまでエツチングした。このような手順
で加工された断面構造を第３図は示している。

第４図は、上記第３図の工程の後にシリコン窒化膜を含
む重ね合わせ膜５、その上に微結晶粒シリコン膜６００
及びレジスト膜７を順次積層した構造を示す断面図で、
各部の形成手順は以下のとおりである。ます、第３図の
状態より熱酸化による極めて薄い１５μｍ厚のＳｉＯ２
膜とＣＶＤ法による３０μｍ厚のＳＬ、Ｎ４膜の重ね合
わせ絶縁膜５、及びＣＶＤ法による７００μｍ厚の微結
晶粒（非晶質）のＳｉ膜６００を順次形成した。しかる
後門部を完全に埋めるごとくレジスト膜７を塗布する。

幅広い凹部領域にはあらかじめレジストパターンを形成
しておいてもよい。

第５図は、上記第４図の工程の後にレジスト膜７及び微
結晶粒Ｓｉ膜６００を選択エツチングした構造を示すも
ので、エツチングの手順は以下のとおりである。まず、
第４図の状態より酸素プラズマ中でレジスト膜７を平坦
にエツチングし凸部上のＳｉ膜６００面を露出させる。

続いて所定のマスク（図示せず）を介してＳＦ６ガスを
用いたマイクロ波ドライエツチングにより凸部面及び段
差側壁面のＳｉ膜６００を等方的に凹部のＳｉ膜６００
の面より若干低くなる深さまでエツチングする。

次に第６図について説明すると、第５図の状態よりレジ
スト膜７を除去してから湿式高温酸化によりＳｉ、Ｎ、
膜を含む重ね合わせ膜５を酸化マスクとしてＳｉ膜６０
０を完全に酸化し、Ｏ’、４５μｍ厚のＳｉｏ２膜６に
変換した。この段階の構造が第１図に示しである。上記
の湿式酸化において、微結晶粒Ｓ１膜６００は表面側よ
り順次酸化膜に変換されていくが酸化過程で生ずる応力
は底面部の未酸化微結晶粒により吸収されるため、Ｓｉ
ｏ２膜６を厚く構成しても応力集中による結晶欠陥の発
生、及び５ｉｎ２膜６の割れ等の不良は生じない。

第１図の状態より重ね合わせ絶縁膜５の露出部分を熱燐
酸溶液で選択除去した後０．７μｍ厚の多結晶Ｓｉ膜１
０をＣＶＤ法により全面に堆積した。

この多結晶Ｓｉ膜ｌＯは後に引き出し電極等の導体層と
なるものである。しがる後、第４図の場合と同様にレジ
スト膜で凹部を完全に埋めてから酸素プラズマによりレ
ジスト膜の平坦化エツチングを施し、凸部の多結晶５ｉ
ＷＡｌＯ面を露出させた。続いて第５図の場合と同様に
ＳＦ、ガスを用いたマイクロ波ドライエツチングで凸部
面及び段差側壁部の多結晶５ｉｌｉｌＯを等方的にエツ
チングしてからレジスト膜を除去した。このようにして
第６図に示した構造を得た。

次に第７図について説明すると、第６図の状態よりＳｉ
Ｏ□膜４を能動素子形成領域Ａ、電極形成領域Ｂから選
択的に除去してから多結晶Ｓｉ膜１゜にボロン（ホウ素
）のイオン打ち込みを施した。

イオン打ち込みは加速エネルギ３０ＫｅＶ、注入量ｌＸ
ｌ０”Ｃ１ｌ＋−”の条件で実施した。次に多結晶５ｉ
７１１１０を所望の回路端成に従ってパターニングして
ベース引き出し電極１０’　を形成した。この状態より
多結晶ＳＬ膜ｌＯ′内に注入したボロンイオンの活性化
と引き伸ばし拡散の為の熱処理（窒素雰囲気、９００℃
２０分）を施し、Ｓｉ基板内にＰ＋グラフトベース領域
１２を形成してからベース引き出し電極１０′　を構成
する多結晶Ｓｉ膜１０’の酸化を行い２５０ｎ　ｍ厚の
Ｓｉｎ、膜１３を形成した。次にコレクタ電極予定領域
Ｂ上のＳｉ、Ｎ４膜３を選択除去してからｐｏｃａ３を
拡散源とする熱拡散により領域Ｂのエピタキシャル層９
内にＮ＋拡散Ｍｌｌの形成。

及びその上面の熱酸化によりＳｉｎ、膜１３１を形成し
た。かくして第７図に示した構造を得た。尚、上記のＳ
ｉ、Ｎ４膜３の選択除去工程において露出されているＳ
ｉ、Ｎ、膜３を全面除去した後、全面に５ｉｊＮ４膜を
堆積し、しかる後、コレクタ形成予定領域部ＢのＳｉ、
Ｎ、膜をパターニングにより除去してもよい。

次に第８図について説明すると、この図は、最終工程を
経て形成された本発明の一実施例となる半導体装置の断
面構造を示したもので、以下の手順により形成された。

まず、第７図の状態より、能動素子領域領域八に残存す
るＳｉ、Ｎ、膜３を熱燐酸液により除去した後、エピタ
キシャルｆ？４９内に真性ベース領域１４形成の為のボ
ロンイオン打ち込みとその活性化の熱処理を施した。打
ち込み条件は加速エネルギ１０ＫｅＶ、注入量１×１ｏ
１４ａ１１′″２゜熱処理は９００℃１０分の条件であ
った。真性ベース領域１４の形成後、エミッタ形成予定
領域上の薄いＳｉｎ、膜２を除去り、２８０μｍ厚の多
結晶Ｓｉ［１６を再び堆積した。しかる後、砒素（Ａｓ
）を加速エネルギ８０ＫｅＶ、注入量２Ｘ１０１Ｇ０１
−”（７）条件でイオン打ち込みし、その活性化熱処理
（９５０’Ｃ，１５分）によりエミッタ領域１５を形成
した。次に多結晶Ｓｉ膜１６をパターニングし、エミッ
タ引き出し電極を形成した。最後に表面保護膜１３０と
して燐がわずかに添加されたＳｉｏ２膜をＣＶＤ法によ
り堆積し、所望箇所への開孔を施してからアルミニウム
（荊）を主材料とする金属膜の蒸着、及びそのパターニ
ングによりベース電極１７．エミッタ電極１８、さらに
はコレクタ電極１９を含む所望の電極配線を形成するこ
とにより、能動素子領域Ａにバイポーラトランジスタを
実現した。

上述の製造工程を経て本実施例の半導体装置が製造され
る。本実施例において１分離絶縁膜は微結晶粒Ｓｉ［６
００を熱酸化により変換した厚い５１ｏ２膜６と上記熱
酸化工程により基板１の酸化が進行するのを阻止するＳ
ｉ、Ｎ、膜を含む重ね合わせ膜５により構成される。厚
いＳｉｎ、膜６の形成過程で下地に残存する未酸化の微
結晶ＳＬ粒が酸化過程に発生する応力を緩和する効果、
及び基板酸化による体積膨張が解消される効果により段
差端部への応力集中が緩和されるためと考えられるが本
実施例に基づく半導体装置においては結晶欠陥の発生は
まったく見られなかった。尚、結晶欠陥の評価はクロム
酸カリウム（Ｋ２Ｃｒ２０．）０．１５モル％水溶液と
綿化水素水（ＩＩＦ）の混合比１：２のいわゆるセコ（
ＳｔミＣＣ０）エッチ液による１分間処理によった。一
方、第２図に示した従来方法による半導体装置において
は同上の結晶欠陥評価により１ａｎ２当り１０２〜１０
”ケの欠陥発生が見られた。第２図に示す方式で欠陥発
生を抑止する為には基板段差端を可能なかぎり鈍角に構
成し、かつ分離絶縁膜６１も薄く形成しなければ応力集
中による結晶欠陥の発生はさけられなかったが、本発明
による半導体装置においては能動素子形成領域を規定す
る重ね合わせ絶縁膜２〜４パターンに対し自己整合的に
ほぼ同一寸法で分離絶縁膜を形成できる。第２図に示し
た従来方式において能動素子形成領域間最小間隔４．５
μｍの場合に１（１１１２当り１０２ケの欠陥発生密度
であったのに対し、本実施例に基づけば２μｍ間隔以下
でも欠陥発生は見られず、高集積化が可能となった。さ
らに本実施例においては引き出し電極の側壁接続領域は
微結晶粒Ｓｉ膜６００のエツチング量のみで厳密に制御
でき、従来法で解消できなかったバードビーク成長によ
る側壁接続領域の減少や不確定性の問題なしに能動素子
形成領域の側壁と自己整合接続の引き出し電極を構成す
ることができた。

実施例　２ 第９図は本発明の第２の実施例を示す断面図である。前
記第１の実施例における第３図の状態において反応性イ
オンエツチングによるＳｉ基板］の異方性エツチング量
を０．２μｍとし、続いて３０μｍ厚のＳｉ、Ｎ４膜の
全面堆積、及び基板主表面と垂直方向への上記Ｓ　ｉ、
　Ｎ４膜の異方性エツチングをおこない段差側壁部に上
記Ｓｉ、Ｎ４膜を選択残置させた。この状態より再び反
応性イオンエツチングにより主表面と垂直方向へ０．３
μｍ異方性エツチングした後、８０％抱水ヒドラジンと
インプロパトル、及び１％界面活性剤を２００：２０：
１の割合で混合したエツチング液により液′ｇＬ６０℃
で２５分間処理し、０．３μｍｎの奥行きを有する横穴
をＳｊ基扱露出部に選択形成した。尚、本実施例におい
てはＳｉ基板１として基板方位（１，１１）のウェーハ
を用い、横穴奥行き方向は＜０１１＞方向に設定した。

１−、記の横穴エツチングにおいて、主表面と垂直なく
１１１＞軸方向にはエツチングがほとんど進行せずＳｉ
ｎ２膜２，４やＳ５Ｎ、膜３もまったくエツチングされ
なかった。尚、上記のエツチングはヒドラジン混合液に
よる必要はなく、例えば水酸化カリウＡ（ＫＯＨ）水溶
液のごとく異方性を有するエンチング液、さらには気相
１（ライエツチング法に基づいてもよい。ヒドラジン混
８ｋによる面方位依存エツチングによりグラフ１〜ベー
ス１２形成予定領域である単結晶領域下部に横穴した後
、１０ｎｍ厚の熱酸化Ｓ　ｉ　Ｏｚ　＠とＣＶＤ法によ
る３０ｎ　ｍ厚のＳＬ、Ｎ４膜の重ね合わせ絶縁膜５の
形成、及びＣＶＤ法によるＳ　ｉｏ２膜２０の堆積を連
続して行った。しかる後、７００ｎ　ｍ厚の微結晶粒Ｓ
ｉ膜６００の堆積工程以下前記第１の実施例に従って施
し半導体装置を製造した。

本実施例に従って製造された半導体装置においては厚い
分離絶縁膜６下部にＣＶＤ法による薄いＳｉｏ、膜２０
が構成されている。ＳｉＯ□膜２０の構成により微結晶
粒Ｓｉ膜６００を厚いＳｉｎ２分離絶縁膜６に変換する
熱酸化時間を前記第１の実施例の場合（３時間）の２／
３に大幅短縮することができた。上記酸化時間の短縮は
酸化工程において酸素がＳｉｎ２膜２０をも介して拡散
し、微結晶粒Ｓｉ膜６００の下部からも酸化が進行し得
る為と考えられる。さらに、本実施例に基づく半導体装
置においてはベース引き出し電極ｌＯ′形成等のエツチ
ング液程にさらされる分離絶縁膜６表面は熱酸化５ｉｎ
２膜で構成される。熱酸化Ｓｉｏ２膜はＣＶＤ・５ｉｎ
２膜と比較してエツチング速度も遅く、残留応力も極め
て低く、化学的物理的強度に優れている。分離絶縁膜を
ＣＶＤ法による絶縁膜で埋め込み構成した従来の半導体
装置においては分離絶縁膜形成後のエツチング工程によ
り分離絶縁膜の異常エツチングや残留応力に基づく結晶
欠陥が多々発生し良品歩留りを低下させていたが本発明
に基づく半導体装置においては上記不良はまったく生じ
なかった。本実施例においてもＣＶＤ−５ｉＯ２膜２０
を用いているが膜厚が０．１μｍと薄く、かつ内部に構
成されている事が上記の違いを生じさせたものと考えら
れる。

本実施例に基づけば従来技術では欠陥発生等で実現でき
なかった任意形状基板段差下部に制御性よく分離絶縁膜
６を構成でき、かつ任意形状段差側壁からの引き出し電
極を段差と自己整合で、接続面積の変動を生ずることな
く実現することができた。本実施例に基づく半導体装置
においてはＮ＋埋め込みコレクタ領域８とＰ＋グラフト
ベース１２間に分離絶縁膜６が構成されることによりベ
ース・コレクタ間耐圧を前記第２図に示したごとき従来
手法に基づく半導体装置等に比べて１．５倍。

約４■向上させることができた。

実施例３ 第１Ｏ図〜第１２図は本発明の他の実施例を示す断面図
である。先ず第１θ図から説明すると、前記第１の実施
例における第５図の状態よりレジスト膜７を除去してか
ら微結晶粒ＳＬ膜６００表面を熱酸化し、約５０ｎ　ｍ
厚の５ｉｎ２膜２１を形成した。次に０．３μｍ厚の微
結晶粒Ｓｉ膜６０１をＣＶＤ法により全面に堆積した後
、所望のベース引き出し電極パターンより０．３μｍ太
らせた逆パターンにより引き出し電極形成予定領域の微
結晶粒Ｓｉ膜６０１を選択的にエツチング除去した。薄
い５ｉｎ２１１５２１は上記パターニング時のエツチン
グ阻止の役割を有している。

次に第１１図について説明すると、第１０図の状態より
微結晶粒Ｓｉ膜６００、及び６０１を湿式熱酸化により
５１０２膜に完全に変換し分離絶縁膜６２とした。

次に露出している重ね合わせ絶縁膜５を熱燐酸液で選択
除去し、ベース引き出し電極用の多結晶Ｓｉ膜１３１を
ＣＶＤ法により堆積した。この状態より第１の実施例に
おける第４図〜第５図で示した手法を用い多結晶Ｓｉ膜
１３１の平坦化加工をおこなった。上記平坦化加工によ
りベース引き出し電極形成予定部に厚く、それ以外の段
差底部には薄く多結晶Ｓｉ膜１３１が選択残置される。

尚、所望により引き出し電極形成予定領域以外の薄い多
結晶５１Ｍ１３１は残置されない様に構成してもさしつ
かえない。上記選択残置の後、多結晶Ｓｉ膜１３１に加
速エネルギ３０ＫｅＶ、注入量ｌＸｌ０”磯−２の条件
でボロンの高濃度イオン打ち込みを施してから５ｉｎ２
膜４を除去した。

次に第１２図について説明すると、第１１図の状態より
ボロンの活性化熱処理によりグラフトベース１２を形成
し、続いて熱酸化法により薄く残置された多結晶Ｓｉ膜
１３１をＳｉｏ２膜に変換しベース引き出し電極ｌＯ′
　を形成した。しかる後、面記第１の実施例に従ってＮ
＋コレクタ拡散層１１、Ｐ−真性ベース領域１４、多結
晶Ｓｉエミッタ引き出し電極１６、Ｎ＋エミッタ拡散層
領域１５、及び表面保護絶縁膜１３０を形成した。

引き続き第１２図の状態より表面保護絶縁膜１３０の所
望箇所への開孔とアルミニウムを主成分とする金属膜の
被着とそのパターニングにより第８図に示した手法と同
様にしてベース電極１７、エミッタ電極１８、及びコレ
クタ電極１９を含む電極配線を形成し半導体装置を完成
させた。

本実施例に基づく半導体装置においてはベース引き出し
電極１０′　をあらかじめ形成しておいた分離絶縁膜６
２の段差を利用し、かつ接続を確保すべきＳｉ基板側壁
と自己整合的に構成できるので能動素子形成領域の側壁
から引き出し電極をとり出した後の表面形状を平坦に構
成できる。したがって引き出し電極１０’上で表面保護
絶縁膜１３０を介して交互するベース、エミッタ、コレ
クタの各電極１７〜１９を含む電極配線は平坦面上に配
置でき、断線不良等が解消された。

実施例４ 第１３図、及び第１４図は本発明の他の実施例を示す断
面図である。

先ず第１３図について説明すると、前記第１の実施例に
おける第３図の状態においてエミッタ、コレクタ形成予
定領域を囲うごとく２．５μｍ深さで幅０．８ｕｍの溝
をＳｉ基板１に選択形成した。上記加工にはＣ２Ｂｒ２
Ｆ４ガスを用いた反応性イオンエツチングによった。エ
ツチングマスクはレジスト膜であり、第３図におけるＳ
ｉ段差形成に用いたレジスト膜を残置させたまま上記選
択形成用レジスト膜と併用させてもよい。すなわち、上
記併用によりエミッタ、コレクタ形成予定領域と溝の一
方を自己整合の関係で上記深溝を形成することができる
。次にＳｉ基板１への深溝形成に用いたレジスト膜を除
去してから露出されているＳｉ基板１Δの熱酸化により
１０ｎｍ厚のＳｉＯ２膜形成と３０ｎｍ厚のＣＶＩ）Ｓ
ｉ、Ｎ４膜の全面堆積により重ね合わせ絶Ｒ膜５を形成
した。続いて０．１５μｍ厚の微結晶粒Ｓｉ膜６００を
ＣＶＤ法により全面堆積した。しかる後、表面を軽く熱
酸化してから前記第１の実施例に従いＳｉ基板段差底部
を埋めるごとくレジスト１模７の塗布とその平坦化ドラ
イエツチングにより段差上部の微結晶粒Ｓｉ膜６００面
を露出させた。次に微結晶粒Ｓｉ膜６００上の薄い５ｉ
０２膜をエツチングさせた後、マイクロ波エツチングに
より段差上部および段差側壁部の微結晶粒Ｓｉ膜６００
をエピタキシャル層９上面より０．３μｍ深さまでエツ
チングした。かくして第１３図に示した構造を得た。

次に第１４図について説明すると、第１３図の状態より
レジスト膜７を除去した後、湿式熱酸化法により微結晶
粒Ｓｉ膜６００を完全に酸化し、０．３μｍ厚のＳｉＯ
□膜６に変換して深溝内、及びエミッタ。

コレクタ形成予定領域間に分離絶縁膜６を形成した。尚
、深溝内に空隙が生ずる場合は空隙を埋めるごとく微結
晶粒Ｓｉ膜を堆積し、その平坦化エツチングにより空隙
部にのみ選択残置した後１表面部を再び熱酸化すること
により深溝内空隙を解消してもよい。

かくして得られた第１４図の状態より露出されている重
ね合わせ絶縁膜５′の選択除去を施した後、ベース引き
出し電極１０’等の形成以下の製造工程を前記第１の実
施例に従って実行することにより本実施例の半導体装置
は製造される。

本実施例に基づけば能動素子形成領域側壁における引き
出し電極接続領域を十分に制御しつつ、任意深さ、任意
間隔の複数溝を有する半導体括仮に溝と自己整合で分離
絶縁膜を同一工程で構成できる。したがって同一仕様の
溝ごとに分離絶縁膜を形成していた従来法に比べてＳ造
工程が短縮でき、製造工程中の余分の熱サイクルも省略
できるので欠陥発生の確率も低減できた。

前記第１から第４の各実施例における厚いＳｉＯ□膜４
はＳｉ基板ｌのパターニングマスクとしての役割を有す
るが、その他基板段差底部に分離絶縁膜６を段差端と自
己整合で構成する為の微結晶粒Ｓｉ膜６００の選択エツ
チングの為のマスクの役割、さらには能動素子形成領域
側壁からだけ選択的に引き出し電極と接続させる為に重
ね合わせ絶縁膜５の側壁部選択除去、及び引き出し電極
の一辺を段差側壁と自己整合で加工するマスクの役割も
合わせ有しており本発明で必須のものである。

実施例５ 第１５図は、隣接する凸部能動素子形成領域に導電型の
異なるチャネルを有する相補型電界効果トランジスタを
形成した本発明の異なる実施例を示したものである。同
図において、領域Ａにはｎチャネル電界効果トランジス
タを、そして領域ＢにはＰチャネル電界効果トランジス
タをそれぞれ形成している。領域Ａ、Ｂ間の凹部には前
記実施例１〜４と同様の構成で、素子間分離絶縁膜とし
てシリコン窒化膜を含む重ね合わせ膜５を介してその中
に微結晶粒Ｓｉ膜を熱酸化により酸化物絶縁膜に変換し
たシリコン熱酸化膜６が充てんされている。なお、同図
の５１はＰ型ウェル領域、５２は口型ウェル領域、５３
はゲート絶縁膜、５４はゲート電極（入力電極）、５５
はＮ＋ソース拡散層、５６はＮ＋ドレイン拡散層、５７
はＰ＋ドレイン拡１１！！！！ｊ、５８Ｐ”ソース拡散
層、５９はゲート保護絶縁膜、６０はゲート側壁絶縁膜
、６１は表面安定化絶縁膜、６２は接地電位電極、６３
は出力電極、そして６４は電源供給電極をそれぞれ示す
。

〔発明の効果〕

本発明によれば半導体基板の凸部に形成された能動素子
領域の側壁から引き出し電極を取り出す構成の半導体装
置において、引き出し電極下部の段差底部に構成すべき
分離絶縁膜を半導体基板自体への厚い熱酸化膜成長によ
ることなく構成でき、かつ分離絶縁膜成長過程において
も応力分散がなされるので結晶欠陥の発生を抑止できる
効果がある。本発明によれば能動素子形成領域間間隔、
すなわち分離絶縁膜領域幅を結晶欠陥の発生なしに４．
５μｍから２μｍ以下と従来よりも１／２倍以上に微細
化できるので半導体装置の超高集積化を実現する上で極
めて有効である。さらに本発明によればバードビークと
称される分離絶縁膜の余分のまわり込み現象を有しない
ので基板側壁における引き出し電極との接続領域を損な
うことなく、かつ基板段差側壁と自己整合で制御性よく
確保できる効果がある。さらに本発明によれば異なる深
さ、又は幅の溝内、さらには任意形状段差部に同一工程
で分離絶縁膜を能動素子形成領域端と自己整合で構成で
きるので製造工程を簡単化できる効果がある。また本発
明によれば半導体基板側壁での接続を行う引き出し電極
の形成後の表面を平坦化できるので上層配線の断線不良
を軽減できる効果がある。

【図面の簡単な説明】

第１図、及び第３図〜第８図は本発明の第１の実施例を
製造工程順に示した断面図、第２図は従来技術の一例を
示す断面図、第９図は本発明の第２の実施例を示す断面
図、第１Ｏ〜第１２図は本発明の第３の実施例を示す断
面図、第１３図、　１４図は本発明の第４の実施例を示
す断面図、第１５図は、本発明を相補型電界効果トラン
ジスタに応用した場合の第５の実施例を示す断面図であ
る。 図において。 ｌ・・・基板 ２・・・熱酸化ＳｉＯ２膜 ３・・・シリコン窒化膜 ４・・・厚いシリコン酸化膜 ５・・・シリコン窒化膜を含む重ね合わせ膜６・・・シ
リコン熱酸化膜 ８・・・埋め込み層 ９・・・エピタキシャル層（コレクタ領域）１０′・・
・ベース引き出し電極 １２・・・グラフトベース領域 １４・・・ベース領域 １５・・・エミッタ領域 代理人弁理士　　中　村　純之助 第１図 第２図 一２１４ 第９図 ９　５ｃｉｏｓｓｑ＋ 第１０図 第１２図 第１３図 第１４図

Claims (1)

1. 【特許請求の範囲】 １、同一主面上に複数個の凹凸段差の設けられた半導体
   基板と；前記半導体基板の凸部側壁の一部から凹部全面
   に渡り連続して設けられた難酸化性の第１の絶縁膜と；
   前記第１の絶縁膜を介して前記凹部内に積層された第２
   の絶縁膜と；前記複数の凸部の少なくとも１つに設けら
   れた能動素子領域と；前記能動素子領域の凸部側壁の一
   部で前記半導体基板と電気的に接続されると共に前記第
   ２の絶縁膜上に延在して形成された引き出し電極とを具
   備して成ることを特徴とする半導体装置。 ２、上記難酸化性の第１の絶縁膜が窒化膜から成ると共
   にその下地にシリコン酸化膜を有する重ね合わせ絶縁膜
   から成ることを特徴とする特許請求の範囲第１項記載の
   半導体装置。 ３、上記能動素子領域にバイポーラトランジスタが形成
   されると共に、凸部側壁に設けられた引き出し電極をベ
   ース電極としたことを特徴とする特許請求の範囲第１項
   もしくは第２項記載の半導体装置。 ４、上記凹部を隔てて隣接する凸部能動素子領域に相互
   に導電型の異なるチャネルを有する相補型電界効果トラ
   ンジスタを形成すると共に上記引き出し電極をソース及
   びドレーンの少なくとも一方の電極としたことを特徴と
   する特許請求の範囲第１項もしくは第２項記載の半導体
   装置。 ５、半導体基板の主表面上に少なくとも難酸化性絶縁膜
   を含む第１の絶縁膜を形成する工程と；前記第１の絶縁
   膜と前記半導体基板を同一パターンによりエッチング加
   工し、前記半導体基板上に複数個の凹凸段差を形成する
   工程と；前記工程で段差の設けられた半導体基板上に少
   なくとも難酸化性絶縁膜を含む第２の絶縁膜を形成する
   工程と；前記第２の絶縁膜上に半導体薄膜を形成する工
   程と；前記凸部側壁に近接した段差部における前記半導
   体薄膜を所定幅、上部端から一定の深さまで除去する工
   程と；前記工程によって残存した前記半導体薄膜を絶縁
   物に変換する工程とを少なくとも具備して成ることを特
   徴とする半導体装置の製造方法。 ６、上記半導体基板上に設けられた複数個の凸部の少な
   くとも１つには能動素子が形成されると共に前記能動素
   子の少なくとも１つの電極が前記凸部側壁から引き出さ
   れ、しかも前記引き出された電極が上記残存する半導体
   薄膜を絶縁膜に変換した膜上にまで延在させる工程を有
   することを特徴とする特許請求の範囲第５項記載の半導
   体の製造方法。