JP2003110015A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】素子分離溝内に充填した埋め込み膜がエッチン
グ除去されることを抑制する半導体装置の製造方法を提
供する。 【解決手段】素子分離トレンチ１２を有するシリコン基
板１１の表面に有機ＳＯＧ膜１３を堆積し、これに不純
物を注入して改質ＳＯＧ膜１３ａとする。これを化学機
械研磨して基板１１の素子形成面の高さに平坦化する。
続いて、この素子形成面に不純物を注入して拡散層１５
を形成し、さらにこの拡散層１５の表層１６を金属シリ
サイドとする。そして、この上面に層間絶縁膜１７を堆
積したのち、これにコンタクトホール１８をパターニン
グ形成する。この工程において、コンタクトホール１８
のパターンがトレンチ１２にずれ込んでも改質ＳＯＧ膜
１３ａはそのエッチングレートが低いため食刻されず、
トレンチ１２側壁は露出しない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、素子と素子とを分
離する素子分離溝（トレンチ）を利用した半導体装置の
製造方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路装置の大規模化、
高集積化がすすむにつれて、半導体装置への微細化の要
求が高まっている。そして、こうした半導体装置の微細
化要求が高まるにつれて、素子の微細化とともに、素子
と素子とを電気的に分離する素子分離領域の縮小化も求
められている。

【０００３】この素子分離領域の縮小化のためには、こ
れまで一般的に用いられているＬＯＣＯＳ（Local Oxid
ation of Silicon）分離法に代わって、トレンチ分離法
が用いられるようになってきている。このトレンチ分離
法では、半導体基板の素子形成領域以外の部分に溝（ト
レンチ）を掘ってその溝内部を誘電体（絶縁物）で充填
することにより素子分離を行う。こうした構成とするこ
とによって素子間の分離距離を基板中に深くとることが
できるため、トレンチ分離法ではＬＯＣＯＳ分離法など
と比較して隣接する素子間の分離幅を著しく縮小するこ
とができるようになる。

【０００４】ところで、こうしたトレンチ分離法によっ
て素子分離領域が縮小されるとともに素子自体の微細化
が進められると、半導体装置を加工形成する寸法の余裕
代がいっそう厳しく制限されてくる。たとえば、シリコ
ン基板上に形成されたＭＯＳ（Metal Oxide Semiconduc
tor ）トランジスタの素子層（拡散層）と上層配線との
接続工程においては、以下のような情況となっている。

【０００５】図４（ａ）〜（ｃ）は、上記ＭＯＳトラン
ジスタの素子層と上層配線との接続工程において加工形
成されるシリコン基板の部分断面図を示している。図４
（ａ）に示したようにこの工程においてはまず、トレン
チ分離されたシリコン基板４１の素子形成領域４２の上
面に素子の拡散層４３を形成してその上層にシリサイド
層４４を形成したのち、層間絶縁膜４５を形成する。こ
こで、シリサイド層４４は拡散層４３とともに素子層４
６をなしており、拡散層４３のシート抵抗を低減させる
ために設けられるものである。続いて、素子層４６と上
層配線とを接続する層間配線（プラグ）を埋め込むため
のコンタクトホールを、層間絶縁膜４５を貫通して形成
する。このコンタクトホールは、層間絶縁膜４５上にパ
ターニング形成されたフォトレジストをマスクとした異
方性エッチングにより形成される。当然ながら、このフ
ォトレジストの開口パターン、すなわちコンタクトホー
ル形成パターンは、素子形成領域４２内に的確に位置合
わせされることが望ましい。しかしながら、微細化のた
めに素子形成領域４２が縮小されるにつれて、このコン
タクトホール形成パターンを同素子形成領域４２内に完
全に収めるように位置合わせすることはしだいに困難に
なってくる。そしてついには、図４（ｂ）に示したよう
に、コンタクトホール形成パターンであるフォトレジス
ト４７の開口が、素子形成領域４２からトレンチ４８の
形成されている素子分離（ＳＴＩ：Shallow Trench Iso
lation）領域４９にずれ込んで形成されてしまうように
なる。

【０００６】ここで、上記トレンチ４８に埋め込まれる
埋め込み膜６１としては通常、高密度プラズマ励起（Ｈ
ＤＰ−）ＣＶＤ法やＴＥＯＳ−Ｏ3 ＣＶＤ法などによっ
て形成されるシリコン酸化膜が用いられる。そして、こ
れらの方法により形成された埋め込み膜６１は、フォト
レジスト４７の開口がＳＴＩ領域４９にずれ込んで形成
された場合には、コンタクトホール形成のための異方性
エッチングにより層間絶縁膜４５とともに食刻されてし
まう。

【０００７】すなわち、ＳＴＩ領域４９にずれ込んで開
口したフォトレジスト４７をマスクとして異方性エッチ
ングを行うと、図４（ｃ）に示したように、トレンチ４
８に充填されている埋め込み膜６１の一部までもがエッ
チング除去されて、トレンチ４８の側壁を露呈させてし
まうことになる。これは通常、シリコン基板全面にわた
る素子の加工ばらつき等を考慮してもコンタクトホール
５１が素子層４６と電気的に確実に接続されるように、
層間絶縁膜４５をオーバエッチングするためである。そ
して、フォトレジスト４７のＳＴＩ領域４９へのずれ込
み量が大きい場合には、露呈したトレンチ４８の側壁に
シリコン基板４１と拡散層４３との間に構成されるｐｎ
接合の界面までもが露呈してしまうおそれがある。

【０００８】こうして上記ｐｎ接合界面が露呈したトレ
ンチ４８の側壁に通じるコンタクトホール５１に対して
層間配線材料が充填されると、上記トレンチ４８内のエ
ッチング除去部分５０にも同配線材料が充填されること
になる。そのため、トレンチ４８の側壁において露呈し
たｐｎ接合界面には、そこに充填される配線材料による
短絡パスが形成されてしまう（ショートしてしまう）。
その結果、その短絡パスを介した素子の接合リーク電流
の増加を招き、ひいては素子として機能しなくなること
もある。

【０００９】そこで従来、こうした露呈面５２における
ｐｎ接合界面の短絡パスの形成を防止するために、コン
タクトホール５１の形成後に、素子の拡散層４３に注入
した不純物をコンタクトホール５１から注入（コンタク
ト注入）するようにしている。図５は、このコンタクト
注入によりトレンチ４８のエッチング除去部分５０の露
呈面５２から上記不純物が注入された場合に、その露呈
面５２から拡散層４３が拡がる様子を示したものであ
る。この場合上記露呈面５２は拡がった拡散層４３ａに
より占められるため、ｐｎ接合の接合面が露呈すること
はない。その結果、上記エッチング除去部分５０を含む
コンタクトホール５１に層間配線材料が充填されても、
露呈面５２におけるｐｎ接合界面の短絡パスの形成を防
止することができるようになる。

【００１０】

【発明が解決しようとする課題】ところで、上記コンタ
クト注入を行うことにより、トレンチ４８の側壁の露呈
面５２におけるｐｎ接合界面の短絡パスの形成を防止す
ることは可能ではある。ただしこの場合、拡散層４３の
シート抵抗を低減させる目的で形成したシリサイド層４
４の抵抗が増大してしまう。これはコンタクト注入によ
りシリサイド層４４にも上記不純物が注入されてしまう
ためである。

【００１１】このように、コンタクト注入を行った場
合、素子の接合リーク電流の増加を抑制することはでき
るものの、動作速度に関わるシリサイド層のシート抵抗
を増大させてしまうことにもなる。そこで、素子および
素子分離領域が微細化されて層間絶縁膜に形成したコン
タクトホールが素子分離領域にずれ込んだ場合であって
も、素子特性に影響を与えることのない素子分離領域を
形成することが切望されている。

【００１２】なお、上記ＭＯＳトランジスタに限らず、
素子層と電気的に接続するためのコンタクトホールを層
間絶縁膜に形成する際にその寸法の余裕代が問題となる
こうした実情は、他の素子たとえばバイポーラトランジ
スタなどにおいてもおおむね共通したものとなってい
る。

【００１３】本発明は、上記実情に鑑みてなされたもの
であり、その目的は、素子分離溝内に充填した埋め込み
膜がエッチング除去されることを抑制する半導体装置の
製造方法を提供することにある。

【００１４】

【課題を解決するための手段】以下、上記目的を達成す
るための手段およびその作用効果について記載する。請
求項１に記載の発明は、半導体装置の製造方法として、
半導体基板に形成した素子分離溝に埋め込み膜を充填す
ることによって当該基板に形成する素子間を電気的に分
離するとともに、それら素子を形成したのちにはその上
面に絶縁膜を堆積してこの絶縁膜に対して前記素子と電
気的に接続する埋め込み配線のための接続孔を異方性エ
ッチングにより形成するものであって、前記埋め込み膜
は有機ＳＯＧ膜を含み、前記有機ＳＯＧ膜は少なくとも
前記素子分離溝内の上縁部近傍に位置することをその要
旨とする。

【００１５】通常、上記絶縁膜としては化学的気相成長
（ＣＶＤ：Chemical Vapor Deposition ）法などを用い
て堆積したシリコン酸化膜が用いられる。そして、有機
ＳＯＧ膜は、上記接続孔を形成するためのこのシリコン
酸化膜の異方性エッチングに対して低いエッチングレー
トを有する。この点上記方法によれば、上記接続孔の形
成パターンがたとえ素子の形成領域から素子分離溝にず
れ込んで位置合わせされた部分があったとしても、埋め
込み膜のエッチングレートを絶縁膜のそれと比較して低
いものとすることができる。このため、半導体基板全面
にわたる加工ばらつきの吸収のために上記接続孔をオー
バエッチングして形成しても、上記素子分離溝内の埋め
込み膜がエッチング除去されるのを好適に抑制すること
ができるようになる。これにより、上記接続孔の位置合
わせの余裕代を大きくすることができるため、上記素子
の特性に影響を与えることなく同素子の微細化をいっそ
うすすめることができるようになる。なお、ＳＯＧ（Sp
in On Glass ）とは、シラノール（Ｓｉ（ＯＨ）4 ）を
アルコールに溶かしたものであり、ＳＯＧ膜はこれを回
転塗布したのちにベーキングして形成されるものであ
る。有機ＳＯＧ膜は、その原料に有機成分を含んで構成
される。

【００１６】また、請求項２に記載の発明は、半導体装
置の製造方法として、半導体基板に形成した素子分離溝
に埋め込み膜を充填することによって当該基板に形成す
る素子間を電気的に分離するとともに、それら素子を形
成したのちにはその上面に絶縁膜を堆積してこの絶縁膜
に対して前記素子と電気的に接続する埋め込み配線のた
めの接続孔を異方性エッチングにより形成するものであ
って、前記埋め込み膜は改質させる処理が施されたＳＯ
Ｇ膜を含み、前記ＳＯＧ膜は少なくとも前記素子分離溝
内の上縁部近傍に位置することをその要旨とする。

【００１７】通常、上記絶縁膜としては化学的気相成長
（ＣＶＤ：Chemical Vapor Deposition ）法などを用い
て堆積したシリコン酸化膜が用いられる。そして、改質
される処理が施されたＳＯＧ膜は、上記接続孔を形成す
るためのこのシリコン酸化膜の異方性エッチングに対し
て低いエッチングレートを有する。この点上記方法によ
れば、上記接続孔の形成パターンがたとえ素子の形成領
域から素子分離溝にずれ込んで位置合わせされた部分が
あったとしても、埋め込み膜のエッチングレートを絶縁
膜のそれと比較して低いものとすることができる。この
ため、半導体基板全面にわたる加工ばらつきの吸収のた
めに上記接続孔をオーバエッチングして形成しても、上
記素子分離溝内の埋め込み膜がエッチング除去されるの
を好適に抑制することができるようになる。これによ
り、上記接続孔の位置合わせの余裕代を大きくすること
ができるため、上記素子の特性に影響を与えることなく
同素子の微細化をいっそうすすめることができるように
なる。なお、改質される処理が施されたＳＯＧ膜は、上
記接続孔に埋め込み配線を充填する処理の際に膜質の安
定性を高くすることができるようになる。また、改質さ
れる処理を施したＳＯＧ膜を上記素子分離溝全体に対し
て充填した場合には、上記接続孔の位置合わせの余裕代
をいっそう大きくすることができるようになる。

【００１８】また、請求項３に記載の発明は、請求項２
に記載の半導体装置の製造方法において、前記埋め込み
膜をＳＯＧ膜に改質させる処理としてイオン注入法を用
いることをその要旨とする。

【００１９】上記方法によれば、上記埋め込み膜をＳＯ
Ｇ膜に改質させる処理を容易にかつ制御性よく行うこと
ができるようになる。また、請求項４に記載の発明は、
請求項３に記載の半導体装置の製造方法において、前記
イオン注入に用いるイオンとして、フッ化シリコンイオ
ン、フッ化ボロンイオン、アルゴンイオン、ボロンイオ
ン、および窒素イオンからなるグループから選択された
少なくとも１つのイオンを用いることをその要旨とす
る。

【００２０】上記方法によれば、上記埋め込み膜をＳＯ
Ｇ膜に改質させる処理を好適に行うことができるように
なる。そして、請求項５に記載の発明は、半導体装置の
製造方法として、半導体基板に形成した素子分離溝に埋
め込み膜を充填することによって当該基板に形成する素
子間を電気的に分離するとともに、それら素子を形成し
たのちにはその上面に絶縁膜を堆積してこの絶縁膜に対
して前記素子と電気的に接続する埋め込み配線のための
接続孔を異方性エッチングにより形成するものであっ
て、前記埋め込み膜として、前記異方性エッチングに対
するエッチングレートが前記層間絶縁膜のそれよりも低
い材料を用いることを要旨とする。

【００２１】上記方法によれば、上記接続孔の形成パタ
ーンがたとえ素子の形成領域から素子分離溝にずれ込ん
で位置合わせされた部分があったとしても、埋め込み膜
のエッチングレートを絶縁膜のそれと比較して低いもの
とすることができる。このため、半導体基板全面にわた
る加工ばらつきの吸収のために上記接続孔をオーバエッ
チングして形成しても、上記素子分離溝内の埋め込み膜
がエッチング除去されるのを好適に抑制することができ
るようになる。これにより、上記接続孔の位置合わせの
余裕を大きくすることができるため、上記素子の特性に
影響を与えることなく同素子の微細化をいっそうすすめ
ることができるようになる。

【００２２】

【発明の実施の形態】（第１の実施の形態）以下、本発
明にかかる半導体装置の製造方法をＭＯＳトランジスタ
に適用した一実施の形態について、図１〜図３を使って
説明する。

【００２３】図１は、シリコン基板１１にトレンチ１２
を形成して、これに埋め込み膜を充填する過程を示す部
分断面図である。また、図３はこのシリコン基板１１の
部分平面図を示しており、図３に示したＡ−Ａ線に沿っ
て切断したときの断面を図１として示している。図３に
おいて、矩形部２１ａ〜２１ｄが素子形成領域であり、
それ以外の部分２２は素子分離領域である。素子分離領
域２２は、シリコン基板１１の表面がエッチングにより
テーパ状に掘削除去されており、したがって素子形成領
域２１ａ〜２１ｄは図３の紙面上方に凸状に加工形成さ
れた形状となっている。また、符号２３はゲート電極を
示している。素子形成領域２１ａ〜２１ｄは、図３にお
いて「Ｓ」および「Ｄ」により示したように、素子のデ
バイス活性領域（ソースおよびドレイン）となる。

【００２４】図１（ａ）に示したように、このトレンチ
１２に埋め込み膜を充填する工程ではまず、シリコン基
板１１上にシリコン酸化膜２６とシリコン窒化膜２７と
を形成し、これらをマスクとした異方性エッチングによ
りシリコン基板１１にトレンチ１２を形成する。続い
て、このトレンチ１２を形成した基板表面に有機ＳＯＧ
膜１３を堆積する（図１（ｂ））。そして、この堆積し
た有機ＳＯＧ膜１３の上面から同有機ＳＯＧ膜１３を改
質させる不純物を注入する（図１（ｃ））。このとき注
入する不純物としてはたとえば、フッ化シリコンイオ
ン、フッ化ボロンイオン、アルゴンイオン、ボロンイオ
ン、および窒素イオンからなるグループから選択された
少なくとも１つのイオンを用いることが好ましい。これ
により有機ＳＯＧ膜１３は改質されて改質ＳＯＧ膜１３
ａとなり、後述のコンタクトホールにプラグを充填する
工程において、その素子分離機能をより安定したものと
することができるようになる。さらに、得られた膜の表
面を化学機械研磨（ＣＭＰ：Chemical Mechanical Poli
shing ）法によりシリコン窒化膜２７の上面が露呈する
まで研磨して平坦化する（図１（ｄ））。なお、この表
面の平坦化に際してはエッチバック法を用いてもよい。

【００２５】図２は、続いて行われる素子の形成とそれ
に配線を施す過程を、先に示した図３のＡ−Ａ線に沿っ
た断面により示す図である。この工程においてはまず、
ゲート絶縁膜（図示略）およびゲート電極２３（図３参
照）を適宜形成したのちに、図２（ａ）に示した領域２
１ａおよび２１ｃ等の素子形成領域に不純物を注入して
素子のデバイス活性領域となる拡散層１５を形成する。
続いて、ゲート電極２３や拡散層１５のシート抵抗を低
減させるために、それら表面にチタン（Ｔｉ）、コバル
ト（Ｃｏ）、あるいはニッケル（Ｎｉ）などによるシリ
サイド層１６を形成する（図２（ｂ））。続いて、この
表面にＣＶＤ法などにより層間絶縁膜１７を堆積する
（図２（ｃ））。そして、この層間絶縁膜１７の上面に
パターニング形成したフォトレジスト（図示略）をマス
クとして、異方性エッチングにより同層間絶縁膜１７に
コンタクトホール１８を形成する。この異方性エッチン
グに際しては、コンタクトホール１８を確実に素子に到
達して形成できる程度にオーバエッチングする。この場
合、コンタクトホール１８を形成するパターンの一部
が、図２（ｄ）に示したように、素子形成領域２１ａお
よび２１ｃ等から素子分離領域であるトレンチ１２の形
成部にずれ込んで位置合わせされても、その部位１９に
おいてトレンチ１２に充填された埋め込み膜の食刻は著
しく低減される。これは、トレンチ１２への埋め込み膜
として上記異方性エッチングに対してエッチングレート
の低い改質ＳＯＧ膜１３ａが用いられているためであ
る。なお、トレンチ１２に埋め込んだ有機ＳＯＧ膜１３
に対して改質処理を行わない場合であっても、上記異方
性エッチングに対する埋め込み膜のエッチングレートを
低いものとすることができる。

【００２６】以上説明したように、この第１の実施の形
態にかかる半導体装置の製造方法によれば、以下のよう
な効果を得ることができるようになる。 （１）シリコン基板１１に形成したトレンチ１２への埋
め込み膜として有機ＳＯＧ膜を用いるようにしている。
このため、層間絶縁膜１７にコンタクトホール１８をエ
ッチング形成する際に、コンタクトホール１８を形成す
るためのパターンの一部がトレンチ１２にずれ込んで位
置合わせされた場合であっても、オーバエッチングによ
るトレンチ１２に充填された埋め込み膜の食刻は著しく
抑制されるようになる。このため、たとえこのコンタク
トホール１８にプラグが充填されても、トレンチ１２の
側壁において拡散層１５とシリコン基板１１とを短絡す
るパスの形成が回避されるようになる。こうして、図５
に示したコンタクト注入を行うことなく、すなわち図２
に示したシリサイド層１６のシート抵抗を増大させるこ
となくトレンチ１２の側壁部における接合リーク電流の
増加を防止することができるようになる。また、コンタ
クト注入を必要としないため、接合リーク電流の増加を
防止するための半導体装置の製造工程数が増加するのを
回避することができるようになる。したがって、コンタ
クトホール１８を拡散層１５内に完全に位置合わせする
ことができない場合であっても、特性の良好な素子を従
来より少ない工程数により形成することができるように
なる。

【００２７】（２）上記（１）により、素子の微細化を
いっそうすすめることができるようになる。 （３）トレンチ１２に有機ＳＯＧ膜１３を堆積したのち
に、同膜１３に対して改質処理を行うようにした。これ
により、埋め込み膜としての膜質がより安定したものと
なり、コンタクトホール１８へのプラグ形成もより好適
に行うことができるようになる。そして、この改質処理
は、上述のフッ化シリコンイオン、フッ化ボロンイオ
ン、アルゴンイオン、ボロンイオン、および窒素イオン
からなるグループから選択された少なくとも１つのイオ
ンを有機ＳＯＧ膜１３に注入して施されるため、容易に
かつ制御性よく行うことができるようになる。

【００２８】（４）また、トレンチ１２への埋め込み膜
として比誘電率の低い有機ＳＯＧ膜を用いるため、ゲー
ト電極２３のシリコン基板１１に対する静電容量を低減
することができるようになる。このため、入出力容量の
より小さい特性のよい素子を形成することができるよう
にもなる。

【００２９】（第１の実施の形態の変形例）なお、上記
第１の実施の形態は以下のように変更して実施してもよ
い。 ・トレンチ１２に有機ＳＯＧ膜１３を充填する前に、そ
の表面に酸化膜を形成しておいてもよい。この場合、ト
レンチ１２による素子分離特性がより向上するととも
に、有機ＳＯＧ膜１３のトレンチ１２への密着性も向上
させることができるようになる。

【００３０】・有機ＳＯＧ膜１３の改質処理は、必ずし
も不純物の注入によらなくてもよい。たとえば、電子線
照射等にて有機ＳＯＧ膜１３に適宜のエネルギーを与え
ることによっても同有機ＳＯＧ膜１３を改質した改質Ｓ
ＯＧ膜１３ａにすることができる。

【００３１】・有機ＳＯＧ膜１３に対する改質処理は必
ずしも必要ではない。改質処理を行わない場合であって
も、上記第１の実施の形態に準じた効果を得ることがで
きる。またこの場合、有機ＳＯＧ膜１３を改質した場合
と比較して比誘電率をさらに低いものとすることができ
るようになる。

【００３２】・層間絶縁膜１７は、必ずしもＣＶＤ法に
より形成しなくてもよい。このほかにもたとえば、スパ
ッタ法やＳＯＧ法によって形成してもよい。 ・上記第１の実施の形態の対象となる素子は、ＭＯＳト
ランジスタに限定されない。本実施の形態に示した半導
体装置の製造方法は、たとえば、ＭＯＳ以外のＭＩＳ
（Metal Insulator Semiconductor ）構造を有するトラ
ンジスタにも、またバイポーラトランジスタにも適用す
ることができる。

【００３３】・半導体基板は、シリコン基板に限定され
ない。半導体素子を形成することのできる任意の半導体
基板に対しても、本実施の形態に示した半導体装置の製
造方法を広く適用することができる。

【００３４】（第２の実施の形態）近年、半導体集積回
路装置の大規模化、高集積化がすすむにつれて、半導体
装置への微細化の要求が高まっている。そして、こうし
た半導体装置の微細化要求が高まるにつれて、素子の微
細化とともに、素子と素子とを電気的に分離する素子分
離領域の縮小化も求められている。

【００３５】この素子分離領域を縮小する手法として、
これまで一般的に用いられているＬＯＣＯＳ（Local Ox
idation of Silicon）分離法に代わって、トレンチ分離
法が用いられるようになってきている。このトレンチ分
離法では、半導体基板の素子形成領域以外の部分に溝
（トレンチ）を掘ってその溝内部を誘電体（絶縁物）で
充填することにより素子分離を行う。こうした構成とす
ることによって素子間の分離距離を基板中に深くとるこ
とができるため、ＬＯＣＯＳ分離法などによる素子分離
の場合と比較して隣接する素子間の分離幅を著しく縮小
することができるようになる。

【００３６】ここで、半導体基板、たとえばＭＯＳ（Me
tal Oxide Semiconductor ）トランジスタを形成するた
めのシリコン基板は、一般に以下の（イ）〜（ニ）の工
程を経て素子分離領域を構成するトレンチが形成される
（図示略）。

【００３７】（イ）シリコン基板の表面を熱酸化してパ
ッド酸化膜を形成する。 （ロ）その表面に化学的気相成長（ＣＶＤ：Chemical V
apor Deposition ）法によりシリコン窒化膜を堆積す
る。

【００３８】（ハ）そのシリコン窒化膜をフォトリソグ
ラフィ技術を用いてパターニングする。 （ニ）パターニングしたシリコン窒化膜をマスクとし
て、異方性エッチングによりトレンチを所望の深さにパ
ターニング形成する。

【００３９】図６は、こうして加工されたシリコン基板
７１の部分平面図を示している。図６において、矩形部
７２ａ〜７２ｄが素子形成領域であり、それ以外の部分
７３は素子分離領域である。素子分離領域７３では、シ
リコン基板７１の表面がエッチングにより一様な深さに
掘削除去されており、素子形成領域７２ａ〜７２ｄとの
境界においてはその断面がテーパ部を有するトレンチ形
状をなしている。すなわち、図６において素子形成領域
７２ａ〜７２ｄは紙面上方に凸状の形状をなしている。
なお、図６において一点鎖線で示した部分７４は、のち
にゲート電極が形成される部分を表している。また、上
記トレンチ形状は必ずしもテーパ部を有したものとする
必要はない。

【００４０】続いて、このシリコン基板７１は、一般に
以下の（ホ）〜（リ）の手順によりその素子分離領域７
３を構成するトレンチに埋め込み膜が充填される。な
お、図７はこのときの基板の積層構造の変化を、図６の
Ｂ−Ｂ線に沿った部分断面により示す図である。ここ
で、図６および図７に示したトレンチ７８ａは素子形成
領域７２ａおよび７２ｂにて挟まれた比較的開口面積の
小さい素子分離領域の凹部を指したものであり、他方ト
レンチ７８ｂは比較的開口面積の大きい素子分離領域の
凹部を指したものである。

【００４１】（ホ）上記（ニ）により素子分離領域７３
にトレンチが形成されたシリコン基板７１の表面に、シ
リコン窒化膜７７の上面を超える高さまで、埋め込み膜
７５としてのシリコン酸化膜をＣＶＤ法により堆積する
（図７（ａ））。

【００４２】（ヘ）熱処理を施して埋め込み膜７５を緻
密化させる。 （ト）シリコン窒化膜７７をストッパ膜として化学機械
研磨（ＣＭＰ：Chemical Mechanical Polishing ）法に
より、同シリコン窒化膜７７の表面が露呈するまで研磨
し、積層膜の表面を平坦化する（図７（ｂ））。

【００４３】（チ）表面に露呈したシリコン窒化膜７７
をリン酸等によりエッチング除去する（図７（ｃ））。 （リ）さらに、フッ酸系の薬液によりパッド酸化膜７６
をエッチング除去する。

【００４４】そして、こうして得られた基板の素子形成
領域にはこののち、一般に以下の（ヌ）〜（レ）の工程
により素子が形成される（図示略）。 （ヌ）素子形成領域において露呈しているシリコン基板
を熱酸化して、その表面に犠牲酸化膜を形成する。この
犠牲酸化膜は、次工程のイオン注入の際に不要な不純物
がシリコン基板７１に混入しないように意図して設けら
れる。

【００４５】（ル）その犠牲酸化膜を介して基板の素子
形成領域にイオン注入を行い、素子のデバイス活性領域
（ソースおよびドレイン）を形成する。 （ヲ）犠牲酸化膜をフッ酸系の薬液にてエッチング除去
する。

【００４６】（ワ）露呈したシリコン基板の表面を熱酸
化してゲート酸化膜を形成する。 （レ）ゲート電極を形成する。ところで、ＣＶＤ法によ
り得られるシリコン酸化膜（図７の符号７５）は、工程
（ヘ）による熱処理を施した場合であっても一般に熱酸
化により得られるシリコン酸化膜よりもフッ酸系の薬液
に対してエッチングレートの高い特性を有している。こ
のため、上記工程（リ）および（ヲ）において、それぞ
れパッド酸化膜７６および犠牲酸化膜をフッ酸系の薬液
によってエッチング除去する際には、トレンチへの埋め
込み膜７５の方がそれら熱酸化膜よりも速く食刻される
ことになる。その結果、たとえば図７（ｃ）に示したパ
ッド酸化膜７６をエッチング除去すると、図８（ａ）お
よび（ｂ）にその拡大断面図を示すように、トレンチ７
８ａおよび７８ｂの上縁部７９にフッ酸の食刻による膜
減りを生じる（図８（ａ）および（ｂ））。そして、同
部位７９においてはシリコン基板の一部が露呈してしま
う。また、符号７８ｂに示したように、素子分離領域に
広く開口している部分には、上記工程（ト）のＣＭＰ法
を用いた積層膜表面の平坦化処理によってその中央部８
０にディッシングといわれる異常な膜減りを生じること
がある（図８（ｂ））。

【００４７】こうしたトレンチ上縁部７９における異常
な膜減りは、その部位での電界集中によるリーク電流の
増加を招く要因となる。また、素子分離領域に広く開口
したトレンチ開口部の中央部８０におけるディッシング
は、半導体装置としての絶縁不良やその後工程における
加工不良などを招く要因となる。

【００４８】そこで本実施の形態においては、トレンチ
に充填する埋め込み膜について意図しない膜減りを抑制
することのできる半導体装置の製造方法を提供する。図
９は、本実施の形態にかかる、シリコン基板上に形成し
た素子分離領域のトレンチに埋め込み膜を充填する様子
をその拡大断面により示す図である。そして、その加工
形成は以下の工程により行われる。これは上述の工程
（ホ）〜（リ）に相当する。

【００４９】（ホ’）上記工程（ニ）により素子分離領
域７３としてトレンチが形成されたシリコン基板７１の
表面に、シリコン窒化膜７７の上面を超える高さまで、
埋め込み膜７５としてのシリコン酸化膜をＣＶＤ法によ
り堆積する（図９（ａ））。ここで、先に示した図７と
同様、図９における符号７８ａおよび７８ｂは、それぞ
れ図６に示したトレンチ７８ａおよび７８ｂに対応して
いる。この場合、たとえばトレンチの掘削深さＤを「３
５０ｎｍ」、パッド酸化膜７６の膜厚Ｔｐを「２０ｎ
ｍ」、シリコン窒化膜７７の膜厚Ｔｎを「１５０ｎ
ｍ」、トレンチに堆積する埋め込み膜７５の膜厚Ｔｆを
「６００ｎｍ」とする。

【００５０】（ホ’’）上記（ホ’）により得られた表
面に窒素イオンを、注入エネルギー「５０〜２２０ｋｅ
Ｖ」、注入量「１×１０＾15〜１×１０＾18 ｉｏｎｓ
／ｃｍ2 」にて注入する。ここで記号「＾」はべき乗を
意味するものであり、「＾15」は「１５乗」を示してい
る。このイオン注入に際しては、窒素イオンの注入深さ
が素子のデバイス活性領域上面付近となるようにその注
入エネルギーを設定する。

【００５１】（ヘ’）得られた積層基板に対して、「９
００〜１２００℃、０．５〜４時間」の条件にて熱処理
を施す。たとえば、先に例示したトレンチの掘削深さ
Ｄ、およびパッド酸化膜膜厚Ｔｐ、シリコン窒化膜膜厚
Ｔｎ、埋め込み膜膜厚Ｔｆの値に対応して、窒素イオン
を注入エネルギー「１２０ｋｅＶ」、注入量「１×１０
＾16 ｉｏｎｓ／ｃｍ2 」にて注入する。このとき窒素
イオンの注入深さは約「３００ｎｍ」となる。そして、
これを窒素（Ｎ2 ）雰囲気中で「１０００℃、０．５時
間」の条件にて熱処理を施す。これにより、図９（ｂ）
に示すように、埋め込み膜７５を緻密化させて膜７５ａ
にするとともに、注入した窒素イオンを拡散させつつ埋
め込み膜７５ａを構成するシリコン酸化膜をその領域に
おいて窒化（ＳｉＯＮ化）して窒化層８１を形成する。
こうして、トレンチの掘削深さＤ、およびパッド酸化膜
膜厚Ｔｐ、シリコン窒化膜膜厚Ｔｎ、埋め込み膜膜厚Ｔ
ｆの各々を先に例示した値とした場合に、埋め込み膜の
窒化層８１を素子のデバイス活性化領域上面高さに形成
することができる。そして窒化層８１において、埋め込
み膜７５ａのフッ酸系の薬液に対するエッチングレート
を低くすることができるようになる。また、同窒化層８
１においては、ＣＭＰ法による平坦化に対してそのリム
ーバルレートを低くすることにもなる。

【００５２】（ト’）シリコン窒化膜７７をストッパ膜
としてＣＭＰ法により、同膜７７の表面が露呈するまで
研磨し、積層膜の表面を平坦化する（図９（ｃ））。 （チ’）得られた表面に露呈しているシリコン窒化膜７
７をリン酸等によりエッチング除去する（図９
（ｄ））。

【００５３】（リ’）さらに、フッ酸系の薬液によりパ
ッド酸化膜７６をエッチング除去する。ここで、上記工
程（リ’）においては、素子分離領域に充填した埋め込
み膜の内層に、窒化によってフッ酸系の薬液に対してエ
ッチングレートが低くなった窒化層８１が形成されてい
る。このため、同工程においてフッ酸によりエッチング
されたのちの積層膜は、図１０（ａ）および（ｂ）に示
すように、トレンチ７８ａおよび７８ｂの上縁部７９ａ
においてフッ酸の食刻による膜減りが抑制された断面形
状となる。したがって、同部位７９ａにおいてはシリコ
ン基板７１の一部が露呈することがない。また、符号７
８ｂに示したように、素子分離領域に広く開口している
部分には、上記工程（ト’）のＣＭＰ法による積層膜表
面の平坦化処理において、その中央部８０ａにディッシ
ングによる異常な膜減りを生じることがない。

【００５４】なお、ここで述べた窒素イオンの注入によ
り形成された埋め込み膜の窒化層８１は、続いて行われ
る上記工程（ヌ）〜（レ）における犠牲酸化膜のエッチ
ング除去に対しても同様の機能を果たす。すなわち、同
窒化層８１においてはフッ酸系の薬液に対するエッチン
グレートが低いため、犠牲酸化膜のエッチング除去に際
しても埋め込み膜７５ａのトレンチの上縁部における膜
減りが抑制される。

【００５５】以上説明したように、この第２の実施の形
態にかかる半導体装置の製造方法によれば、以下のよう
な効果を得ることができるようになる。 （１）フッ酸系の薬液によりパッド酸化膜７６をエッチ
ング除去する際に、トレンチ７８ａおよび７８ｂの上縁
部７９ａにおいて、フッ酸の食刻による埋め込み膜７５
ａの膜減りを抑制することができるようになる。したが
って、同部位７９ａにおいてシリコン基板７１の端面が
露呈しないようになる。

【００５６】（２）トレンチ７８ａおよび７８ｂの上縁
部７９ａにおいてシリコン基板の端面が露呈することが
ないため、その部位７９ａでの電界集中によるリーク電
流の増加を抑制することができるようになる。

【００５７】（３）ＣＭＰ法による積層膜表面の平坦化
処理の際に、素子分離領域に広く開口している部分の中
央部８０ａにおいてディッシングによる異常な膜減りを
抑制することができるようになる。これにより、半導体
装置としての絶縁不良やその後工程における加工不良な
どを未然に防止して、半導体装置の製造歩留まりを向上
させることができるようになる。

【００５８】（第２の実施の形態の変形例）なお、上記
第２の実施の形態は以下のように変更して実施してもよ
い。 ・上記工程（ト’）において、堆積した埋め込み膜７５
の平坦化処理は、エッチバック法を用いて行ってもよ
い。また、必ずしもその表面を平坦化する必要はなく、
堆積した埋め込み膜７５をその表面側から所定量除去し
てシリコン窒化膜７７を埋め込み膜７５から露呈させれ
ばよい。

【００５９】・上記工程（ホ’）において堆積する埋め
込み膜は、ＣＶＤ法により形成されるシリコン酸化膜に
限定されない。たとえばＳＯＧ膜等であってもよい。 ・上記第２の実施の形態にて例示したトレンチの掘削深
さＤ、パッド酸化膜７６の膜厚Ｔｐ、シリコン窒化膜７
７の膜厚Ｔｎ、およびトレンチに堆積する埋め込み膜７
５の膜厚Ｔｆについては、その各々を任意に変更するこ
とができる。この場合も、窒素イオンを注入エネルギー
「５０〜２２０ｋｅＶ」、注入量「１×１０＾15〜１×
１０＾18 ｉｏｎｓ／ｃｍ2 」の範囲の適切な値にて注
入することにより、窒素イオンの注入領域の深さを素子
のデバイス活性領域上面付近に設定することができる。

【００６０】・また、上記窒素イオンの注入された積層
基板に対して、「９００〜１２００℃、０．５〜４時
間」の範囲の適切な条件にて熱処理を施すことにより、
埋め込み膜を緻密化させるとともに、注入した窒素イオ
ンの拡散と埋め込み膜７５ａを構成するシリコン酸化膜
のその領域における窒化（ＳｉＯＮ化）とを適切に行う
ことができるようになる。

【００６１】・埋め込み膜への窒素の導入は、必ずしも
イオン注入法を用いて行う必要はない。たとえば、モノ
シラン（ＳｉＨ4 ）と一酸化ニ窒素（Ｎ2 Ｏ）ガスと窒
素（Ｎ2 ）ガスとを用いたプラズマＣＶＤ法によりＳｉ
ＯＮを埋め込み膜として堆積しても窒素を導入すること
ができる。この場合、埋め込み膜の緻密化熱処理は必ず
しも行う必要はない。

【００６２】・素子分離領域にトレンチが形成されたシ
リコン基板７１の表面に埋め込み膜７５を堆積する前
に、シリコン基板７１の表面を熱酸化しておいてもよ
い。これによりシリコン基板７１の露呈表面に熱酸化膜
が形成されるとともに、同基板７１におけるトレンチ７
８ａおよび７８ｂの上縁部７９ａや底縁部等の角部の形
状を丸く加工することができるようになる。この場合、
その角部における電界集中によるリーク電流の増加をい
っそう効果的に抑制することができるとともに、埋め込
み膜の基板への密着性も向上させることができるように
もなる。

【００６３】・上記第２の実施の形態においては、半導
体基板としてシリコン基板を、トレンチを形成する際の
マスク膜として同基板表面の熱酸化膜およびその上面に
形成したシリコン窒化膜を、その溝に埋め込む埋め込み
膜としてシリコン酸化膜を、上記熱酸化膜をエッチング
除去するためにフッ酸系の薬液を、そして埋め込み膜と
してのシリコン酸化膜に導入する不純物として窒素イオ
ンを用いる場合について例示したが、必ずしもこの構成
に限定されるものではない。要は、マスク膜をエッチン
グ除去する際に用いられる薬液に対して埋め込み膜のエ
ッチングレートを低くすることができさえすればよい。

【００６４】・また、上記半導体基板に形成するトレン
チ（溝）は必ずしも素子分離領域である必要はなく、そ
れ以外の他の用途を意図したものであってもよい。 ・上記第２の実施の形態の対象となる素子は、ＭＯＳト
ランジスタに限定されない。本実施の形態に示した半導
体装置の製造方法は、たとえば、ＭＯＳ以外のＭＩＳ
（Metal Insulator Semiconductor ）構造を有するトラ
ンジスタに適用した場合にも本実施の形態に準じた効果
を得ることができるようになる。また、バイポーラトラ
ンジスタに適用した場合にあっても、上記工程（ヌ）〜
（ヲ）において説明した犠牲酸化膜のエッチング除去時
に得られる効果を除き、本実施の形態に準じた効果を得
ることができるようになる。

【００６５】・半導体基板は、シリコン基板に限定され
ない。半導体素子を形成することのできる任意の半導体
基板に対しても、本実施の形態に示した半導体装置の製
造方法を広く適用することができる。

【００６６】以上説明した上記第２の実施の形態、およ
びその変形例から把握することができる技術思想を、そ
の各々から得られる作用効果とともに以下に記載する。 （１）半導体基板に溝をパターニング形成するためのマ
スク膜を同基板表面に形成してそのマスク膜を用いて前
記半導体基板に所定の形状の溝を形成するとともに、そ
の表面に該溝に充填する埋め込み膜を堆積して同溝を覆
ったのちその埋め込み膜を表面側から所定量除去して前
記マスク膜を露呈させ、さらにそのマスク膜をエッチン
グ除去することによって前記溝に前記埋め込み膜を充填
した半導体基板を形成する半導体装置の製造方法におい
て、前記埋め込み膜を堆積したのちに、少なくともその
埋め込み膜の充填されている前記溝の内側上縁部におけ
る半導体基板との境界近傍に、前記マスク膜をエッチン
グ除去する薬液に対するエッチングレートを低くする不
純物を導入することを特徴とする半導体装置の製造方
法。

【００６７】この方法によれば、上記マスク膜をエッチ
ング除去する際に、上記埋め込み膜の充填されている溝
の内側上縁部の半導体基板との境界近傍での膜減りを抑
制することができるようになる。これにより、同部位に
おいて半導体基板が露呈するのを防止し、電界集中によ
るリーク電流の増加を抑制することができるようにな
る。

【００６８】（２）前記半導体基板として前記溝にシリ
コン酸化膜を充填したシリコン基板を用い、前記マスク
膜はそのシリコン基板を熱酸化したシリコン酸化膜を含
んで形成され、前記薬液としてフッ酸を含むものを用い
る上記（１）に記載の半導体装置の製造方法。

【００６９】この方法によれば、上記溝に埋め込み膜と
してのシリコン酸化膜を充填した半導体基板を好適に形
成することができるようになる。 （３）前記薬液に対するエッチングレートを低くする不
純物は、窒素イオンをイオン注入法により導入する上記
（２）に記載の半導体装置の製造方法。

【００７０】この方法によれば、上記薬液としてのフッ
酸に対するエッチングレートを低くする不純物としての
窒素イオンを、上記埋め込み膜としてのシリコン酸化膜
内の所望の領域に容易にかつ制御性よく導入することが
できるようになる。

【００７１】（４）前記窒素イオンの導入ののち、前記
埋め込み膜としてのシリコン酸化膜を窒化するための熱
処理を施す上記（３）に記載の半導体装置の製造方法。
この方法によれば、上記埋め込み膜としてのシリコン酸
化膜が緻密化されるとともに同埋め込み膜が窒化される
ようになる。このため、埋め込み膜として窒化されたシ
リコン酸化膜のフッ酸に対するエッチングレートをより
いっそう低くすることができるようになる。また、ＣＭ
Ｐ法を用いて上記平坦化を行う場合には、上記溝のうち
開口面積の大きい部分において発生する異常な膜減り
（ディッシング）を抑制することができるようになる。

【００７２】（５）前記マスク膜の膜厚、前記溝の深
さ、および同溝の底面からの前記埋め込み膜の堆積膜厚
がそれぞれ「７５〜３６０ｎｍ」、「２００〜６００ｎ
ｍ」、および「３００〜１０００ｎｍ」の範囲に形成さ
れ、前記窒素イオンのイオン注入は、注入エネルギー
「５０〜２２０ｋｅＶ」、注入量「１×１０＾15〜１×
１０＾18 ｉｏｎｓ／ｃｍ2 」の条件にて行われる上記
（４）に記載の半導体装置の製造方法。

【００７３】この方法によれば、上記埋め込み膜の充填
されている溝の内側上縁部の半導体基板との境界近傍に
窒素イオンを好適に導入することができるようになる。
ただし、上記記載において記号「＾」はべき乗を意味す
るものであり、「＾15」は「１５乗」を示している。

【００７４】（６）前記埋め込み膜としてのシリコン酸
化膜を窒化する熱処理が、加熱温度「９００〜１１５０
℃」、加熱時間「０．５〜４時間」の条件にて行われる
上記（５）に記載の半導体装置の製造方法。

【００７５】この方法によれば、上記埋め込み膜として
のシリコン酸化膜を好適に窒化することができるように
なる。なお、この熱処理を行う装置としては、抵抗加熱
熱処理炉またはランプ加熱急速熱処理炉を用いることが
できる。

【００７６】（第３の実施の形態）近年、半導体素子の
動作の高速化が要求されている。そのため、ＭＯＳ（Me
tal Oxide Semiconductor ）トランジスタなどのゲート
電極として、従来から用いられているタングステンポリ
サイド（ＷＳｉ／poly−Ｓｉ）、あるいはチタン（Ｔ
ｉ）やコバルト（Ｃｏ）等の金属シリサイドなどよりも
抵抗の小さい材料が検討されている。

【００７７】こうした低抵抗の導電性材料としては、た
とえばタングステン（Ｗ）を用いたポリメタル、あるい
はＷやＴｉ等の金属などが挙げられる。ただし、これら
の材料には下地絶縁膜と選択比をとりながらドライエッ
チングすることが難しいという問題がある。

【００７８】そのため、絶縁膜の内層に配線パターンを
埋め込む構造、いわゆるダマシン構造の配線にて低抵抗
のゲート配線を実現する手法が提案されている。このダ
マシン構造のゲート配線は、絶縁膜に形成した溝に導電
材料を充填して配線を行うものである。

【００７９】この溝を形成するためには、まずダミーゲ
ート電極パターンを形成したのち絶縁膜を堆積してこれ
を覆い、その表面を化学機械研磨（ＣＭＰ：Chemical M
echanical Polishing ）法等により研磨してダミーゲー
ト電極パターンを露呈させる。そして、この露呈したダ
ミーゲート電極パターンをエッチング除去することによ
り、絶縁膜に上記溝を形成することができる。

【００８０】ところで、上記ダミーゲート電極パターン
は通常、化学的気相成長（ＣＶＤ：Chemical Vapor Dep
osition ）法などにより多結晶シリコンや非晶質シリコ
ンを堆積して形成される。そして、そののちのダミーゲ
ート電極パターンの除去は従来、化学反応のみを利用し
たプラズマエッチング（ＣＤＥ：Chemical Dry Etchin
g）法を用いて行われている。

【００８１】しかし、このＣＤＥ法によってダミーゲー
ト電極パターンを除去する場合、以下の問題がある。 （ａ）エッチングに際して、ダミーゲート電極として用
いられる多結晶シリコンまたは非晶質シリコンのダマシ
ン絶縁膜に対する選択比がとりにくく、ゲート寸法の高
精度な制御が困難である。

【００８２】（ｂ）エッチング後に基板を洗浄する必要
があり、半導体装置の製造にあたっての工程数が増加す
る。そこで本実施の形態においては、ダマシン構造を有
して構成される低抵抗配線材料によるゲートパターンを
より高精度に形成するとともに、そのゲートパターンの
形成に必要な工程数を削減することのできる半導体装置
の製造方法を提供する。

【００８３】図１１および図１２は、本実施の形態にか
かる、シリコン基板上にダマシン構造を有するＭＯＳト
ランジスタの形成の様子をその拡大断面により模式的に
示す図である。そしてその加工形成は、以下の（イ）〜
（ト）の手順により行われる。

【００８４】（イ）まず、図１１（ａ）に示すように、
シリコン基板８５に素子分離領域となるトレンチ８６を
形成してこれにシリコン酸化膜を充填する。そののち、
素子形成領域において露呈しているシリコン基板８５の
表面を熱酸化してダミーゲート絶縁膜８７を形成する。
なお、このダミーゲート絶縁膜８７については、ＣＶＤ
法を用いてシリコン酸化膜を堆積形成してもよい。続い
て、その上面にダミーゲート電極となる多結晶シリコン
膜８８をＣＶＤ法により形成し、それをオキシ塩化リン
（ＰＯＣｌ3 ）ガスを含む雰囲気中で熱処理して多結晶
シリコン膜８８にリンを高濃度にドーピングする。そし
て、その上面にフォトレジスト８９をパターニング形成
する。こうして、ダミーゲート電極となる多結晶シリコ
ン膜８８にリンが高濃度にドーピングされるため、のち
にこれを除去する際のエッチングレートを高くすること
ができる。

【００８５】（ロ）図１１（ｂ）に示すように、フォト
レジスト８９をマスクとしてダミーゲート電極９０をパ
ターニング形成する。さらに、フォトレジスト８９を除
去し、素子形成領域に不純物をイオン注入して拡散層９
１を形成する。

【００８６】（ハ）図１１（ｃ）に示すように、その上
面にダマシン絶縁膜９２をＣＶＤ法により形成する。な
お、このダマシン絶縁膜９２としてはシリコン酸化膜お
よびシリコン窒化膜のいずれを用いてもよい。また、両
者の積層膜を用いてもよい。

【００８７】（ニ）ダマシン絶縁膜９２をＣＭＰ法によ
り研磨して、図１１（ｄ）に示すようにダミーゲート電
極９０の上面を露呈させる。これにより積層表面は研磨
されて平坦化される。なお、この工程はドライエッチン
グを用いたエッチバックにより行ってもよい。

【００８８】（ホ）表面に露呈したダミーゲート電極９
０をエッチング除去する。このエッチングは、従来行わ
れているＣＤＥ法ではなく、アンモニア水を用いたウェ
ットエッチングにより行う。さらに、露呈したダミーゲ
ート絶縁膜をフッ酸等によりエッチング除去する（図１
２（ａ））。こうして、ダマシン絶縁膜９２に溝９３が
形成される。

【００８９】（ヘ）溝９３に露呈しているシリコン基板
表面を熱酸化して本来のゲート絶縁膜９４を形成する。
なお、このゲート絶縁膜９４は、ＣＶＤ法を用いてシリ
コン酸化膜を堆積形成してもよい。そして、その表面に
ゲート電極となる配線材料の導電膜９５を堆積する（図
１２（ｂ））。この際の導電性材料として、Ｗを用いた
ポリメタルや、ＷまたはＴｉ等の金属を用いる。なお、
Ｗを用いたポリメタルとしては、Ｗと多結晶シリコンと
の積層膜「Ｗ／poly−Ｓｉ」、あるいはＷとＷナイトラ
イドと多結晶シリコンとの積層膜「Ｗ／ＷＮ／poly−Ｓ
ｉ」などが好ましい。

【００９０】（ト）図１２（ｃ）に示すように、表面を
ダマシン絶縁膜９２が露呈するまでＣＭＰ法により研磨
してゲート電極９６を形成する。このようにして、ダマ
シン絶縁膜９２に形成した溝９３に、ゲート絶縁膜
（「ダミー」ではなく「本来形成すべき」ゲート絶縁
膜）９４とゲート電極（「ダミー」ではなく「本来形成
すべき」ゲート電極）９６とが形成される。

【００９１】以上説明したように、この第３の実施の形
態にかかる半導体装置の製造方法は、以下のような特徴
を有している。 （１）ダミーゲート電極９０にリンを高濃度にドーピン
グすることにより、ダミーゲート電極９０のエッチング
レートを向上させることができるようになる。そのた
め、エッチング時間を短縮できるとともに、該エッチン
グによるダマシン絶縁膜９２の膜減りも抑制することが
できるようになる。これにより、ダマシンゲート電極９
６を充填する溝９３を短時間にかつ高品質に形成するこ
とができるようになる。

【００９２】（２）特に、ダミーゲート電極９０のエッ
チングを、アンモニア水を用いて行うようにしたため、
ダマシン絶縁膜９２に対する選択比を高くとることがで
き、エッチングの品質をいっそう向上させることができ
るようになる。また、ＣＤＥ法を使わないことでエッチ
ング後の洗浄が不要になり、ダマシンゲート電極を形成
する工程数を削減することができるようになる。したが
って、ポリメタルや金属等の低抵抗の導電性材料を用い
た高精度なダマシンゲート電極をより短時間に形成する
ことができるようになる。

【００９３】（第３の実施の形態の変形例）なお、上記
第３の実施の形態は以下のように変更して実施してもよ
い。 ・上記工程（イ）において、多結晶シリコン膜８８に対
するリンのドーピングは、イオン注入によって行っても
よい。また、多結晶シリコン膜８８を堆積する際に同時
にドーピングしてもよい。

【００９４】・上記工程（イ）における多結晶シリコン
膜８８に対するリンのドーピングは、そののちの拡散層
９１（図１１（ｂ）参照）の形成に用いられる不純物が
リンである場合には必ずしも必要ではない。

【００９５】・上記工程（ロ）においてダミーゲート電
極９０として用いる材料は、多結晶シリコンに限定され
ない。同材料として非晶質シリコンを用いてもよい。 ・上記第３の実施の形態においては、素子分離領域とし
てトレンチが形成されているシリコン基板を用いる場合
について例示したが、必ずしもこの構造に限定されるも
のではない。素子分離はＬＯＣＯＳ（Local Oxidation
of Silicon）分離法を用いて行ってもよいし、また素子
分離の施されていない基板を用いてもよい。

【００９６】・上記第３の実施の形態においては、ダミ
ーゲート電極９０にリンを高濃度にドーピングし、かつ
そのリンのドーピングされたダミーゲート電極９０をア
ンモニア水を用いてウェットエッチングする場合につい
て例示したが、この方法に限定されない。上記いずれか
一方のみ、すなわちリンのドーピングまたはアンモニア
水によるウェットエッチングを各々単独で実施してもよ
い。この場合にも、本実施の形態に準じた効果を得るこ
とができるようによる。

【００９７】・ダミーゲート電極９０のエッチングは、
アンモニア水に代えてアンモニアを含むエッチング液を
用いて行ってもよい。またアンモニアそのものを用いて
行ってもよい。

【００９８】・上記第３の実施の形態の対象となる素子
は、ＭＯＳトランジスタに限定されない。本実施の形態
に示した半導体装置の製造方法は、たとえば、ＭＯＳ以
外のＭＩＳ（Metal Insulator Semiconductor ）構造を
有するトランジスタに適用した場合にも、本実施の形態
に準じた効果を得ることができるようになる。

【００９９】・半導体基板は、シリコン基板に限定され
ない。半導体素子を形成することのできる任意の半導体
基板に対しても、本実施の形態にて示した半導体装置の
製造方法を広く適用することができる。

【０１００】以上説明した上記第３の実施の形態、およ
びその変形例から把握することができる技術思想を、そ
の各々から得られる作用効果とともに以下に記載する。 （１）ダミーパターンの形成された半導体基板表面に絶
縁膜を堆積してそのダミーパターンを覆ったのちその絶
縁膜を表面側から所定量除去して同ダミーパターンを露
呈させ、さらにそのダミーパターンをエッチング除去し
て前記絶縁膜に溝を形成する半導体装置の製造方法にお
いて、前記ダミーパターンの少なくとも一部として多結
晶シリコンおよび非晶質シリコンのいずれかによるダミ
ー電極が用いられ、そのダミー電極がアンモニアを含む
エッチング液を用いてエッチング除去されることを特徴
とする半導体装置の製造方法。

【０１０１】この方法によれば、上記ダミー電極のエッ
チング除去工程がアンモニアを含むエッチング液、たと
えばアンモニア水などを用いて行われるようになる。こ
のため、同工程として従来の化学反応のみを利用したプ
ラズマエッチング（ＣＤＥ：Chmical Dry Etching ）法
を用いた場合よりも、上記ダミーパターンとして用いら
れる多結晶シリコンまたは非晶質シリコンの上記絶縁膜
に対するエッチング選択比を高くとることができるよう
になる。これにより、ポリメタルや金属等の低抵抗の配
線材料を用いて上記絶縁膜の溝に配線を行う場合であっ
ても、その加工形成をより高精度に行うことができるよ
うになる。また、ＣＤＥ法において必要であったエッチ
ング後の洗浄工程が不要になるため、半導体装置の製造
工程としての工程数を削減することができるようにな
る。

【０１０２】（２）ダミーパターンの形成された半導体
基板表面に絶縁膜を堆積してそのダミーパターンを覆っ
たのちその絶縁膜を表面側から所定量除去して同ダミー
パターンを露呈させ、さらにそのダミーパターンをエッ
チング除去して前記絶縁膜に溝を形成する半導体装置の
製造方法において、前記ダミーパターンの少なくとも一
部として多結晶シリコンおよび非晶質シリコンのいずれ
かによるダミー電極が用いられ、そのダミー電極はこれ
をエッチング除去する際にそのエッチングレートを高め
る不純物が導入されて形成されることを特徴とする半導
体装置の製造方法。

【０１０３】この方法によれば、上記ダミー電極のエッ
チングレートを高くとることができるため、そのダミー
電極をエッチング除去する際に上記絶縁膜に対する選択
比を高くとることができるようになる。これにより上記
エッチング処理を行う時間を短縮することができるよう
になり、また上記ダミーパターンによる上記絶縁膜への
溝の形成を高精度に行うことができるようになる。

【０１０４】（３）ダミーパターンの形成された半導体
基板表面に絶縁膜を堆積してそのダミーパターンを覆っ
たのちその絶縁膜を表面側から所定量除去して同ダミー
パターンを露呈させ、さらにそのダミーパターンをエッ
チング除去して前記絶縁膜に溝を形成する半導体装置の
製造方法において、前記ダミーパターンの少なくとも一
部として多結晶シリコンおよび非晶質シリコンのいずれ
かによるダミー電極が用いられ、そのダミー電極はこれ
をエッチング除去する際にそのエッチングレートを高め
る不純物が導入されて形成されるとともに、同ダミー電
極がアンモニアを含むエッチング液を用いてエッチング
除去されることを特徴とする半導体装置の製造方法。

【０１０５】この方法によれば、上記ダミー電極のエッ
チングレートを高くとることができるため、そのダミー
電極をエッチング除去する際に上記絶縁膜に対する選択
比を高くとることができるようになる。また、そのエッ
チングに際してアンモニア水を用いるため、従来行われ
ているＣＤＥ法を用いた場合よりも、上記ダミーパター
ンとして用いられる多結晶シリコンおよび非晶質シリコ
ンの上記絶縁膜に対するエッチング選択比を高くとるこ
とができるようになる。これにより、ポリメタルや金属
等の低抵抗の配線材料を用いて上記絶縁膜の溝に配線を
行う場合であっても、その加工形成をより高精度に、ま
たより高品質に行うことができるようになる。また、Ｃ
ＤＥ法において必要であったエッチング後の洗浄工程が
不要になるため、上記配線のための工程を削減すること
ができるようになる。

【０１０６】（４）前記ダミー電極は、多結晶シリコン
および非晶質シリコンのいずれかに不純物としてリンを
導入して形成される上記（２）または（３）に記載の半
導体装置の製造方法。

【０１０７】この方法によれば、上記ダミー電極を好適
に形成することができるようになる。

【図面の簡単な説明】

【図１】第１の実施の形態について、これを実施したと
きに基板上に形成される積層断面構造の推移例を模式的
に示す図。

【図２】同実施の形態について、これを実施したときに
基板上に形成される積層断面構造の推移例を模式的に示
す図。

【図３】同実施の形態について、これを実施したときの
基板の平面構造例を模式的に示す部分平面図。

【図４】従来の半導体装置の製造方法について、コンタ
クトホールが形成された積層断面構造を模式的に示す
図。

【図５】コンタクト注入を行った場合の基板上の積層断
面構造を示す図。

【図６】一般の半導体装置の製造方法について、基板の
平面構造例を模式的に示す部分平面図。

【図７】従来の半導体装置の製造方法について、トレン
チに埋め込み膜が充填されるときの積層断面構造の推移
を模式的に示す部分断面図。

【図８】従来の半導体装置の製造方法について、トレン
チに充填された埋め込み膜の膜減りの部分断面を模式的
に例示する図。

【図９】第２の実施の形態について、トレンチに埋め込
み膜が充填されるときの積層断面構造の推移例を模式的
に示す図。

【図１０】同実施の形態について、トレンチに充填され
た埋め込み膜の部分断面の例を模式的に示す図。

【図１１】第３の実施の形態について、ダマシンゲート
電極が形成されるときの積層断面構造の推移例を模式的
に示す図。

【図１２】同実施の形態について、ダマシンゲート電極
が形成されるときの積層断面構造の推移例を模式的に示
す図。

【符号の説明】

１１…シリコン基板、１２…トレンチ、１３…有機ＳＯ
Ｇ膜、１３ａ…改質ＳＯＧ膜、１５…拡散層、１６…シ
リサイド層、１７…層間絶縁膜、１８…コンタクトホー
ル、２１ａ〜２１ｄ…素子形成領域、２２…素子分離領
域、２３…ゲート電極、２６…シリコン酸化膜、２７…
シリコン窒化膜、４１…シリコン基板、４２…素子形成
領域、４３…拡散層、４３ａ…拡散層、４４…シリサイ
ド層、４５…層間絶縁膜、４６…素子層、４７…フォト
レジスト、４８…トレンチ、４９…素子分離（ＳＴＩ）
領域、５０…エッチング除去部分、５１…コンタクトホ
ール、５２…露呈面、６１…埋め込み膜、７１…シリコ
ン基板、７２ａ〜７２ｄ…素子形成領域、７３…素子分
離領域、７４…ゲート電極、７５…埋め込み膜、７５ａ
…緻密化された埋め込み膜、７６…パッド酸化膜、７７
…シリコン窒化膜、７８ａ、７８ｂ…トレンチ、７９、
７９ａ…トレンチ上縁部、８０…素子分離領域の中央
部、８１…埋め込み膜の窒化層、８５…シリコン基板、
８６…トレンチ、８７…ダミーゲート絶縁膜、８８…多
結晶シリコン膜、８９…フォトレジスト、９０…ダミー
ゲート電極、９１…拡散層、９２…ダマシン絶縁膜、９
３…溝、９４…ゲート絶縁膜、９５…導電膜、９６…ダ
マシンゲート電極。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｇ ３０１Ｐ ３０１Ｒ Ｆターム(参考） 4M104 AA01 BB01 CC05 DD03 DD75 FF13 GG08 GG09 HH12 5F032 AA34 AA39 AA44 AA45 AA46 AA50 AA77 AA78 CA17 CA18 DA04 DA24 DA25 DA33 DA34 DA53 DA60 DA74 DA78 5F033 HH04 HH26 HH27 KK01 KK26 KK27 MM01 MM05 MM07 MM08 MM13 QQ08 QQ09 QQ12 QQ16 QQ19 QQ35 QQ37 QQ48 QQ60 QQ64 QQ65 QQ66 RR25 SS11 VV06 XX01 XX10 XX33 5F058 AE05 AF04 AG03 AG04 AG06 AH06 5F140 AA00 AA10 AA24 BA01 BD06 BE03 BE07 BE10 BF04 BF08 BF11 BF18 BF20 BF21 BF28 BF56 BG03 BG05 BG40 BJ08 BK08 BK25 CB01 CB04 CB10 CC05 CC12 CE06 CE07

Claims (5)

【特許請求の範囲】
1. 【請求項１】半導体基板に形成した素子分離溝に埋め込
   み膜を充填することによって当該基板に形成する素子間
   を電気的に分離するとともに、それら素子を形成したの
   ちにはその上面に絶縁膜を堆積してこの絶縁膜に対して
   前記素子と電気的に接続する埋め込み配線のための接続
   孔を異方性エッチングにより形成する半導体装置の製造
   方法において、 前記埋め込み膜は有機ＳＯＧ膜を含み、前記有機ＳＯＧ
   膜は少なくとも前記素子分離溝内の上縁部近傍に位置す
   ることを特徴とする半導体装置の製造方法。
2. 【請求項２】半導体基板に形成した素子分離溝に埋め込
   み膜を充填することによって当該基板に形成する素子間
   を電気的に分離するとともに、それら素子を形成したの
   ちにはその上面に絶縁膜を堆積してこの絶縁膜に対して
   前記素子と電気的に接続する埋め込み配線のための接続
   孔を異方性エッチングにより形成する半導体装置の製造
   方法において、 前記埋め込み膜は改質させる処理が施されたＳＯＧ膜を
   含み、前記ＳＯＧ膜は少なくとも前記素子分離溝内の上
   縁部近傍に位置することを特徴とする半導体装置の製造
   方法。
3. 【請求項３】前記埋め込み膜をＳＯＧ膜に改質させる処
   理としてイオン注入法を用いる請求項２に記載の半導体
   装置の製造方法。
4. 【請求項４】前記イオン注入に用いるイオンとして、フ
   ッ化シリコンイオン、フッ化ボロンイオン、アルゴンイ
   オン、ボロンイオン、および窒素イオンからなるグルー
   プから選択された少なくとも１つのイオンを用いる請求
   項３に記載の半導体装置の製造方法。
5. 【請求項５】半導体基板に形成した素子分離溝に埋め込
   み膜を充填することによって当該基板に形成する素子間
   を電気的に分離するとともに、それら素子を形成したの
   ちにはその上面に絶縁膜を堆積してこの絶縁膜に対して
   前記素子と電気的に接続する埋め込み配線のための接続
   孔を異方性エッチングにより形成する半導体装置の製造
   方法において、 前記埋め込み膜として、前記異方性エッチングに対する
   エッチングレートが前記層間絶縁膜のそれよりも低い材
   料を用いることを特徴とする半導体装置の製造方法。