JP4112690B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの集積度をより高めて、その動作速度を向上させることが求められている。これを達成するために、通常、トランジスタを構成する各部材の寸法を比例的に縮小することが行われている。しかしながら、ゲート電極の幅を０．１μｍ程度まで縮小した場合、このような方法では以下に示す問題を生ずる。
【０００３】
図３８に、従来のＭＯＳＦＥＴの一例を概略的に示す。なお、図３８は断面図である。図３８において、ｐ型のシリコン基板１の一方の主面上には、ＳｉＯ2 等からなるゲート絶縁膜２及び多結晶シリコンにリン等のＮ型不純物を２×１０20ｃｍ-3以上の高濃度で導入したゲート電極３が順次積層されている。ゲート電極３の側面には、熱酸化膜１０を介して絶縁体からなるゲート側壁４が形成されている。また、基板１の表面領域には、側壁４の下方に浅く形成されたエクステンションと呼ばれるｎ型不純物拡散領域５、エクステンション５よりも深く形成されたｎ型不純物拡散領域６、及びＳｉＯ2 等からなる素子分離領域７が設けられている。さらに、ソース・ドレイン拡散層の抵抗値を低減するために、ソース・ドレイン領域上にはサリサイド（Self Align Silicide ）法により金属珪化物層８が形成されている。なお、図３８に示すＭＯＳＦＥＴにおいて、エクステンション５とｎ型不純物拡散領域６とはソース・ドレイン拡散層を構成している。また、金属珪化物層８は、ゲート電極３上にも設けられている。
【０００４】
図３８に示すＭＯＳＦＥＴにおいてショートチャネル効果及び電気抵抗値の上昇を抑制するためには、エクステンション５中の不純物濃度を１０19ｃｍ-3程度と非常に高く、かつその深さを０．０５μｍ以下と非常に浅く制御せねばならない。エクステンション５を浅く形成するためには、イオン注入時の加速電圧を数ＫｅＶと非常に低く制御する必要がある。しかしながら、加速電圧を低めた場合、イオン電流が減少するため、現実的な処理時間内でイオン注入を終了することが非常に困難となる。
【０００５】
また、ｐｎ接合の逆バイアスによるリーク電流の増大を防止するためには、基板１の表面領域中に形成された金属珪化物層８の底面とｎ型不純物拡散領域６の底面との間の距離を典型的には０．０７μｍ以上としなければならない。一方、金属珪化物層８の厚さは、ソース・ドレイン拡散層の寄生抵抗値が、ゲート電極３に電圧を印加し続けた状態における抵抗値と比べて十分に小さくなるように決定される。そのため、金属珪化物層８は、低い抵抗値を得るために必要な所定値、例えば０．０５μｍ以上の厚さに形成されることが必要である。すなわち、ｎ型不純物拡散領域６は、その底面が基板１の表面から０．１２μｍ以上の深さに位置するように形成される。しかしながら、この場合、ゲート電極３に電圧を印加しない状態、すなわちオフの状態においても電流が流れる、所謂パンチスルーを発生するおそれがある。
【０００６】
上記パンチスルーの発生を防止するものとして、図３９（ｂ）に示すエレベイティッドソース・ドレイン構造が知られている。
【０００７】
図３９（ａ）及び（ｂ）は、エレベイティッドソース・ドレイン構造を有する従来のＭＯＳＦＥＴの製造工程を概略的に示す断面図である。なお、図３９（ａ）及び（ｂ）に示すＭＯＳＦＥＴにおいて、図３８に示すＭＯＳＦＥＴと共通する部材には同一の参照符号を付し、その説明は省略する。
【０００８】
エレベイティッドソース・ドレイン構造を有する従来のＭＯＳＦＥＴを製造するに当たり、まず、図３９（ａ）に示すように、ｎ型不純物拡散領域５上にＳｉを選択的エピタキシャル成長させてＳｉ膜９を形成する。すなわち、ソース・ドレイン拡散層が形成される領域を、基板１の上方に拡大する。なお、Ｓｉ膜９はゲート電極３上にも形成される。次に、図３９（ｂ）に示すように、イオン注入を行うことによりｎ型不純物拡散領域６を形成する。さらに、図３８に関して説明したのと同様の金属珪化物層（図示せず）を形成することにより、ＭＯＳＦＥＴを得る。なお、図３９（ａ）及び（ｂ）においてゲート電極３は側壁４よりも低く形成されている。これは、ゲート電極３上に形成されるＳｉ膜９が横方向に成長して、ゲート電極３とソース・ドレイン領域とが導通するのを防止するためである。
【０００９】
以上のようにして形成したＭＯＳＦＥＴにおいては、ｎ型不純物拡散領域６は十分な厚さで形成されているにもかかわらず、その実効的な深さ、すなわち基板１の表面からの深さは、図３７に示すＭＯＳＦＥＴに比べて低減されている。つまり、上記ＭＯＳＦＥＴによると、金属珪化物層（図示せず）の底面とｎ型不純物拡散領域６の底面との間の距離を十分に広くとることが可能である。しかしながら、この方法では、上記エピタキシャル成長の際に、Ｓｉが図３９（ａ）に示すｎ型不純物拡散領域５上だけではなく、横方向にも成長してしまう。その結果、Ｓｉ膜８は素子分離領域７上にも形成され、隣接するトランジスタ間の絶縁状態を維持することが困難となることがある。
【００１０】
以上、ＮＭＯＳを例に説明したが、ＮＭＯＳとＰＭＯＳとでは半導体の導電型が逆であること以外は同じ構造を有している。したがって、上述した問題はＰＭＯＳに関しても同様である。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、サイズを縮小すること、及びパンチスルーの発生を防止することが可能な半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の参考例は、ａ）基板の一方の主面上に、ダミーゲート電極及び少なくとも底面に絶縁膜を有するゲート電極のいずれか一方を含むゲート構造と、素子分離絶縁膜とを、基板の表面にダミーゲート電極或いはゲート電極により分断された第１の溝部を形成するように、ダミーゲート電極及びゲート電極の一方が第１の溝部内に位置するように、及びゲート構造の上面が素子分離絶縁膜の上面の高さに対して等しい或いは低い高さを有するように形成する工程、及びｂ）第１の溝部内にソース電極及びドレイン電極を形成する工程を具備する半導体装置の製造方法を提供する。
【００１５】
上記半導体装置の製造方法において好ましい態様を以下に示す。
【００１６】
（１）前記ゲート構造は、ダミーゲート配線と前記ダミーゲート電極とからなる第１のゲート構造、及びそれぞれ少なくとも底面に絶縁膜を有するゲート配線と前記ゲート電極とからなる第２のゲート構造のいずれか一方からなり、前記ダミーゲート配線及びゲート配線は、前記素子分離絶縁膜上に形成され、前記ダミーゲート電極及びゲート電極とそれぞれ接続され、及び前記第１の溝部と交差すること。この場合、以下に示す条件を満たすことが好ましい。
【００１７】
［１］前記ゲート構造は前記第１のゲート構造からなり、前記ソース及びドレイン電極を形成する工程の後に、前記第１のゲート構造を除去して第２の溝部を形成する工程、及び前記第２の溝部内に、絶縁膜、ゲート電極及びゲート配線を、前記ゲート電極が前記ゲート配線を分断し、かつ前記ソース及びドレイン電極の間に位置するように、及び前記ゲート電極及びゲート配線と前記第２の溝部の内壁との間に前記絶縁膜が介在するように形成する工程を具備すること。この場合、さらに以下に示す条件を満たすことがより好ましい。
【００１８】
○前記ゲート電極及びゲート配線は、前記基板の一方の主面の全面に、前記ゲート配線を構成する材料、或いは前記ゲート配線を形成するのに用いられる材料からなる第２の薄膜を形成すること、及び前記第２の薄膜の前記第２の溝部の外側に位置する部分をＣＭＰ法を用いて除去することにより、一体的に及び同時に形成されること。
【００１９】
○前記絶縁膜及びゲート配線を形成する工程の前に、前記基板の、前記第２の溝部に対応する表面領域中に、導電性不純物をドーピングする工程、及び前記第２の溝部の底面上にエピタキシャル成長法を用いて半導体膜を形成する工程を具備すること。
【００２０】
［２］前記ゲート構造及び素子分離絶縁膜を形成する工程は、前記基板の一方の主面上に前記素子分離絶縁膜を形成すること、前記素子分離絶縁膜に第３の溝部を形成すること、前記基板の一方の主面の全面に、前記ゲート構造を構成する材料からなる第３の薄膜を形成すること、前記第３の薄膜の前記第３の溝部の外側に位置する部分をＣＭＰ法を用いて除去し、前記第３の溝部内に前記ゲート構造を形成すること、及び前記ゲート構造と交差するように、少なくとも側面の一部が前記素子分離絶縁膜で構成された第１の溝部を形成することを含むこと。
【００２１】
［３］前記ゲート構造は、第２のゲート構造からなり、前記ゲート電極及びゲート配線は金属で構成されること。
【００２２】
（２）前記ソース及びドレイン電極を形成する工程の前に、前記基板の、前記第１の溝部に対応する表面領域中に、ソース拡散層及びドレイン拡散層をそれぞれ形成する工程を具備すること。
【００２３】
（３）前記ソース及びドレイン電極を形成する工程の前に、前記第１の溝部の底面上にエピタキシャル成長法を用いて半導体膜を形成する工程、及び前記半導体膜中に、ソース拡散層及びドレイン拡散層をそれぞれ形成する工程を具備すること。
【００２４】
（４）前記ソース及びドレイン電極を形成する工程は、前記基板の一方の主面の全面に、前記ソース及びドレイン電極を構成する材料、或いは前記ソース及びドレイン電極を形成するのに用いられる材料からなる第１の薄膜を形成すること、及び前記第１の薄膜の前記第１の溝部の外側に位置する部分をＣＭＰ法を用いて除去することを含むこと。
【００２５】
（５）前記ソース及びドレイン電極は金属で構成されること。
【００２６】
（６）前記ゲート構造は、前記ダミーゲート電極及び前記少なくとも底面に絶縁膜を有するゲート電極のいずれか一方からなること。この場合、以下に示す条件を満たすことが好ましい。
【００２７】
［１］前記ゲート構造及び素子分離絶縁膜を形成する工程は、前記素子分離絶縁膜の一部及び前記ゲート構造上に位置し、且つ上面の高さが前記素子分離絶縁膜の上面の高さよりも高いダミー配線を形成することを含むこと。この場合、さらに以下に示す条件を満たすことが好ましい。
【００２８】
○前記ソース及びドレイン電極を形成する工程の前に、前記基板の一方の主面の全面に第４の薄膜を形成する工程、前記第４の薄膜を研磨して前記ダミー配線の上面を露出させる工程、及び前記ダミー配線を除去して前記薄膜に第４の溝部を形成する工程を具備すること。この場合、さらに以下の条件を満たすことがより好ましい。
【００２９】
・前記第４の溝部を形成する工程と、前記ソース及びドレイン電極を形成する工程との間に、前記第４の溝部内に露出した素子分離絶縁膜の少なくとも一部を除去して前記第４の溝部の底部に第８の溝部を形成する工程を具備すること。
【００３０】
・前記ゲート構造はダミーゲート電極からなり、前記第４の溝部を形成する工程と、前記ソース及びドレイン電極を形成する工程との間に、前記ダミーゲート電極を除去して、前記第４の溝部の底部に第７の溝部を形成する工程、及び前記第４の溝部内にゲート電極を形成する工程を具備すること。この場合、前記素子分離絶縁膜及び前記ゲート構造を形成する工程の後に、前記素子分離絶縁膜の一部を除去して第５の溝部を形成する工程、及び前記第５の溝部内に、ソース電極、ドレイン電極及びゲート電極の少なくとも一つと接続される接続配線を形成する工程を具備し、前記ゲート配線を形成する工程と、前記接続配線を形成する工程とは同時に行われることがさらに好ましい。
【００３１】
・前記第４の薄膜は、前記ソース及びドレイン電極を構成する材料、或いは前記ソース及びドレイン電極を形成するのに用いられる材料からなること。
【００３２】
・前記ソース及びドレイン電極を形成する工程の前に、前記第４の薄膜を除去する工程を具備すること。
【００３３】
○前記素子分離絶縁膜及び前記ゲート構造を形成する工程の後に、前記素子分離絶縁膜の一部を除去して第５の溝部を形成する工程、及び前記第５の溝部内に、ソース電極、ドレイン電極及びゲート電極の少なくとも一つと接続される接続配線を形成する工程を具備すること。この場合、前記接続配線を形成する工程と、前記ソース電極及び前記ドレイン電極を形成する工程とは同時に行われることがより好ましい。
【００３４】
（７）前記ゲート構造及び素子分離絶縁膜を形成する工程は、前記基板の一方の主面の全面に、前記ダミーゲート配線を構成する材料からなる第３の薄膜を形成すること、前記第３の薄膜に順テーパー状の第６の溝部を形成すること、前記基板の一方の主面上に前記素子分離絶縁膜を形成すること、前記素子分離絶縁膜の前記第６の溝部の外側に位置する部分をＣＭＰ法を用いて除去すること、及び前記第３の薄膜を異方性エッチングして、前記ゲート構造及び第１の溝部の形成と、前記素子分離絶縁膜の側面上への側壁の形成とを同時に行うことを含むこと。
【００３５】
また、本発明は、基板の一方の主面上にダミーゲート配線を形成する工程、基板の一方の主面の露出した表面上に、エピタキシャル成長法を用いて半導体膜を形成する工程、及び半導体膜上に、絶縁体からなりダミーゲート配線の側面を覆うゲート側壁を形成する工程を具備する半導体装置の製造方法を提供する。
【００３６】
上記半導体装置の製造方法において、前記ゲート側壁を形成する工程の後に、前記基板の一方の主面の全面に層間絶縁膜を形成する工程、前記ダミーゲート配線の上面が露出するように、前記層間絶縁膜を平坦化する工程、前記ダミーゲート配線を除去して、溝部を形成する工程、前記溝部の底面及び側壁上に、ゲート絶縁膜を形成する工程、及び前記溝部内にゲート配線を形成する工程を具備することが好ましい。この場合、以下に示す条件を満たすことがより好ましい。
【００３７】
（１）前記ゲート側壁を形成する工程の前に、前記半導体膜に導電性不純物をドーピングする工程を具備すること。この場合、前記ゲート側壁を形成する工程と、前記層間絶縁膜を形成する工程との間に、前記基板の一方の主面の表面領域及び前記半導体膜に導電性不純物をドーピングする工程を具備することが好ましい。
【００３８】
（２）前記半導体膜を形成する工程は、導電性不純物を含有する半導体をエピタキシャル成長させることを含むこと。この場合、前記ゲート側壁を形成する工程と、前記層間絶縁膜を形成する工程との間に、前記基板の一方の主面の表面領域及び前記半導体膜に導電性不純物をドーピングする工程を具備することが好ましい。
【００３９】
（３）前記ゲート配線を形成する工程は、前記基板の一方の主面上に、前記溝部を埋め込むように導電体或いは半導体材料を堆積すること、及び前記導電体或いは半導体材料の、前記溝部の外側の部分を除去することを含むこと。
【００４０】
さらに、本発明の参考例は、基板、基板の一方の主面上に形成された素子分離絶縁膜、基板の一方の主面上に形成されたゲート電極、素子分離絶縁膜上に形成され、ゲート電極と接続されたゲート配線、基板の一方の主面上に、ゲート電極を挟んで対向して設けられたソース電極及びドレイン電極、及びゲート電極及び配線の底面及び側面上に形成された絶縁膜を有し、ゲート電極、ゲート配線、ソース電極及びドレイン電極は、上面の高さが素子分離絶縁膜の上面の高さと等しい或いは低い半導体装置を提供する。
【００４１】
上記半導体装置において好ましい態様を以下に示す。
【００４２】
（１）前記基板の前記ソース電極及びドレイン電極の下方に、それぞれソース拡散層及びドレイン拡散層を具備すること。この場合、前記ゲート電極及びゲート配線の底面は、前記ソース拡散層及びドレイン拡散層の上面よりも低いことがより好ましい。
【００４３】
（２）前記ゲート電極、ゲート配線、ソース電極及びドレイン電極の上面は、等しい高さを有すること。
【００４４】
（３）前記ゲート電極及びゲート配線の上面は、前記ソース電極及びドレイン電極の上面よりも高さが低いこと。
【００４５】
（４）前記ゲート電極及びゲート配線の上面は、前記ソース電極及びドレイン電極の上面よりも高さが高いこと。
【００４６】
（５）前記基板の一方の主面上に、前記ソース電極、ドレイン電極、ゲート電極及びゲート配線の少なくとも１つと接続された接続配線を具備し、前記接続配線は上面の高さが前記素子分離絶縁膜の上面の高さと等しい或いは低いこと。
【００４７】
また、本発明の参考例は、基板、基板の一方の主面上に形成されたゲート配線、基板とゲート配線との間、及びゲート配線の側面上に形成された絶縁膜、基板の一方の主面上に半導体をエピタキシャル成長してなり、ゲート配線の両側にそれぞれ配置された１対の薄膜、及び１対の薄膜上に形成され、ゲート配線の側面を覆い絶縁体からなるゲート側壁を具備する半導体装置を提供する。
【００４８】
上記半導体装置において、前記１対の薄膜の前記ゲート側壁と前記基板との間の領域、前記１対の薄膜の他の領域、及び前記基板の前記他の領域と接する表面領域は、導電性不純物を含有することが好ましい。
【００４９】
【発明の実施の形態】
以下、図面を参照しながら本発明について説明する。
【００５０】
まず、第１の参考例について説明する。
【００５１】
図１及び図２は、それぞれ、本発明の第１の参考例に係る製造工程を概略的に示す図である。なお、図１及び図２において、（ａ）〜（ｋ）は斜視図である。以下、図１及び図２を参照しながら、第１の参考例について説明する。
【００５２】
まず、図１（ａ）に示すように、（１００）面が露出したシリコン基板１１を用意し、その面上に５ｎｍ程度の厚さの熱酸化膜１２を形成する。その後、熱酸化膜１２上にＬＰＣＶＤ法により窒化シリコンを堆積し、厚さ１５０ｎｍ程度のシリコン窒化膜１３を形成する。
【００５３】
次に、光リソグラフィー技術又はＥＢ描画法を用いてシリコン窒化膜１３上にレジストパターン（図示せず）を形成する。さらに、図１（ｂ）に示すように、ＲＩＥ（Reactive Ion Etching）法を用いてシリコン窒化膜１３、酸化膜１２及びシリコン基板１１をエッチングして素子領域１５を形成する。この時形成される溝部１４は、後で素子分離（ＳＴＩ：Shallow Trench Isolation）に用いられる。溝の深さは、例えば３００ｎｍ程度に設定する。
【００５４】
その後、基板１１の溝部１４を形成した面上に、例えば厚さ６００ｎｍ程度のＴＥＯＳ系酸化膜１６をＣＶＤ法により形成し、溝部１４の内部をＴＥＯＳ系酸化物で埋め込む。さらに、図１（ｃ）に示すように、ＴＥＯＳ系酸化膜１６をＣＭＰ（Chemical Mechanical Polishing ）法により平坦化する。この時、シリコン窒化膜１３がストッパー膜として機能するため、ＣＭＰ法によるＴＥＯＳ系酸化膜１６の研磨はシリコン窒化膜１３が露出した時点で停止され得る。シリコン窒化膜１３の厚さはＣＭＰを実施することによりやや薄くなるが、１３０ｎｍ程度は残るようにＣＭＰ条件を制御する。
【００５５】
次に、図１（ｄ）に示すように、ゲート電極を埋め込み形成するための溝部１７を形成する。これは、以下に示す方法により行う。まず、光リソグラフィー技術を用いること又はＥＢ描画を行うことにより、ゲート電極が形成される領域以外の領域上にレジストパターン（図示せず）を形成する。次に、ＲＩＥ法を用いてゲート電極が形成される領域に位置するシリコン窒化膜１３及びＴＥＯＳ酸化膜１６をエッチング除去する。ここで必要であれば、シリコン窒化膜の下にポリシリコン膜を形成しておいてもよい。この場合、シリコン窒化膜のＲＩＥをポリシリコン膜が露出した時点で停止することが可能となる。
【００５６】
この溝部１７は、シリコン窒化膜１３の厚さと等しい深さに形成することが好ましい。また、シリコン窒化膜１３のＲＩＥと酸化膜１６のＲＩＥとを、十分なエッチング選択比が得られる条件下でそれぞれ別々に行なうと、以下のメリットが得られる。これについて図３（ａ）〜（ｃ）を参照しながら説明する。
【００５７】
図３（ａ）は図１（ｄ）に示すのと同じ工程を概略的に示しており、図３（ｂ）及び（ｃ）それぞれ図３（ａ）のＢ−Ｂ’線及びＣ−Ｃ’線に沿った断面図である。
【００５８】
図３（ｂ）に示すように、先にＴＥＯＳ酸化膜１６のＲＩＥを行ない、その後で窒化膜１３のＲＩＥを行った場合、窒化膜１３の下の熱酸化膜１２が残留するため、シリコン基板１１がＲＩＥダメージを受けることはない。また、ＴＥＯＳ酸化膜１６のＲＩＥをやや少なめにし、素子分離用溝部の側面が露出しない位置で止める。このようにすると、後でトランジスタを形成したときにチャネルエッジ部で寄生トランジスタが形成されることを防止することができる。
【００５９】
一方、図３（ｃ）に示すように、先に窒化膜１３のＲＩＥを行ない、その後で酸化膜１６のＲＩＥを行った場合、窒化膜１３の下の酸化膜１２が除去されるため、シリコン基板１１がＲＩＥダメージを受ける。また、窒化膜と酸化膜との間で十分なエッチング選択比が取れない条件下において、窒化膜１３及び酸化膜１６のＲＩＥを同時に行なった場合も、酸化膜１２が除去されて、シリコン基板１１がＲＩＥダメージを受ける。また、この場合はチャネルエッジ部に寄生トランジスタが形成されるため、素子特性が劣化してしまう。
【００６０】
図１及び図２に示す製造工程の説明に戻る。図１（ｅ）に示すように、基板１１の溝部１７を形成した面上に、ＬＰＣＶＤ法によりポリシリコン膜１８を３００ｎｍ程度の厚さに形成して、溝部１７をポリシリコンで埋め込む。さらに、ＣＭＰ法によりポリシリコン膜１８を溝部１７内にのみ残置させる。このポリシリコン膜１８は、ダミーゲート配線として用いられる。このようにして、ポリシリコン膜１８、ＴＥＯＳ酸化膜１６及びシリコン窒化膜１３の上面の高さを揃え、完全平坦化を実現する。この工程では、シリコン窒化膜１３やポリシリコン膜１８が１１０ｎｍ程度の厚さで残留するようにＣＭＰ条件を制御する。
【００６１】
次に、図１（ｆ）に示すように、ホットリン酸によるエッチングを施すことによりシリコン窒化膜１３を除去し、溝部１９を形成する。このようにして、ダミーゲート配線であるポリシリコン膜１８の高さと素子分離領域を構成するＴＥＯＳ酸化膜１６の高さとを揃え、ソース電極及びドレイン電極が形成される領域のみが窪んだ構造を得る。
【００６２】
次に、図２（ｇ）に示すように、ポリシリコン膜１８の側面及び上面を酸化して厚さ４ｎｍ程度の酸化膜２０を形成する。
【００６３】
次に、図２（ｈ）に示すように、基板１１の溝部１９を形成した面上に、ＬＰＣＶＤにより厚さ１５〜２０ｎｍ程度のシリコン窒化膜２１を形成する。さらに、全面ＲＩＥを用いて、溝部の側壁（ポリシリコン膜１８の側壁及びＴＥＯＳ酸化膜１６の側壁）上に選択的にシリコン窒化膜２１を残置させ、それ以外のシリコン窒化膜２１を除去する。その後、シリコン基板１１の溝部底部に位置する表面領域中に、ソース拡散層及びドレイン拡散層（図示せず）を形成する。形成方法としては、イオン注入法、固相拡散法、気相拡散法等が挙げられる。また、必要であればエピタキシャル成長法を用いてソース・ドレインが形成される領域のＳｉを持ち上げる、すなわちエレベイティッドソース・ドレイン構造を形成してもよい。
【００６４】
次に、図２（ｉ）に示すように、ソース・ドレイン領域上の熱酸化膜１２をＲＩＥ等で除去してシリコン表面を露出させ、シリサイドをスパッタすることにより、厚さ１００ｎｍ程度のシリサイド（ＣｏシリサイドやＴｉシリサイド）膜２２を形成する。その後、ＣＭＰ法によりポリシリコン１８上（ゲート領域上）及びＴＥＯＳ酸化膜１６上（素子分離領域上）のシリサイドを除去し、ソース・ドレイン領域上のみにシリサイド２２を残置させる。このようにして、シリサイデーションアニールを行うことなしに、ソース・ドレイン領域上に自己整合的にシリサイド膜２２を形成することができる。したがって、結晶欠陥の発生を低減することが可能となる。
【００６５】
なお、本例ではシリサイド膜を埋め込み形成したが、タングステン膜を埋め込み形成してもよい。ソース・ドレイン領域の低抵抗化の目的を達成するためには、シリサイドに限らずタングステンなどのメタルを直接ソース・ドレイン領域上に貼り付けても良いからである。このようにして形成されたトランジスタは、リークが少なくソース・ドレイン領域の抵抗が小さいため高速で良好な電気特性を示す。以後の説明はソース・ドレイン領域にシリサイドを貼り付けた場合について行なうが、タングステンの場合も同様である。
【００６６】
図２（ｉ）の工程でシリサイド膜２２を埋め込み形成した後、必要であれば、図４（ａ）〜（ｃ）に示すように、ソース・ドレイン領域上のシリサイド膜２２をエッチングにより５０ｎｍ程度リセスし（すなわちシリサイド膜２２の膜厚は５０ｎｍ程度になる）、それにより形成される溝を、ＬＰＣＶＤとＣＭＰを用いてキャップ膜となるＴＥＯＳ系酸化膜３１で埋め込んでもよい。
【００６７】
本例では、図２（ｉ）に示す工程の後、図２（ｊ）に示すように、ダミーゲート配線であるポリシリコン膜１８をＲＩＥ等で除去し、その下の酸化膜１２をＨＦ系のエッチング液で除去することにより、溝部２３を形成する。
【００６８】
次に、図２（ｋ）に示すように、酸化膜換算実効膜厚（Ｔeff ）が３〜４ｎｍ程度のゲート絶縁膜２４を堆積法又は熱酸化法を用いて形成する。すでにソース・ドレイン領域を（活性化を含めて）形成してあり、基本的にこの後には高温工程がないため、ゲート絶縁膜２４にはＴａ2 Ｏ5 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 膜などの高誘電体膜や強誘電体膜を使用することができる。また、ゲート電極（ゲート配線）には高融点メタルを使用することができる。ゲート絶縁膜に高誘電体膜や強誘電体膜を使用した場合は、用いるゲート絶縁膜の種類に応じてゲート配線材料を選ぶ必要がある。ゲート配線には、Ｒｕ、ＴｉＮ、Ａｌ等が使用可能である。本例では、ゲート絶縁膜２４にシリコンの酸化窒化膜を用いる。続いて、ゲート絶縁膜２４上に厚さ５〜１０ｎｍ程度のバリアメタル（ＴｉＮやタングステンナイトライド、図示せず）を形成する。さらにその上にタングステンなどのメタルゲート配線材料をＣＶＤ法により堆積し、さらにＣＭＰ法により平坦化することにより、ゲート配線２５を形成する。
【００６９】
その後、必要であれば、メタルゲート配線２５をエッチングにより３０ｎｍ程度リセスする（すなわち、メタルゲート配線２５の厚さは７０ｎｍ程度になる）。この場合、それにより形成される溝を、ＬＰＣＶＤ法及びＣＭＰ法を用いて窒化シリコンで埋め込み、メタルゲート上面にキャップ膜となるシリコン窒化膜を形成する。このようなプロセスを採用した場合、後の工程でコンタクトホールが誤ってゲート配線の上に形成されても、このシリコン窒化膜がエッチングストッパーの役目を果たすため、他の配線とゲート配線とのショート不良を防ぐことができる。
【００７０】
なお、図５に、ソース・ドレイン電極２２上にキャップ膜として例えばＴＥＯＳ酸化膜３１、ゲート配線２５上にキャップ膜として例えばシリコン窒化膜３２を形成した例を示した。
【００７１】
以後の工程は、通常のＬＳＩ製造プロセスに従う。すなわち、ＴＥＯＳ等の層間絶縁膜を堆積形成し、それにゲート電極やソース・ドレイン電極と上層配線とを接続するためのコンタクトホールを開孔する。さらに、コンタクトホールを形成した層間絶縁膜上に、アルミニウム等のメタル配線を形成する。
【００７２】
次に、本発明の第２の参考例について説明する。
【００７３】
図６（ａ）〜（ｄ）は、本発明の第２の参考例に係る製造工程を概略的に示す図である。なお、第２の参考例と第１の参考例とでは、図２（ｉ）に示す工程のみが異なっており、その他の工程は同様である。したがって、図２（ｉ）に示す工程に対応する工程についてのみ説明する。
【００７４】
本例では、図６（ａ）に示すように、シリサイド膜２２はソース・ドレイン領域上の溝を完全には埋め込んでいない。そこで、図６（ｂ）に示すように、シリサイド膜２２が形成する溝をＣＶＤ法によりＴＥＯＳ酸化膜４１で埋め込み、その表面をＣＭＰ法により平坦化する。また、図６（ｂ）の工程の後、必要であれば、図６（ｃ）に示すように，シリサイド膜２２を５０ｎｍ程度リセスし、それにより形成される溝を、図６（ｄ）に示すように、ＣＶＤ法によりＴＥＯＳ酸化膜４２で埋め込み、これを平坦化する。これにより、シリサイド膜２２上に、ＴＥＯＳ酸化膜４１及び４２からなるキャップ膜を形成することができる。この後の工程は、第１の参考例と同様である。
【００７５】
上記第２の参考例は、ソース・ドレイン領域上の溝をシリサイド膜２２で完全に埋め込むことができなかった場合に、残存する溝をＴＥＯＳ酸化膜で満たし、後工程への悪影響を防止する方法として有効である。
【００７６】
次に、本発明の第３の参考例について説明する。
【００７７】
図７は、本発明の第３の参考例に係る製造工程を概略的に示す図である。なお、第３の参考例においては、第１の参考例の図１（ａ）〜（ｄ）に示す工程が行なわれ、それ以降の工程が異なっている。したがって、図１（ｄ）に示す工程よりも後の工程について説明する。
【００７８】
まず、図７（ａ）に示すように、ゲート配線を埋め込み形成するための溝１７の底部の酸化膜１２をＨＦ系の液で除去する。次に、図７（ｂ）に示すように、ゲート絶縁膜５１を形成する。その後、ＬＰＣＶＤ法により、ゲート電極（ゲート配線）となるポリシリコン膜５２を３００ｎｍ程度の厚さに形成して溝部１７を埋め込み、これをＣＭＰ法により平坦化する。このようにして、ポリシリコン膜５２、ＴＥＯＳ酸化膜１６及びシリコン窒化膜１３の表面高さを揃え、完全平坦化を実現する。ＣＭＰに際しては、シリコン窒化膜１３やポリシリコン膜５２が１００ｎｍ程度の厚さで残留するようにＣＭＰ条件を制御する。
【００７９】
次に、図７（ｃ）に示すように、ホットリン酸を用いたエッチングによりシリコン窒化膜１３を除去し、溝部１９を形成する。このようにして、ゲート配線となるポリシリコン膜５２の高さと素子分離領域のＴＥＯＳ酸化膜１６の高さを揃え、ソース・ドレイン電極が形成される領域のみが窪んだ構造を形成する。
【００８０】
次に、図７（ｄ）に示すように、ポリシリコン膜５２の表面を酸化して厚さ４ｎｍ程度の酸化膜５３を形成する。
【００８１】
次に、図７（ｅ）に示すように、ＬＰＣＶＤ法により厚さ１５〜２０ｎｍ程度のシリコン窒化膜２１を形成する。さらに、全面ＲＩＥによって溝部の側壁（ポリシリコン膜５２の側壁及びＴＥＯＳ酸化膜１６の側壁）上に選択的にシリコン窒化膜２１を残置させ、それ以外のシリコン窒化膜２１を除去する。その後、ソース拡散層及びドレイン拡散層（図示せず）を形成する。形成方法としては、イオン注入法、固相拡散法、気相拡散法等が考えられる。また、必要であれば、エピタキシャル成長法を用いてエレベイティッドソース・ドレイン構造を形成してもよい。
【００８２】
次に、図７（ｆ）に示すように、ソース・ドレイン領域上の熱酸化膜１２をＲＩＥ法等で除去してシリコン表面を露出させる。さらに、シリサイド（ＣｏシリサイドやＴｉシリサイド）をスパッタし、厚さ１００ｎｍ程度のシリサイド膜２２を形成する。その後、ＣＭＰ法によりポリシリコンゲート５２上及びＴＥＯＳ酸化膜（素子分離領域）１６上のシリサイドを除去し、ソース・ドレイン領域上のみにシリサイド膜２２を残置させる。このようにして、シリサイデーションアニールを行うことなしに、ソース・ドレイン領域上に自己整合的にシリサイド２２を形成することができる。したがって、結晶欠陥の発生を低減することが可能となる。
【００８３】
なお、図７に示す工程ではシリサイド膜を埋め込み形成したが、タングステン膜を埋め込み形成してもよい。ソース・ドレイン領域の低抵抗化の目的を達成するためにはタングステンなどのメタルを直接ソース・ドレイン領域上に貼り付けても良いからである。このようにして形成されたトランジスタは、リークが少なくソース・ドレイン領域の抵抗値が小さいため高速で良好な電気特性を示す。
【００８４】
以後の工程は、通常のＬＳＩ製造プロセスに従う。すなわち、ＴＥＯＳ等の層間絶縁膜を堆積し、それにゲート配線やソース・ドレイン電極と上層配線とを接続するためのコンタクトホールを開孔する。さらに、コンタクトホールを形成した層間絶縁膜上にアルミニウム等からなるメタル配線を形成する。
【００８５】
以上説明したように、本発明の第１〜第３の参考例によると、ソース・ドレイン電極がシリサイドからなるＭＯＳＦＥＴを、シリサイデーションアニールを行うことなく得ることができる。
【００８６】
従来から、微細デバイスでは、高融点金属とシリコンとの化合物である低抵抗のシリサイドがソース・ドレイン領域上部の電極（ソース・ドレイン電極）やゲート電極に使用されている。しかしながら、このような従来のデバイスにおいては、シリサイデーションアニール時の体積膨張に伴う応力により、シリサイドとシリコンとの間の界面近傍において転位が発生しやすい。これらの転位は、ゲート絶縁膜の信頼性を低下させたり、チャネル領域やソース・ドレイン領域のようにｐｎ接合を形成する電気的に活性な領域の特性を劣化させる。
【００８７】
このように、従来はソース・ドレイン電極をシリサイド等の低抵抗材料を用いて自己整合的に形成しようとした場合、素子の信頼性低下や特性劣化を生じやすいという問題点があった。
【００８８】
それに対し、上記第１〜第３の参考例によると、シリサイデーションアニールを行うことなく、ソース・ドレイン電極がシリサイドからなるＭＯＳＦＥＴを得ることができる。そのため、第１〜第３の参考例によると、ソース・ドレイン電極をシリサイド等の低抵抗材料を用いて自己整合的に形成でき、しかも素子の信頼性低下や特性劣化を防止することが可能な半導体装置及びその製造方法が提供される。
【００８９】
次に、本発明の第４の参考例について説明する。
【００９０】
図８及び図９は、本発明の第４の参考例に係る製造工程を概略的に示す図である。なお、第４の参考例においては、第１の参考例の図１（ａ）〜（ｄ）に示す工程が行なわれ、第１の参考例とはそれ以降の工程が異なっている。したがって、図１（ｄ）に示す工程よりも後の工程について説明する。
【００９１】
図８（ａ）に示すように、水素を含有するシリコン酸化膜（以下、ＦＯＸ膜という）１８を３００ｎｍ程度の厚さに形成して溝部１７を埋め込み、これをＣＭＰ法により平坦化する。なお、ＦＯＸ膜１８は、Ｈ0.5 ＳｉＯ0.5 で示される組成を有し、熱酸化により形成した通常のＳｉＯ2 膜よりもＨＦエッチングレートが高いという特徴を有する。また、溝１７内に残置されたＦＯＸ膜１８は、ダミーゲート配線として用いられる。
【００９２】
以上のようにして、ＦＯＸ膜１８、ＴＥＯＳ酸化膜１６及びシリコン窒化膜１３の表面高さを揃え、完全平坦化を実現する。ＣＭＰに際しては、シリコン窒化膜１３やＦＯＸ膜１８が１１０ｎｍ程度の厚さで残留するようにＣＭＰ条件を制御する。
【００９３】
次に、図８（ｂ）に示すように、ホットリン酸を用いたエッチングによりシリコン窒化膜１３を除去し、溝部１９を形成する。このようにして、ダミーゲート電極となるＦＯＸ膜１８の高さと素子分離領域のＴＥＯＳ酸化膜１６の高さを揃え、ソース・ドレイン電極が形成される領域のみが窪んだ構造を形成する。
【００９４】
次に、図８（ｃ）に示すように、ＬＰＣＶＤ法により厚さ１０〜２０ｎｍ程度のシリコン窒化膜２１を形成する。さらに、全面ＲＩＥによって溝部の側壁（ＦＯＸ膜１８の側壁及びＴＥＯＳ酸化膜１６の側壁）上に選択的にシリコン窒化膜２１を残置させ、それ以外のシリコン窒化膜２１を除去する。このとき、酸化膜１２の露出部は、上記ＲＩＥにより薄くなるか或いは除去される。さらにその後、ＲＩＥ或いはＨＦ系のウェットエッチング処理を短時間行うことにより、溝部１９内でシリコン表面を露出させる。
【００９５】
次に、図８（ｄ）に示すように、エピタキシャル成長法を用いてソース・ドレインが形成される領域のＳｉを上方に拡大する（単結晶のシリコン膜を形成する）。さらに、図９（ｅ）に示すように、ラテラルグロウス部２２Ａのようにオーバー成長した部分をＣＭＰ法により除去し、溝部１９内にのみ結晶シリコン膜２２を残置させる。
【００９６】
その後、結晶シリコン膜２２中に、ＮＭＯＳ及びＰＭＯＳ用のソース・ドレイン拡散層（図示せず）を形成する。形成方法としては、イオン注入法、固相拡散法、気相拡散法等が考えられる。さらに、導電性不純物の活性化熱工程を実施する。
【００９７】
本例では、図９（ｅ）に示す工程の後、図９（ｆ）に示すように、ダミーゲート配線であるＦＯＸ膜１８をＨＦ液等で除去し、その下の酸化膜１２をＨＦ系のエッチング液で除去することにより、溝部２３を形成する。上述したように、ＦＯＸ膜１８は、ＴＥＯＳ系酸化膜１６に比べてＨＦエッチングレートが高いので、選択的に除去され得る。
【００９８】
次に、ホットリン酸等を用いたエッチングを施すことより、窒化膜２１の溝部２３の側壁の一部を構成する部分を除去する。その際、それ以外の窒化膜２１の上部がエッチングされると考えられる。しかしながら、窒化膜２１の厚さは薄いので、エッチングは短時間で十分である。したがって、例え、それ以外の窒化膜２１の上部がエッチングされたとしても、除去される量は僅かであるため、悪影響を生ずることはない。
【００９９】
次に、図９（ｇ）に示すように、酸化膜換算実効膜厚（Ｔeff ）が２〜３ｎｍ程度のゲート絶縁膜２４を堆積法又は熱酸化法を用いて形成する。すでにソース・ドレイン領域を（活性化を含めて）形成してあり、基本的にこの後には６００°以上の高温工程がないため、ゲート絶縁膜２４にはＴａ2 Ｏ5 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 膜などの高誘電体膜や強誘電体膜を使用することができる。また、ゲート電極（ゲート配線）にはメタル材料を使用することができる。ゲート絶縁膜に高誘電体膜や強誘電体膜を使用した場合は、用いるゲート絶縁膜の種類に応じてゲート配線材料を選ぶ必要がある。ゲート配線には、Ｒｕ、ＴｉＮ、Ａｌ、Ｗ等が使用可能である。また、ゲート絶縁膜とゲート電極との間には、バリアメタルとしてＴｉＮ膜やＷＮ膜等を形成することが望ましい。
【０１００】
本例では、ゲート絶縁膜２４にシリコンの酸化窒化膜が用いられる。続いて、図９（ｇ）に示すように、ゲート絶縁膜２４上に厚さ５〜１０ｎｍ程度のバリアメタル（ＴｉＮやタングステンナイトライド、図示せず）を形成する。次に、その上にタングステンなどのメタルゲート配線材料をＣＶＤ法により堆積し、さらにＣＭＰ法を用いて平坦化することにより、ゲート配線２５を形成する。
【０１０１】
その後、必要であれば、メタルゲート配線２５をエッチングにより３０ｎｍ程度リセスする（即ち、メタルゲート配線２５の厚さは７０ｎｍ程度になる）。さらに、それにより形成される溝を、ＬＰＣＶＤとそれに続くＣＭＰを用いて窒化シリコンで埋め込み、メタルゲート上面にキャップ膜となるシリコン窒化膜を形成する。このようなプロセスを採用した場合、後の工程でコンタクトホールが誤ってゲート配線の上に形成されたときに、このシリコン窒化膜がエッチングストッパーの役目を果たし、他の配線とゲート配線とのショート不良を防ぐことができる。
【０１０２】
なお、図９（ｈ）に、メタルゲート配線２５上にキャップ膜として例えばシリコン窒化膜３２を形成した場合の例を示した。
【０１０３】
以後の工程は、通常のＬＳＩ製造プロセスに従う。すなわち、ＴＥＯＳ等の層間絶縁膜を堆積形成し、それにゲート電極やソース・ドレイン電極と上層配線とを接続するためのコンタクトホールを開孔する。さらに、コンタクトホールを設けた層間絶縁膜上にアルミニウム等のメタル配線を形成する。
【０１０４】
次に、本発明の第５の参考例について説明する。
【０１０５】
図１０は、本発明の第５の参考例に係る製造工程を概略的に示す図である。なお、第５の参考例においては、第１の参考例の図１（ａ）〜（ｄ）に示す工程が行なわれ、それ以降の工程が異なっている。したがって、図１（ｄ）に示す工程よりも後の工程について説明する。
【０１０６】
まず、図１０（ａ）に示すように、ゲート電極を埋め込み形成するための溝１７の底部の酸化膜１２をＨＦ系の液で除去する。次に、図１０（ｂ）に示すように、ゲート絶縁膜として例えばＨＴＯ膜２４を形成する。その後、ＬＰＣＶＤ法により、ゲート電極（ゲート配線）となるポリシリコン膜２５を４００ｎｍ程度の厚さに形成して溝部１７を埋め込み、これをＣＭＰ法により平坦化する。このようにして、ポリシリコン膜２５、ＴＥＯＳ酸化膜１６及びシリコン窒化膜１３の表面高さを揃え、完全平坦化を実現する。ＣＭＰに際しては、シリコン窒化膜１３やポリシリコン膜２５が２００ｎｍ程度の厚さで残留するようにＣＭＰ条件及び成膜条件（膜厚）を制御する。ここで必要であれば、ＮＭＯＳ及びＰＭＯＳのそれぞれについて、ポリシリコン膜２５にドーピングを行う。
【０１０７】
その後、ポリシリコン膜２５をＲＩＥ法やＣＤＥ法により５０ｎｍ程度リセスし（すなわちポリシリコン膜２５の膜厚は１５０ｎｍ程度になる）、それにより形成される溝を、ＬＰＣＶＤとＣＭＰを用いてキャップ膜となるＴＥＯＳ系酸化膜３２で埋め込む。
【０１０８】
次に、図１０（ｃ）に示すように、ホットリン酸を用いたエッチングによりシリコン窒化膜１３を除去し、溝部１９を形成する。このようにして、キャップ膜となるＴＥＯＳ系酸化膜３２の高さと素子分離領域のＴＥＯＳ酸化膜１６の高さを揃え、ソース・ドレイン電極が形成される領域のみが窪んだ構造を形成する。
【０１０９】
次に、図１０（ｄ）に示すように、ＳｉＯ2 −ＲＩＥを短時間行って、露出した酸化膜１２を除去し、溝部１９内でシリコン表面を露出させる。
【０１１０】
次に、図１０（ｅ）に示すように、エピタキシャル成長法を用いてソース・ドレインが形成される領域のＳｉを上方に拡大する（単結晶のシリコン膜を形成する）。さらに、ラテラルグロウス部のようにオーバー成長した部分をＣＭＰ法により除去し、溝部１９内にのみ結晶シリコン膜２２を残置させる。
【０１１１】
その後、上記結晶シリコン膜中に、ＮＭＯＳ及びＰＭＯＳ用のソース・ドレイン領域（図示せず）を形成する。形成方法としては、イオン注入法、固相拡散法、気相拡散法等が考えられる。さらに、導電性不純物の活性化のための熱工程を行う。
【０１１２】
以後の工程は、通常のＬＳＩ製造プロセスに従う。すなわち、ＴＥＯＳ等の層間絶縁膜を形成し、それにゲート電極やソース・ドレイン電極と上層配線とを接続するためのコンタクトホールを開孔する。さらに、コンタクトホールを形成した層間絶縁膜上に、アルミニウム等からなるメタル配線を形成する。
【０１１３】
次に、本発明の第６の参考例について、図８及び図９を参照しながら説明する。
【０１１４】
まず、シリコン窒化膜１３の代わりにポリシリコン膜１３を形成すること以外は、図１（ａ）〜（ｄ）に示したのと同様の工程を実施する。
【０１１５】
次に、図８（ａ）に示すように、シリコン窒化膜１８を３００ｎｍ程度の厚さに形成して溝部１７を埋め込み、これをＣＭＰ法により平坦化する。なお、シリコン窒化膜１８はダミーゲート配線として用いられる。以上のようにしてシリコン窒化膜１８、ＴＥＯＳ酸化膜１６及びポリシリコン膜１３の表面高さを揃え、完全平坦化を実現する。ＣＭＰに際しては、ポリシリコン膜１３やシリコン窒化膜１８が１１０ｎｍ程度の厚さで残留するようにＣＭＰ条件を制御する。
【０１１６】
次に、図８（ｂ）に示すように、ＲＩＥ法を用いたエッチングによりポリシリコン膜１３を除去し、溝部１９を形成する。このようにして、ダミーゲート配線であるシリコン窒化膜１８の高さと素子分離領域のＴＥＯＳ酸化膜１６の高さを揃え、ソース・ドレイン電極が形成される領域のみが窪んだ構造を形成する。
【０１１７】
次に、図８（ｃ）に示すように、ＬＰＣＶＤ法により厚さ１５〜２０ｎｍ程度のＴＥＯＳ系酸化膜２１を形成する。さらに、全面ＲＩＥによって溝部の側壁（シリコン窒化膜１８の側壁及びＴＥＯＳ系酸化膜１６の側壁）上に選択的にＴＥＯＳ系酸化膜２１を残置させ、それ以外のＴＥＯＳ系酸化膜２１を除去する。このとき、露出した酸化膜１２は、上記ＲＩＥにより薄くなるか或いは除去される。さらにその後、ＲＩＥ或いはＨＦ系のウェットエッチング処理を短時間行うことにより、溝部１９内でシリコン表面を露出させる。
【０１１８】
次に、図８（ｄ）に示すように、エピタキシャル成長法を用いてソース・ドレインが形成される領域のＳｉを上方に拡大する（単結晶のシリコン膜を形成する）。さらに、図９（ｅ）に示すように、ラテラルグロウス部２２Ａのようにオーバー成長した部分をＣＭＰ法により除去し、溝部１９内にのみ結晶シリコン膜２２を残置させる。
【０１１９】
その後、上記結晶シリコン膜２２中に、ＮＭＯＳ及びＰＭＯＳ用のソース・ドレイン拡散層（図示せず）を形成する。形成方法としては、イオン注入法、固相拡散法、気相拡散法等が考えられる。さらに、導電性不純物の活性化熱工程を実施する。
【０１２０】
本例では、図９（ｅ）に示す工程の後、図９（ｆ）に示すように、ダミーゲート配線であるシリコン窒化膜１８をホットリン酸を用いて除去することにより、溝部２３を形成する。
【０１２１】
次に、ＨＦ等を用いたエッチングを施すことより、ＴＥＯＳ系酸化膜２１の溝部２３の側壁の一部を構成する部分を除去する。その際、それ以外のＴＥＯＳ系酸化膜２１及びＴＥＯＳ系酸化膜１６の上面がエッチングされると考えられる。しかしながら、ＴＥＯＳ系酸化膜２１の厚さは薄いので、エッチングは短時間で十分である。したがって、例え、それ以外のＴＥＯＳ系酸化膜２１及びＴＥＯＳ系酸化膜１６の上部がエッチングされたとしても、除去される量は僅かであるため、素子特性に悪影響を与えることはない。
【０１２２】
さらに、第４の参考例において説明したのと同様の方法により、図９（ｇ）及び（ｈ）に示す構造を得る。
【０１２３】
次に、本発明の第７の参考例について説明する。
【０１２４】
図１１は、本発明の第７の参考例に係る製造工程を概略的に示す図である。なお、第７の参考例においては、第６の参考例の図９（ｅ）に示す工程までは同様に行なわれ、第６の参考例とはそれ以降の工程が異なっている。
【０１２５】
まず、第６の参考例において説明したのと同様の方法により、図９（ｅ）に示す構造を得る。なお、図１１（ａ）は、図９（ｅ）に示す半導体装置の１１Ａ−１１Ａ’線に沿った断面図である。
【０１２６】
次に、図１１（ｂ）に示すように、結晶シリコン膜２２をＲＩＥ等で５０ｎｍ程度リセスする。その後、この結晶シリコン膜２２中に、ＮＭＯＳ及びＰＭＯＳ用のソース・ドレイン拡散層（図示せず）を形成する。形成方法としては、イオン注入法、固相拡散法、気相拡散法等が考えられる。さらに、導電性不純物の活性化熱工程を実施する。
【０１２７】
次に、図１１（ｃ）に示すように、スパッタリング法またはＣＶＤ法により、コバルトシリサイドやタングステン等からなるメタル材料膜３１を成膜して、上記リセスにより形成される溝部をメタル材料で埋め込む。さらに、ＣＭＰ法により、メタル材料膜３１を溝部内のみに残置させる。
【０１２８】
その後、図１１（ｄ）に示すように、ダミーゲート配線であるシリコン窒化膜１８をホットリン酸を用いて除去することにより、溝部２３を形成する。
【０１２９】
次に、図１１（ｅ）に示す構造を、第６の参考例において説明したのと同様の方法により得る。なお、本例においては、ゲート絶縁膜２４をＴａ2Ｏ5で構成し、ゲート配線２５をＡｌで構成する。また、必要であれば、Ｔａ2Ｏ5膜の下に０．５ｎｍ程度の厚さのＳｉＯ2膜またはＳｉＮ膜を形成してもよい。この場合、ラジカル酸化またはラジカル窒化を用いることにより、上記膜を低温（６００℃以下）で形成することができる。
【０１３０】
その後、必要であれば、図１１（ｆ）に示すように、Ａｌメタルゲート配線２５の表面を酸化して、ゲート配線２５の上面にキャップ膜としてアルミナ（Ａｌ2 Ｏ3 ）膜３２を形成する。このようなプロセスを採用した場合、後の工程でコンタクトホールが誤ってゲート配線の上に形成されたときに、このアルミナ膜３２がエッチングストッパーの役目を果たし、他の配線とゲート配線とのショート不良を防ぐことができる。
【０１３１】
以後の工程は、通常のＬＳＩ製造プロセスに従う。すなわち、ＴＥＯＳ等の層間絶縁膜を堆積形成し、それにゲート電極やソース・ドレイン電極と上層配線とを接続するためのコンタクトホールを開孔する。さらに、この層間絶縁膜上にアルミニウム等からなるメタル配線を形成する。
【０１３２】
次に、本発明の第８の参考例について、図１２を参照しながら説明する。
【０１３３】
図１２は、本発明の第８の参考例に係る製造工程を概略的に示す図である。なお、第８の参考例においては、第１の参考例の図１（ｄ）に示す工程までは同様に行なわれ、第１の参考例とはそれ以降の工程が異なっている。したがって、図１（ｄ）に示す工程よりも後の工程について説明する。
【０１３４】
図１（ｄ）に示す構造を形成した後、図１２（ａ）に示すように、溝部１７内に、ダミーゲート配線１８を形成する。ダミーゲート配線１８は、ＴｉＮ、ＷＮx 、Ｗ、Ａｌ、Ｇｅ、ＲｕＯx 等で構成することができる。これら材料はＳＨ処理等により容易に除去可能であるので、ダミーゲート配線１８に好適に用いられる。以下、ダミーゲート配線１８をゲルマニウム膜とした場合について記載する。
【０１３５】
ゲルマニウム膜１８を３００ｎｍ程度の厚さに形成して溝部１７を埋め込み、これをＣＭＰ法により平坦化する。このようにして、ゲルマニウム膜１８、ＴＥＯＳ酸化膜１６及びシリコン窒化膜１３の表面高さを揃え、完全平坦化を実現する。ＣＭＰに際しては、シリコン窒化膜１３やゲルマニウム膜１８が１１０ｎｍ程度の厚さで残留するようにＣＭＰ条件を制御する。
【０１３６】
次に、図１２（ｂ）に示すように、ホットリン酸を用いたエッチングによりシリコン窒化膜１３を除去し、溝部１９を形成する。このようにして、ゲルマニウム膜１８の高さと素子分離領域のＴＥＯＳ酸化膜１６の高さを揃え、ソース・ドレイン電極が形成される領域のみが窪んだ構造を形成する。
【０１３７】
次に、図１２（ｃ）に示すように、ＬＰＣＶＤ法により厚さ１０〜２０ｎｍのシリコン窒化膜２１を形成し、全面ＲＩＥにより溝部１９の側壁（ゲルマニウム膜１８の側面及びＴＥＯＳ系酸化膜１６の側面）上に選択的にシリコン窒化膜２１を残置させる。このＲＩＥにより、露出した酸化膜１２は、薄くなるか或いは除去される。その後、ＲＩＥまたはＨＦ系のウェットエッチングを短時間行うことにより、溝部１９内でシリコン表面を露出させる。
【０１３８】
次に、Ｈ2 クリーニングを施し、図１２（ｄ）に示すように、エピタキシャル成長法を用いてソース・ドレインが形成される領域のＳｉを上方に拡大する（単結晶のシリコン膜を形成する）。さらに、ラテラルグロウス部のようにオーバー成長した部分（図示せず）をＣＭＰ法により除去し、溝部１９内にのみ結晶シリコン膜２２を残置させる。
【０１３９】
その後、結晶シリコン膜２２中に、ＮＭＯＳ及びＰＭＯＳ用のソース・ドレイン拡散層（図示せず）を形成する。形成方法としては、イオン注入法、固相拡散法、気相拡散法等が考えられる。次に、導電性不純物の活性化熱工程（ＲＴＡ等）を行う。さらに、ＴｉやＣｏをスパッタして、ソース・ドレイン領域上にシリサイド膜を形成する。
【０１４０】
本例では、図１２（ｄ）に示す工程の後、図１２（ｅ）に示すように、ダミーゲート配線であるゲルマニウム膜１８及びその下の酸化膜１２をＳＨ処理及びＨＦウェットエッチングで除去することにより、溝部２３を形成する。
【０１４１】
次に、ホットリン酸等を用いたエッチングを施すことより、窒化膜２１の溝部２３の側壁の一部を構成する部分を除去する。その際、それ以外の窒化膜２１の上部がエッチングされると考えられる。しかしながら、窒化膜２１の厚さは薄いので、エッチングは短時間で十分である。したがって、例え、それ以外の窒化膜２１の上部がエッチングされたとしても、除去される量は僅かであるため、素子特性に悪影響を与えることはない。
【０１４２】
さらに、第４の参考例において説明したのと同様の方法により、図１２（ｆ）に示す構造を得る。
【０１４３】
その後、必要であれば、メタルゲート配線２５をエッチングにより３０ｎｍ程度リセスする（即ち、メタルゲート配線２５の厚さは７０ｎｍ程度になる）。さらに、それにより形成される溝を、ＬＰＣＶＤとそれに続くＣＭＰを用いて窒化シリコンで埋め込み、メタルゲート上面にキャップ膜となるシリコン窒化膜を形成する。このようなプロセスを採用した場合、後の工程でコンタクトホールが誤ってゲート配線の上に形成されたときに、このシリコン窒化膜がエッチングストッパーの役目を果たし、他の配線とゲート配線とのショート不良を防ぐことができる。
【０１４４】
以後の工程は、通常のＬＳＩ製造プロセスに従う。すなわち、ＴＥＯＳ等の層間絶縁膜を堆積形成し、それにゲート電極やソース・ドレイン電極と上層配線とを接続するためのコンタクトホールを開孔する。さらに、この層間絶縁膜上にアルミニウム等からなるメタル配線を形成する。
【０１４５】
以上示した第１〜第８の参考例によると、ソース・ドレイン電極の形成に先立って、ゲート構造と素子分離絶縁膜とがそれらの上面の高さが等しくなるように、及びゲート構造と交差し且つゲート構造に分断された溝部が形成される。また、ソース・ドレイン電極は上記溝部内に形成される。そのため、第１〜第８の参考例によると、ソース・ドレイン電極を自己整合的に形成することができる。すなわち、第１〜第８の参考例によると、ゲート構造の上面の高さと素子分離絶縁膜の上面の高さとが等しいため、ソース・ドレイン領域にメタル材料をＣＭＰ法を用いて埋め込むことができる。また、上記溝部をエピタキシャル成長法を用いてシリコン膜で埋め込む場合、ラテラルグロウス部のようにオーバー成長した部分をＣＭＰ法で除去可能である。したがって、隣接するトランジスタ間の絶縁状態を良好に維持することができ、高密度微細トランジスタを実現することが可能となる。
【０１４６】
また、第４〜第８の参考例によると、基板のチャネル領域が形成される部分にＲＩＥを行うことなく、コンケーブ型トランジスタを得ることができる。したがって、コンケーブ型トランジスタを作製する際に、チャネル領域のＲＩＥダメージの発生を防止することができる。すなわち、素子の電気特性の劣化を防止することができる。
【０１４７】
さらに、第１〜第８の参考例において、ソース・ドレイン電極をシリサイドで構成する場合、シリサイドをスパッタすることにより、シリサイデーションアニールを行うことなく、ソース・ドレイン電極を形成することができる。したがって、素子の信頼性の低下や特性劣化を防止することができる。
【０１４８】
また、第１〜第８の参考例において、エレベイティッドソース・ドレイン構造を採用した場合、ソース・ドレイン領域を十分な厚さに形成し、かつその実効的な接合深さを浅くすることができる。したがって、サイズを縮小した場合においても、パンチスルーの発生を防止し、かつ各素子間の絶縁状態を維持することが可能となる。
【０１４９】
なお、上記第１〜第８の参考例において、同一番号が付された構成要素は、特に説明がない限り実質的に同一である。
【０１５０】
次に、本発明の第９の参考例について、図１３〜図１５を参照しながら説明する。
【０１５１】
図１３〜図１５は、本発明の第９の参考例に係る半導体装置の製造工程を概略的に示す図である。なお、（ａ）〜（ｏ），（ｑ）及び（ｒ）は断面図であり、（ｐ）は平面図である。
【０１５２】
まず、図１３（ａ）に示すように、シリコン基板１０１の一方の面に４ｎｍ程度の厚さの熱酸化膜１０２を形成する。その後、熱酸化膜１０２上にＣＶＤ法により、厚さ２００ｎｍ程度のポリシリコン膜１０３を形成する。
【０１５３】
次に、図１３（ｂ）に示すように、リソグラフィー技術及びＲＩＥ技術を用いて、ポリシリコン膜１０３、熱酸化膜１０２及びシリコン基板１０１をエッチングして溝部１０４を形成する。溝部１０４は、後で素子分離に用いられる。
【０１５４】
さらに、図１３（ｃ）に示すように、ポリシリコン膜１０３及びシリコン基板１０１の露出した面に熱酸化膜１０５を形成する。
【０１５５】
その後、図１３（ｄ）に示すように、基板１０１の溝部１０４を形成した面上に、シリコン酸化膜１０６をＣＶＤ法により形成し、溝部１０４をシリコン酸化物で埋め込む。さらに、シリコン酸化膜１０６をＣＭＰ法により研磨する。この研磨は、ポリシリコン膜１０３が露出した時点で停止する。以上のようにして素子分離領域を形成する。
【０１５６】
次に、図１３（ｅ）に示すように、ポリシリコン膜１０３の露出した面に熱酸化膜１０７を形成し、その上に、厚さ１５０ｎｍ程度のＳｉＮ膜１０８を成膜する。この熱酸化膜１０７はエッチングストッパーとして用いられる。さらに、リソグラフィー技術及びＲＩＥ技術を用いて、ゲート配線が形成される領域に位置するＳｉＮ膜１０８のみを残置させ、それ以外のＳｉＮ膜１０８を除去する。
【０１５７】
次に、図１３（ｆ）に示すように、短時間のＲＩＥ或いはウェットエッチングにより、熱酸化膜１０７の露出部を除去する。さらに、ＳｉＮ膜１０８とシリコン酸化膜１０６とをマスクとして用いて、ポリシリコン膜１０３をエッチングする。
【０１５８】
なお、図１３（ｂ）に示す工程において、溝部１０４を順テーパー状に形成してもよい。溝部１０４をこのように形成した場合、上述した工程を実施することにより、図１４（ｇ）に示すように、シリコン膜１０３の側壁上にポリシリコン膜１０３が残留する。このようなポリシリコン膜１０３は後でゲート電極となるため、ゲート電極とソース・ドレイン電極間の寄生容量を増加させる場合がある。したがって、シリコン酸化膜１０６の側壁上に残留するポリシリコン膜１０３の全てが後の熱酸化工程で酸化膜となるように、溝部１０４のテーパー角を設定しておく。
【０１５９】
その後、図１４（ｈ）に示すように、ゲートエッジを保護するために、ポリシリコン膜１０３の側面に厚さ４ｎｍ程度の熱酸化膜１０９を形成する。なお、溝部１０４を順テーパー状に形成した場合は、シリコン酸化膜１０６の側壁上に残留するポリシリコン膜１０３の全てを酸化する。さらに、基板１０１に対してイオン注入及び活性化を行って基板１０１の表面領域にエクステンションを形成し、次に、ＣＶＤ法によりＳｉＮ膜を形成する。さらにＲＩＥを行うことにより、図１４（ｉ）に示すように、ＳｉＮ膜をポリシリコン膜１０３、熱酸化膜１０５、熱酸化膜１０７、及びＳｉＮ膜１０８の側面にのみ選択的に残置させて、ＳｉＮ側壁１１０を形成する。
【０１６０】
この時点で、イオン注入を行うことにより基板１０１の表面領域により深い拡散領域を形成してもよい。なお、本例においては、後述する工程においてエレベイティッドソース・ドレイン構造が形成されるため、ここで深い拡散領域を形成する必要はない。すなわち、ここでは、エクステンションのみで十分である。なお、上記側壁１１０は、ソース・ドレイン電極とゲート電極との間の結合容量の低減、及びソース・ドレイン電極とゲート電極との間でのショート発生の防止を目的として設けられる。
【０１６１】
次に、ウェット処理により露出した熱酸化膜１０２を除去する。その後、図１４（ｊ）に示すように、ＣＶＤ法によりポリシリコン膜１１１を形成する。さらに、図１４（ｋ）に示すように、ＣＭＰ技術またはレジスト・エッチバック技術を用いてポリシリコン膜１１１を平坦化する。この平坦化は、ＳｉＮ膜１０８及び側壁１１０が露出するまで行う。以上のようにして、ゲート配線を形成する領域を除く全ての領域をポリシリコン膜１１１で被覆する。このポリシリコン膜１１１の表面には、エッチングストッパーとして用いられる熱酸化膜（図示せず）を形成する。
【０１６２】
その後、図１４（ｌ）に示すように、ホットリン酸等を用いたウェットエッチング、ラジカルエッチング、或いはＲＩＥにより、側壁１１０の一部及びＳｉＮ膜１０８を除去する。
【０１６３】
さらに、ポリシリコン膜１１１の表面に形成した熱酸化膜（図示せず）と熱酸化膜１０５とをウェット処理により除去する。
【０１６４】
次に、図１５（ｍ）に示すように、ポリシリコン膜１０３，１１１及びＳｉＮからなる側壁１１０をマスクとして用いて、シリコン酸化膜１０６の露出部をＲＩＥにより除去することにより、溝部１１２を形成する。シリコン酸化膜１０６の除去は、チャネルエッジが露出しない程度に、すなわち熱酸化膜１０２の側面が露出しない程度とする。これにより、従来のＳＴＩ構造において問題であったゲート耐圧の劣化及びトランジスタ特性の劣化を防止することができる。
【０１６５】
次に、図１５（ｎ）に示すように、基板１０１の溝部１１２を形成した面にポリシリコン膜１１３を成膜する。さらに、図１５（ｏ）に示すように、ＣＭＰ法或いはレジストエッチバック技術等を用いて平坦化を行う。この平坦化は、シリコン酸化膜１０６が露出するまで行う。
【０１６６】
なお、図１５（ｐ）に、図１５（ｏ）に示す半導体装置の平面図を示す。この図に示すように、ゲート電極が形成される領域はポリシリコン膜１０３で構成され、ソース・ドレイン電極が形成される領域はポリシリコン膜１１１で構成され、ゲート配線が形成される領域はポリシリコン膜１１３で構成されている。次に、ポリシリコン膜１０３，１１１及び１１３に対して同時にイオン注入を行い、さらに活性化のための熱処理を施す。ここで、上記熱処理により予め形成しておいた拡散領域が過剰に深くなる場合は、エクステンションを予め形成せずに、本工程においてイオン注入したドーパントを固相拡散させることによりエクステンションを形成すればよい。それにより、エクステンションを所望の深さに形成することができる。
【０１６７】
次に、図１５（ｑ）に示すように、Ｃｏ或いはＴｉ等を用いたサリサイド・プロセスを実施する。それにより、ポリシリコン膜１０３，１１１，１１３の表面領域にシリサイド膜１１４が形成される。すなわち、ゲート電極及びソース・ドレイン電極が自己整合的に形成される。なお、選択反応の乱れにより、シリサイド膜１１４が側壁１１０上にも形成された場合は、ＣＭＰ法等により表面を僅かに研磨すればよい。それにより、側壁１１０上に形成されたシリサイド膜１１４を容易に除去することができる。或いは、図１５（ｒ）に示すように、サリサイドプロセスを実施する前に、ポリシリコン膜１０３，１１１，１１３を適度にエッチバックして、側壁１１０をポリシリコン膜１０３，１１１，１１３に対して突出させればよい。
【０１６８】
以上示したように、本発明の第９の参考例によると、エレベイティッドソース・ドレイン構造を有し、ソース・ドレイン電極がシリサイドで構成されるＭＯＳＦＥＴを形成する際に、ソース・ドレイン領域がＳＴＩ上に形成されることを防止することが可能となる。また、本参考例によると、ＳＴＩ後退によりゲートエッジが露出することがないため、電気的特性の良好なＭＯＳＦＥＴを得ることができる。
【０１６９】
次に、本発明の第１０の参考例について説明する。本参考例においては、複数のＭＯＳＦＥＴを同時に形成する際に、あるＭＯＳＦＥＴのソースまたはドレイン電極と他のＭＯＳＦＥＴのソースまたはドレイン電極との電気的接続、或いはあるＭＯＳＦＥＴのソース電極またはドレイン電極と他のＭＯＳＦＥＴのゲート電極との電気的接続が行われる。
【０１７０】
図１６〜図１８に、本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す。以下、上述した２通りの接続方法を図１６〜図１８を参照しながら説明する。
【０１７１】
まず、第９の参考例の図１３（ａ）〜（ｆ）及び図１４（ｇ）〜（ｉ）に関して説明したのと同様の方法により、図１６（ａ）或いは（ｂ）に示す構造を得る。なお、図１６（ｃ）は、図１６（ａ）のＣ−Ｃ’線に沿った断面図であり、図１６（ｄ）は、図１６（ｂ）のＤ−Ｄ’線に沿った断面図である。
【０１７２】
次に、第９の参考例の図１４（ｊ）〜（ｌ）に関して説明したのと同様の工程を実施することにより、図１６（ｅ）及び（ｆ）に示す構造をそれぞれ得る。
【０１７３】
その後、図１７（ｇ）及び（ｈ）に示すように、レジスト膜１２０を形成し、リソグラフィー技術を用いてレジスト膜１２０に開口部を形成する。さらに、このレジスト膜１２０をマスクとして用いて、ポリシリコン膜１１１をシリコン酸化膜１０６が露出するように除去する。なお、図１７（ｇ）及び（ｈ）に示す半導体装置の平面図を、図１７（ｉ）及び（ｊ）にそれぞれ示す。
【０１７４】
次に、図１７（ｋ）及び（ｌ）に示すように、熱酸化膜１０５、ポリシリコン膜１１１及びレジスト膜１２０をマスクとして用いて、ＲＩＥ法等によりＳｉＮ側壁１１０をエッチングする。ＳｉＮ側壁１１０は必ずしも完全に除去する必要はない。ＳｉＮ側壁１１０の除去は、後の工程で形成されるシリサイド膜の底面よりも低い位置まで行えば十分である。
【０１７５】
次に、レジスト膜１２０を除去する。その後、第９の参考例の図１５（ｍ）に関して説明したのと同様の方法により、図１８（ｍ）及び（ｎ）に示す構造をそれぞれ得る。さらに、第９の参考例の図１５（ｎ）〜（ｑ）に関して説明したのと同様の方法により、図１８（ｏ）及び（ｐ）に示す構造をそれぞれ得る。なお、図１８（ｑ）及び（ｒ）に、図１８（ｏ）及び（ｐ）に示す半導体装置の平面図をそれぞれ示す。
【０１７６】
上述した方法をＣＭＯＳ−６ｔｒ−セル構造のＳＲＡＭの製造に適用した例を以下に示す。
【０１７７】
図１９〜図２３に、本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す。なお、図１９〜図２３は平面図である。
【０１７８】
まず、第９の参考例において図１３（ａ）〜（ｄ）に関して説明した工程を実施して、図１９に示す構造を得る。なお、図１９において、基板１５１上には、ＮＭＯＳ素子領域１５２、ＰＭＯＳ素子領域１５３、及び素子分離領域１５４が形成されている。
【０１７９】
次に、図２０に示すように、ゲート配線パターン１５５を形成することで、セル内のインバーター回路１５６のＮＭＯＳとＰＭＯＳのゲート配線を接続し、さらにワード線１５７が形成される。
【０１８０】
その後、図２１に示すように、接合配線領域パターン１５８を形成する。従来、フリップフロップ回路１７０においては、ある素子のソース・ドレイン電極と他の素子のソース・ドレイン電極とを接続する接合配線１５９と、ある素子のソース・ドレイン電極と他の素子のゲート電極とを接続する接合配線１６０とは別々の層に形成されていた。すなわち、従来は、ゲート配線が形成される層とは別に、接合配線１５９及び１６０の少なくとも一方を形成するために、さらに１層以上の配線層を設ける必要があった。それに対し、第１０の参考例によると、ゲート配線が形成される層に上述した配線を形成することが可能となる。したがって、ゲート配線が形成される層の上に設けられる上層には、ビット線、Ｖ＋線、及びＶ−線のみを形成すればよい。すなわち、ゲート配線が設けられる層に形成するコンタクト領域は、ビットコンタクト領域１６１、Ｖ−コンタクト領域１６２、及びＶ＋コンタクト領域１６３の３端子で十分である。
【０１８１】
ここで、図２２に示すようにセル同士の結合を行う場合、図２３に示すように、上層に形成するビット線、Ｖ＋線、及びＶ−線は交差することなく配置される。そのため、ビット線１６４、Ｖ＋線１６５、及びＶ−線１６６を同一層に形成することが可能である。したがって、第１０の参考例によると、ＳＲＡＭセル全ての配線を、ゲート配線層と１つの上層とで形成することができる。
【０１８２】
以上示したように、本発明の第１０の参考例によると、あるＭＯＳＦＥＴのソース・ドレイン電極と他のソース・ドレイン電極とを接続する配線と、あるＭＯＳＦＥＴのソース・ドレイン電極と他のゲート電極とを接続する配線とを、ゲート配線が形成される層に形成することができる。したがって、工程数を大幅に減らすことが可能となる。また、従来は、あるＭＯＳＦＥＴのソース・ドレイン電極と他のソース・ドレイン電極とを接続するために、ソース・ドレイン領域を大きく形成する必要があった。それに対し、第１０の参考例によると、ソース・ドレイン領域の大きさを従来に比べて小さくすることができる。そのため、拡散容量の増大を防止し、トランジスタ特性を向上させることができる。
【０１８３】
次に、本発明の第１１の参考例について説明する。第９の参考例においては、ゲート電極を予め形成した後にソース・ドレイン電極を形成したが、本参考例においては、ゲート電極の代わりにまずダミーゲート配線が形成される。また、本参考例によると、ゲート電極の側面の一部をチャネルとして用いた構造（以下、ハーフコンケーブ構造という）のＭＯＳＦＥＴの製造が可能である。以下、図２４〜図２７を参照しながら説明する。
【０１８４】
図２４〜図２７は、本発明の第１１の参考例に係る半導体装置の製造工程を概略的に示す断面図である。
【０１８５】
まず、図２４（ａ）に示すように、シリコン基板１０１の一方の面に４ｎｍ程度の厚さの熱酸化膜１０２を形成する。なお、熱酸化膜１０２は、基板１０１の表面を保護するため、及び後の工程においてエッチングストッパーとして使用するために設ける。その後、熱酸化膜１０２上にＣＶＤ法により、厚さ１５０ｎｍ程度のシリコン窒化膜１０３を形成する。
【０１８６】
次に、図２４（ｂ）に示すように、リソグラフィー技術及びＲＩＥ技術を用いて、シリコン窒化膜１０３、熱酸化膜１０２及びシリコン基板１０１をエッチングして溝部１０４を形成する。溝部１０４は、後で素子分離に用いられる。本参考例においては、溝部１０４を順テーパー状に形成する。さらに、シリコン基板１０１の露出した面に熱酸化膜１０５を形成する。
【０１８７】
その後、図２４（ｃ）に示すように、基板１０１の溝部１０４を形成した面上に、シリコン酸化膜１０６をＣＶＤ法により形成し、溝部１０４をシリコン酸化物で埋め込む。さらに、シリコン酸化膜１０６をＣＭＰ法により研磨する。この研磨は、シリコン窒化膜１０３が露出した時点で停止する。以上のようにして素子分離領域を形成する。
【０１８８】
次に、シリコン窒化膜１０３及びシリコン酸化膜１０６上に、図２４（ｄ）に示すパターンのシリコン酸化膜１０８を３００ｎｍ程度の厚さに形成する。ここでシリコン酸化物を用いた理由は、シリコン酸化物は、シリコン窒化膜１０３に対して十分なエッチング選択性を有しているためである。ただし、このエッチングの際に、シリコン酸化膜１０６の一部も除去される。シリコン酸化膜１０６の除去量が過剰となる場合は、シリコン酸化膜１０８とシリコン酸化膜１０６との間に、エッチングストッパーとしてＳｉＮ膜を設けてもよい。
【０１８９】
次に、図２４（ｅ）に示すように、シリコン酸化膜１０６，１０８をマスクとし、シリコン酸化膜１０２をエッチングストッパーとして用いて、ＲＩＥ等によりシリコン窒化膜１０３を異方性エッチングする。このとき、順テーパー状の溝部１０４内のシリコン酸化膜１０６と基板１０１との間には、シリコン窒化膜１０３がエッチングされずに残留する。すなわち、ソース・ドレイン電極が形成される領域の周囲に、ＳｉＮ側壁を自己整合的に形成することができる。したがって、本参考例によると、ＳｉＮ側壁を別途形成する必要がない。また、側壁を十分に厚く及びＳＴＩ領域を狭く形成する場合は、図２４（ｆ）に示すように溝部１０４を形成すればよい。すなわち、シリコン窒化膜１０３をテーパーエッチングし、基板１０１を矩形上にエッチングすればよい。
【０１９０】
その後、シリコン酸化膜１０２の露出部を希フッ酸等を用いたウェットエッチングにより除去する。さらに、図２５（ｇ）に示すように、基板１０１の露出面上にシリコンを選択エピタキシャル成長させて、結晶シリコン膜１３０を形成する。基板１０１の露出面の外周部がシリコン酸化膜で覆われている場合、上記エピタキシャル成長の際にファセット成長のような異常成長を生ずる。それに対し、本参考例においては、基板１０１の露出面の外周部はＳｉＮ膜で覆われているため、結晶シリコン膜１３０を、異常成長を生ずることなく、均一且つ十分な厚さに形成することができる。続いて、結晶シリコン膜１３０の表面に熱酸化膜１３１を形成する。熱酸化膜１３１は、後の工程でエッチングストッパーとして用いられる。
【０１９１】
次に、結晶シリコン膜１３０にイオン注入法等により導電性不純物を注入し、さらに活性化を行う。なお、上述した工程の代わりに、導電性不純物とシリコンとの混合物をエピタキシャル成長させてもよい。また、コンケーブ構造が必要とされない場合は、上記エピタキシャル成長は行わない。さらに、ここで、エクステンションを形成する場合は、イオン注入を行ってエクステンションを形成した後に、シリコン酸化物等からなる側壁を形成し、その後、不純物濃度の高い拡散領域を形成し、さらにその側壁をウェットエッチング等により除去すればよい。この側壁を、通常のシリコン酸化物よりもエッチングレートの速いＢＰＳＧ等を用いて形成することにより、短時間のエッチング処理で側壁を除去することができる。したがって、シリコン酸化膜１０６を過剰に除去せずに済む。また、不純物濃度の高い拡散領域の形成には、エクステンションの形成に比べて、より高い活性化温度が必要である。したがって、側壁を形成した後、先に不純物濃度の高い拡散領域を形成し、側壁を除去後、より浅い接合領域であるエクステンションを形成するためのイオン注入と活性化とを行ってもよい。これにより、より浅い接合を形成することができる。
【０１９２】
次に、図２５（ｈ）に示すように、ＣＶＤ法によりポリシリコン膜１１１を形成する。さらに、図２５（ｉ）に示すように、ＣＭＰ技術またはレジスト・エッチバック技術を用いてポリシリコン膜１１１を平坦化する。この平坦化は、シリコン酸化膜１０８が露出するまで行う。以上のようにして、ゲート配線を形成する領域を除く全ての領域をポリシリコン膜１１１で被覆する。このポリシリコン膜１１１をマスクとして用いることにより、ゲート配線を形成する領域に対応した溝部を形成することが可能となる。
【０１９３】
その後、図２５（ｊ）に示すように、ポリシリコン膜１１１をマスクとして用いて、ＲＩＥ法等によりシリコン酸化膜１０８を除去する。
【０１９４】
さらに、図２５（ｋ）に示すように、シリコン窒化膜１０３及びポリシリコン膜１１１をマスクとして用いて、ＲＩＥ法等によりシリコン酸化膜１０６をエッチングする。このエッチングは、チャネルエッジが露出しない程度で停止する。
【０１９５】
次に、図２５（ｌ）に示すように、ポリシリコン膜１１１及び熱酸化膜１０２をマスクとして用いて、ＲＩＥ法等によりシリコン窒化膜１０３の露出部を異方性エッチングする。このとき、シリコン窒化膜１０３とポリシリコン膜１１１との間のエッチング選択比が不十分である場合、ＲＩＥを行う前にポリシリコン膜１１１の表面に熱酸化膜を形成する。これにより、十分なエッチング選択比を得ることができる。
【０１９６】
次に、図２６（ｍ）に示すように、熱酸化膜１０２を希フッ酸等を用いて除去し、さらにゲート絶縁膜１３２を形成する。ゲート絶縁膜１３２は、熱酸化により形成してもよく、ＣＶＤ法等により形成してもよい。その後、抵抗率の低い材料、例えばＷからなる膜１１３を形成する。ここで、バリア層が必要である場合は、ゲート絶縁膜１３２上にバリア層を形成した後に、Ｗ膜１１３を形成する。また、ゲート絶縁膜１３２を形成する前に、薄い熱酸化膜を形成しこれを除去するか、或いは水素アニール等を行ってもよい。これにより、結晶シリコン膜１３０のエッジ部を丸めることができる。また、チャネル領域へのイオン注入をゲート絶縁膜１３２を形成する直前に行うことにより、素子領域の所望の部分のみに不純物濃度の高いチャネル領域を形成することができる。したがって、ソース・ドレイン拡散層の接合容量を低減させることが可能である。
【０１９７】
さらに、図２６（ｎ）に示すように、ゲート絶縁膜１３２を形成する前にイオン注入法等を用いて不純物濃度の高いチャネル領域１３３を形成し、続いて選択エピタキシャル成長法によりＳｉやＳｉ−Ｇｅからなる膜１３４を形成してもよい。これにより、レトログレードチャネル構造のＭＯＳＦＥＴを得ることができる。ここで、上記選択エピタキシャル成長の際に、ポリシリコン膜１１１上にもＳｉやＳｉ−Ｇｅがエピタキシャル成長する可能性があるが、これは後でポリシリコン膜１１１をエッチングする際に同時に除去されるので問題とはならない。なお、図２６（ｎ）は溝部を拡大して示す図である。
【０１９８】
次に、図２６（ｏ）に示すように、Ｗ膜１１３をＣＭＰ法或いはレジストエッチバック技術等を用いて平坦化する。この平坦化は、ポリシリコン膜１１１が露出するまで行う。
【０１９９】
その後、図２６（ｐ）に示すように、シリコン酸化膜１０６、Ｗ膜１１３、及びゲート絶縁膜１３２をマスクとして用いて、ＲＩＥ法等によりポリシリコン膜１１１をエッチングする。このエッチングは、異方性エッチングである必要はなく、ラジカル原子を用いたエッチングでもよい。したがって、ゲートエッジ部にダメージを与えずに済む。また、ここで、ダメージを受けたゲートエッジ部をリペアする場合は、水素、水、及び窒素を含有する雰囲気下で酸化処理を行うことにより、Ｗ膜１１３を酸化させることなく結晶シリコン膜１３０のゲートエッジ部をリペアすることができる。
【０２００】
次に、図２６（ｑ）に示すように、ＳｉＮ膜を形成し、これにＲＩＥを行うことにより、ソース・ドレイン電極とゲート電極との間の電気的短絡を防止するためのＳｉＮ側壁１１０を形成する。続いて、熱酸化膜１３１を、希フッ酸用いて或いはドライエッチングにより除去する。側壁１１０をＳｉＮで構成する代わりに、より誘電率の低いシリコン酸化物等で構成してもよい。このような材料を用いることにより、ソース・ドレイン電極とゲート電極との間の寄生容量を低減することができる。また、図２５（ｇ）に示す工程において結晶シリコン膜１３０に導電性不純物をドーピングしたが、ゲート電極をＷ等の高融点金属で構成する場合は、図２６（ｐ）及び（ｑ）に示す工程の後にイオン注入を行い、さらに活性化のためのアニールを施すことにより、図２６（ｍ）及び（ｎ）に関して説明した熱処理を不要とすることができる。したがって、より浅い接合を形成することが可能となる。
【０２０１】
その後、図２６（ｒ）に示すように、Ａｌ膜１３５を形成し、ＣＭＰ法或いはレジストエッチバック技術等を用いて平坦化する。この平坦化は、シリコン酸化膜１０６が露出するまで行う。このようにして、ソース・ドレイン電極を形成する。なお、バリア層が必要とされる場合は、バリア層を形成した後にＡｌ膜１３５を形成すればよい。
【０２０２】
以上のようにして、ハーフ・コンケーブ型のＭＯＳＦＥＴを得ることができる。
【０２０３】
また、本参考例によると、複数のハーフ・コンケーブ型のＭＯＳＦＥＴを同時に形成する際に、あるＭＯＳＦＥＴのソース電極と他のＭＯＳＦＥＴのドレイン電極との電気的接続、或いはあるＭＯＳＦＥＴのソース電極またはドレイン電極と他のＭＯＳＦＥＴのゲート電極との電気的接続を行うことができる。その方法を以下に説明する。
【０２０４】
まず、図２６（ｑ）に示す工程を終えた後、図２７（ｓ）に示すように、レジスト膜１３６を形成し、これにリソグラフィー技術を用いて開口部を形成する。次に、ラジカル原子を用いたエッチング等により、シリコン窒化膜１０３の一部及びＳｉＮからなる側壁１１０を除去する。続いて、シリコン酸化膜１０６をＲＩＥ技術等を用いて結晶シリコン膜１３０とほぼ同じ高さとなるようにエッチングする。なお、このエッチング量は、後で形成される配線の厚さに関係している。したがって、配線を低抵抗化する必要性が低い場合は上述したのよりもエッチング量を少なめに設定してもよい。
【０２０５】
次に、レジスト膜１３６を除去する。さらに、図２７（ｑ）及び（ｒ）に示す工程を実施することにより、図２７（ｔ）に示す半導体装置を得ることができる。
【０２０６】
以上示したように、本参考例によると、複数のハーフ・コンケーブ型のＭＯＳＦＥＴの形成と、あるＭＯＳＦＥＴのソース電極と他のＭＯＳＦＥＴのドレイン電極との電気的接続、或いはあるＭＯＳＦＥＴのソース電極またはドレイン電極と他のＭＯＳＦＥＴのゲート電極との電気的接続とを同時に行うことができる。
【０２０７】
また、本参考例によると、ゲート電極上のみにシリコン窒化膜を形成することが可能である。以下に、その方法とそれにより得られる効果について説明する。
【０２０８】
まず、図２６（ｏ）に示す工程を終えた後、図２７（ｕ）に示すように、ＲＩＥ或いはＳＨ処理を施すことにより、Ｗ膜１１３をエッチバックする。次に、図２７（ｖ）に示すように、シリコン窒化膜１３７を形成し、ＣＭＰ法或いはレジストエッチバック技術等を用いて平坦化する。この平坦化は、ポリシリコン膜１１１が露出するまで行う。
【０２０９】
その後、図２６（ｐ）〜（ｒ）に示す工程を実施することにより、図２７（ｗ）に示す半導体装置を得ることができる。以上のようにしてゲート電極上にのみシリコン窒化膜１３７を形成した半導体装置においては、ゲート電極とソース・ドレイン電極との間の電気的短絡が生じにくい。その理由を図２７（ｘ）を参照しながら説明する。
【０２１０】
図２７（ｘ）においては、図２７（ｗ）に示すＭＯＳＦＥＴの上にシリコン酸化膜等の絶縁膜１３８が形成されている。この絶縁膜１３８に、ソース・ドレイン電極との接続を図るために開口部を形成するには、絶縁膜１３８上にレジスト膜（図示せず）を形成し、リソグラフィー技術を用いる必要がある。ここで、例えば、位置合わせにずれが生じると、ゲート電極１１３の上方に位置する絶縁膜１３８も開口されることがある。このような場合、絶縁膜１３８の開口部をＡｌ等の金属１３９で埋め込むと、ゲート電極１１３とソース・ドレイン電極１３５との間で電気的短絡が生ずる。それに対し、図２７（ｘ）に示すように、ゲート電極１１３上にのみシリコン窒化膜１３７を形成した場合、ゲート電極１１３はシリコン窒化膜１３７で覆われているので、開口部を金属１３９で埋め込んでもゲート電極１１３とソース・ドレイン電極１３５との間で電気的短絡を生ずることはない。また、ゲート絶縁膜１３２がシリコン酸化膜である場合は、上記開口部を形成する際にその一部がエッチングされる。しかしながら、ゲート電極の上面はソース・ドレイン電極の上面よりも下方に位置するので、ゲート絶縁膜１３２を過度にエッチングすることなく、開口部を形成することができる。
【０２１１】
次に、本発明の第１２の参考例について説明する。第９の参考例においては、エレベイティッドソース・ドレイン構造を採用し、かつシリサイドを用いることにより、ソース・ドレイン・ゲート電極の低抵抗率化を行った。しかしながら、シリサイドを用いることなく低抵抗率化を実現することが可能であれば、必ずしもエレベイティッドソース・ドレイン構造を採用する必要はない。本参考例においては、エレベイティッドソース・ドレイン構造を採用せずに、ゲート電極をポリメタル構造とし、ソース・ドレイン電極をＷやＡｌ等で構成する。
【０２１２】
図２８及び図２９に、本発明の第１２の参考例に係る半導体装置の製造工程を概略的に示す。なお、図２８及び図２９において、（ａ）〜（ｈ）は断面図である。
【０２１３】
まず、第９の参考例の図１３（ａ）〜（ｆ）及び図１４（ｇ）〜（ｉ）に関して説明したのと同様の工程を実施する。ただし、ポリシリコン膜１０３への導電性不純物のドーピング及び活性化は、図１３（ａ）に示す工程の後に行う。
【０２１４】
次に、図２８（ａ）に示すようにＷ膜１１１を形成する。バリア層が必要である場合は、バリア層を形成した後にＷ膜１１１を形成する。その後、図２８（ｂ）に示すように、ＣＭＰ技術等を用いてＷ膜１１１を平坦化する。以上のようにして、ゲート配線を形成する領域を除く全ての領域をＷ膜１１１で被覆する。
【０２１５】
その後、図２８（ｃ）に示すように、Ｗ膜１１１をマスクとして用いて、ラジカルエッチング或いはＲＩＥにより、側壁１１０の一部及びＳｉＮ膜１０８を除去する。このとき、熱酸化膜１０７はエッチングストッパーとして機能する。
【０２１６】
さらに、図２８（ｄ）に示すように、シリコン酸化膜１０６をＲＩＥ等により除去し、さらにポリシリコン膜１０３をエッチバックする。ここで、ポリシリコン膜１０３は、ゲート電極をポリシリコンとメタルとの積層構造とするために、完全には除去しない。次に、図２８（ｅ）に示すように、Ｗ膜１１１、側壁１１０、ポリシリコン膜１０３をマスクとして用いて、シリコン酸化膜１０６等のエッチングを行う。シリコン酸化膜１０６の除去は、チャネルエッジが露出しない程度に、すなわち熱酸化膜１０２の側面が露出しない程度とする。
【０２１７】
次に、図２８（ｆ）に示すように、Ａｌ膜１１３を成膜し、ＣＭＰ法等を用いて平坦化を行う。ここで、バリア層が必要とされる場合は、バリア層を形成した後にＡｌ膜１１３を形成すればよい。また、この平坦化は、シリコン酸化膜１０６が露出するまで行う。以上のようにして、ゲート電極がポリシリコンとＡｌとを積層したポリメタル構造であり、ソース・ドレイン電極がＷで構成されたＭＯＳＦＥＴを得ることができる。
【０２１８】
また、本参考例によると、第１０の参考例と同様に、複数のＭＯＳＦＥＴを形成する際に、あるＭＯＳＦＥＴのソース電極と他のＭＯＳＦＥＴのドレイン電極との電気的接続、或いはあるＭＯＳＦＥＴのソース電極またはドレイン電極と他のＭＯＳＦＥＴのゲート電極との電気的接続を同時に行うことが可能である。以下、図２９（ｇ）及び（ｈ）を参照しながら説明する。
【０２１９】
まず、上述した方法により図２８（ｄ）に示す構造を得る。次に、図２９（ｇ）に示すように、レジスト膜１２０を形成し、リソグラフィー技術を用いてそれに開口部を形成する。その後、シリコン酸化膜１０６をエッチングストッパーとして用いて、Ｗ膜１１１のエッチングを行う。続いて、ＳｉＮからなる側壁１１０をポリシリコン膜１０３とほぼ同じ高さとなるまでエッチバックする。
【０２２０】
次に、レジスト膜１２０を除去した後、図２８（ｅ）及び（ｆ）に関して説明した工程を実施する。これにより、図２９（ｈ）に示すように、複数のＭＯＳＦＥＴの形成と、例えば、あるＭＯＳＦＥＴのソース電極またはドレイン電極と他のＭＯＳＦＥＴのゲート電極との電気的接続とを同時に行うことが可能となる。
【０２２１】
次に、本発明の第１３の参考例について説明する。第９及び第１２の参考例においては、ＣＭＰ法を用いた平坦化工程をそれぞれ３回実施した。それに対し、本参考例によると、レジスト・リセス技術を用いることにより、上記平坦化工程を２回とすることが可能となる。以下に、図３０を参照しながら説明する。
【０２２２】
第１２の参考例においては、図２８（ａ）及び（ｂ）に示す工程において、ゲート配線領域以外の領域が全て被覆されるようにＷ膜１１１を形成した。第１２の参考例は、このＷ膜１１１をマスクとして用いてＳｉＮ膜１０８のエッチングを行っている。それに対し、本参考例によると、Ｗ膜１１１の代わりに、図３０（ａ）に示すようにレジスト膜１１１Ａが用いられる。
【０２２３】
すなわち、まず、第９の参考例の図１３（ａ）〜（ｆ）及び図１４（ｇ）〜（ｉ）に関して説明したのと同様の工程を実施する。ただし、ポリシリコン膜１０３への導電性不純物のドーピング及び活性化は、図１３（ａ）に示す工程の後に行う。
【０２２４】
次に、図３０（ａ）に示すようにレジスト膜１１１Ａを形成する。その後、露光量を適当に制御してレジスト・リセスを行い、ＳｉＮ膜１０８を露出させる。以上のようにして開口部を形成したレジスト膜１１１Ａをマスクとして用いることにより、ＳｉＮ膜１０８を選択的にエッチングすることが可能となる。
【０２２５】
さらに、第１２の参考例において図２８（ｄ）及び（ｅ）に関して説明した工程を実施する。その後、レジスト膜１１１Ａを除去し、第１２の参考例において図２８（ｆ）に関して説明した工程を実施することにより、図３０（ｂ）に示すように、ソース・ドレイン・ゲート電極がＡｌで構成されたＭＯＳＦＥＴを得る。
【０２２６】
本参考例においては、第９、第１１、及び第１２の参考例とは異なり、ＳｉＮ膜１０８をエッチングする際に用いるマスクをレジストで構成した。そのため、本参考例においては、マスクに開口部を形成するために平坦化工程を実施する必要はない。したがって、本参考例によると、ＣＭＰ工程を減少することが可能となり、製造コストを低減することが可能となる。
【０２２７】
次に、上記第９〜第１３の参考例に共通するプロセスについて、図３１を参照しながら説明する。なお、図３１（ａ）及び（ｂ）は、本発明の第９〜第１３の参考例に係る半導体装置の製造方法を概略的に示す図である。
【０２２８】
第９〜第１３の参考例によると、ソース・ドレイン電極を埋め込み形成するための溝部とゲート電極を埋め込み形成するための溝部とがそれぞれ別々の工程において形成される。すなわち、まず、図３１（ａ）に示すように、基板の一方の主面に深さの異なる２種類の溝部を形成する。なお、図３１（ａ）において、Ｒ1はソース・ドレイン電極が形成される領域を示し、Ｒ2はゲート配線が形成される領域を示し、Ｒ3は素子分離領域を示している。
【０２２９】
次に、図３１（ｂ）に示すように、それぞれの溝部を、マスク材料Ｍ1 で埋め込む。マスク材料Ｍ1 は、領域Ｒ2 が材料Ｍ1 に対して選択的に除去され得るように選ぶ。さらに、平坦化工程を実施することにより、領域Ｒ2 を露出させる。
【０２３０】
その後、材料Ｍ1 からなる薄膜をマスクとして用いて、領域Ｒ2 に溝部を形成する。このようにして形成した溝部を、ゲート配線を形成するために用いられる材料（図示せず）で埋め込み、さらに、平坦化工程を実施することにより、素子分離領域Ｒ3 を露出させる。
【０２３１】
ここで、マスク材料Ｍ1 がソース・ドレイン電極に用いられる電極材料である場合は、上記工程を終了することによりＭＯＳＦＥＴを得る。また、マスク材料Ｍ1 が除去されるべき材料である場合は、マスク材料Ｍ1 を除去した後、それにより形成される溝部を電極材料で埋め込み、さらに平坦化工程を実施する。以上のようにして、ＭＯＳＦＥＴを得る。
【０２３２】
このように、本発明の第９〜第１３の参考例に係る半導体装置の製造方法によると、ゲート配線、ソース電極、及びドレイン電極を自己整合的に形成することができる。なお、第９及び第１２の参考例においては材料Ｍ1にポリシリコン及びＷをそれぞれ用い、これら材料Ｍ1でソース・ドレイン電極を構成した。また、第１１及び第１３の参考例においては、材料Ｍ1にポリシリコン及びレジストをそれぞれ用い、これら材料Ｍ1を除去した後にソース・ドレイン電極を形成した。なお、第１３の参考例においては、ゲート絶縁膜を形成した後に、ゲート配線、ソース電極及びドレイン電極を同時に埋め込み形成した。
【０２３３】
また、以上示した第９〜第１３の参考例によると、ソース・ドレイン電極の形成に先立って、ゲート構造と素子分離絶縁膜とがそれらの上面の高さが等しくなるように、及びゲート構造と交差し且つゲート構造に分断された溝部が形成されるように形成される。ソース・ドレイン電極は、第１〜第８の参考例と同様に、上記溝部内に形成されるので、第９〜第１３の参考例によると、個々に説明した効果の他に、第１〜第８の参考例において説明したのと同様の効果を得ることができる。なお、上記第９〜第１３の参考例において、同一番号が付された構成要素は、特に説明がない限り実質的に同一である。
【０２３４】
上述した第１〜第１３の参考例においては、素子分離領域は、その上面がソース・ドレイン電極が形成される領域の底面よりも高くなるように形成される。以下に、このように構成することにより生ずる効果について、図３２及び図３３を参照しながらより詳細に説明する。
【０２３５】
図３２（ａ）は、ＭＯＳＦＥＴの従来の製造方法を概略的に示す断面図である。また、図３２（ｂ）は、本発明の第１〜第１３の参考例に係るＭＯＳＦＥＴの製造方法を概略的に示す断面図である。なお、図３２（ａ）及び（ｂ）は、エレベイティッドソース・ドレイン構造を有するＭＯＳＦＥＴを製造するための、途中工程を示している。
【０２３６】
また、図３３（ａ）及び（ｂ）は、それぞれ図３２（ａ）及び（ｂ）に示すＭＯＳＦＥＴの素子分離領域の幅とショートイールドとの関係を示すグラフである。なお、図中、横軸は素子分離領域１０６の幅ｄ1 或いはｄ2 を示し、縦軸はショートイールドを示している。
【０２３７】
図３２（ａ）に示すように、従来は、基板１０１の表面領域中に完全に埋め込まれるように素子分離領域１０６を形成していた。そのため、選択エピタキシャル成長法により基板１０１上に結晶シリコン膜１３０を形成した場合、結晶シリコン膜１３０は横方向にも成長していた。例えば、結晶シリコン膜１３０の厚さｔ1 を５０ｎｍとした場合、結晶シリコン膜１３０は横方向にも５０ｎｍ程度成長してしまう。そのため、図３３（ａ）に示すように、素子分離領域１０６の幅ｄ1 を０．２μｍよりも狭くすることにより歩留まりが低下し始め、幅ｄ1 を０．１μｍ以下とした場合には歩留まりがほぼ０％となってしまう。すなわち、ほぼ全ての隣接するＭＯＳＦＥＴ間でショートが生じてしまう。さらに、従来の方法において厚さｔ1 を１００ｎｍとすると、幅ｄ1 は少なくとも０．３μｍ程度は必要となる。
【０２３８】
これに対し、図３２（ｂ）に示すように、素子分離領域１０６をその上面が基板表面よりも高くなるように形成した場合、隣接するＭＯＳＦＥＴ間でのショートは生じない。すなわち、図３３（ｂ）に示すように、素子分離領域１０６の幅ｄ2 を０．１μｍまで狭くしても、結晶シリコン膜１３０の厚さｔ2 に依存することなく、高い歩留まりを得ることができるのである。
【０２３９】
将来、半導体装置において配線は０．１μｍ程度の幅に形成されることが考えられる。このような場合、幅ｄ1 或いはｄ2 を０．１５μｍ程度まで低減することが必要である。また、ソース電極、ドレイン電極及びゲート配線をコバルトシリサイドで構成する場合、低抵抗化を実現するために、それらの厚さを５０ｎｍ以上とする必要があるとされている。
【０２４０】
ここで、厚さ５０ｎｍのシリサイド膜を形成する際に、ほぼ５０ｎｍ程度の厚さの結晶シリコン膜が消費される。したがって、３０ｎｍ程度の浅い接合を実現し、且つソース部及びドレイン部におけるシリサイドによる接合リークを抑制するためには、厚さｔ1 或いはｔ2 を５０ｎｍ以上とすることが必要である。
【０２４１】
しかしながら、幅ｄ1 を０．１５μｍとした場合、従来技術を用いて厚さ５０ｎｍの結晶シリコン膜１３０を形成すると、高い歩留まりを得ることができない。高い歩留まりを得るためには、幅ｄ1 を０．２μｍ以上とすることが必要である。これは、集積度を、配線幅が０．１５μｍ程度である半導体装置において実現されている集積度よりも高めることができないことを意味する。また、微細化をより進めた場合、さらに低抵抗化が求められるため、シリサイド膜の厚さを厚くすることが必要となる。この場合、従来の方法によると、さらに幅ｄ1 を広げることが必要である。このように、従来の方法によると、微細化を進めるにつれて、集積度が低下してしまう。
【０２４２】
これに対し、本発明の第１〜第１３の参考例によると、歩留まりは、素子分離領域１０６の幅ｄ2及び結晶シリコン膜１３０の厚さｔ2に依存しない。したがって、歩留まりの低下を生ずることなく、集積度を向上させることが可能となる。
【０２４３】
さらに、従来の方法を用いた場合、ソース電極及びドレイン電極を自己整合的に形成する場合、これらをシリサイドで構成するしかなかった。それに対し、本発明の第１〜第１３の参考例によると、シリサイドに比べてより抵抗率の低いＷ、Ａｌ、及びＣｕ等の低抵抗金属を用いることができる。シリサイドを用いた場合、接合リークを防止するために、結晶シリコン膜１３０を厚く形成することが必要である。それに対し、上記低抵抗金属を用いた場合、シリサイドを用いた場合ほど結晶シリコン膜１３０を厚く形成する必要がない。
【０２４４】
次に、本発明の第１の実施形態について説明する。なお、以下、ＮＭＯＳの製造方法について説明するが、不純物の導電型を逆にすることで、同様の方法によりＰＭＯＳも製造することができる。
【０２４５】
図３４〜図３６に、本発明の第１の実施形態に係る半導体装置の製造工程を概略的に示す。なお、図３４〜図３６おいて、（ａ）〜（ｋ）は断面図である。
【０２４６】
まず、図３４（ａ）に示すように、基板２０１の一方の主面の表面領域にトレンチ素子分離２０６を形成する。なお、基板２０１はｐ型シリコン基板或いはｐ型ウェル領域を形成したシリコン基板である。また、素子分離２０６は、必ずしもトレンチ型である必要はなく、ＬＯＣＯＳ法によるものでも構わない。次に、基板２０１上に厚さ８ｎｍ程度の酸化膜２０２を形成する。さらに、酸化膜２０２上にＳｉ3 Ｎ4 等の材料からなる薄膜２０３を形成する。
【０２４７】
次に、図３４（ｂ）に示すように、薄膜２０３をパターニングしてダミーゲート配線を形成する。さらに、酸化膜２０２の露出部を希フッ酸等を含有する液を用いて除去する。
【０２４８】
その後、図３４（ｃ）に示すように、基板２０１の露出部をシードとして用いて、シリコンの選択エピタキシャル成長を行う。それにより、厚さ２０ｎｍ程度の結晶シリコン膜２０４’を形成する。次に、図３４（ｄ）に示すように、結晶シリコン膜２０４’及びダミーゲート配線２０３上に厚さ１０ｎｍ程度のＳｉＯ2 等からなる絶縁膜２０５を形成する。さらに、加速エネルギーを２０ＫｅＶとして、結晶シリコン膜２０４’にＡｓ+ イオンを１×１０14ｃｍ-1程度の濃度で注入することにより不純物拡散領域を形成する。
【０２４９】
次に、図３５（ｅ）に示すように、ダミーゲート配線２０３の側面上に、絶縁膜２０５を介してＳｉ3 Ｎ4 等の絶縁体からなるゲート側壁２０７を形成する。その後、ゲート側壁２０７をマスクとして用いて、結晶シリコン膜２０４’にＡｓ+ イオン等をイオン注入する。それにより、ゲート側壁２０７の下方にエクステンション２０４を形成し、さらに、エクステンション２０４と隣接してｎ+ 拡散領域２０８を形成する。なお、エクステンション２０４は、ｎ+ 拡散領域２０８に比べて浅く形成されている。また、エクステンション２０４とｎ+ 拡散領域２０８とはソース・ドレイン拡散層を構成している。
【０２５０】
この工程において、絶縁膜２０５はゲート側壁２０７を形成時に行うエッチングのエッチングストッパーとして用いられるだけでなく、ｎ+ 拡散領域２０８を形成するためのイオン注入時にチャネリングの発生を防止する役割をも果たす。以上のようにして形成したｎ+ 拡散領域２０８の実効的な深さ、すなわち酸化膜２０２からの深さは、実際の深さに比べてエクステンション２０４の厚さだけ浅くなる。ここで、ＳＡＬＩＣＩＤＥ法を用いて、ソース・ドレイン領域上にシリサイド膜を形成する場合は、上記工程を実施後、絶縁膜２０５の露出部を除去し、ＴｉやＣｏ等の金属からなる金属膜（図示せず）を形成する。さらに、この金属とｎ+ 拡散領域２０８を構成するＳｉとをＲＴＡ等により反応させ、未反応の金属を硫酸と過酸化水素とを含有する混合液等で除去する。以上のようにしてシリサイド膜を形成することができる。
【０２５１】
次に、図３５（ｆ）に示すように、基板２０１のｎ+ 拡散領域２０８を形成した面の全体に、ＳｉＯ2 等からなる絶縁膜２０９を形成する。さらに、図３５（ｇ）に示すように、ＣＭＰ法等を用いてその表面の平滑化を行う。この平滑化は、ゲート側壁２０７が露出しないように、及びダミーゲート配線２０３の上面が露出するように行う。
【０２５２】
その後、図３５（ｈ）に示すように、ダミーゲート配線２０３を除去する。本例のように、ダミーゲート配線２０３がＳｉ3 Ｎ4 で構成され、絶縁膜２０９がＳｉＯ2 で構成される場合は、熱リン酸を用いることによりダミーゲート配線２０３のみを選択的に除去することができる。また、本例においては、ダミーゲート配線２０３をＳｉ3 Ｎ4 で構成し、絶縁膜２０５をＳｉＯ2 で構成し、絶縁膜２０９をＳｉＯ2 で構成したが、図３５（ｅ）に示す状態においてダミーゲート配線２０３のみを選択的に除去することが可能であれば、他の材料を用いてもよい。ただし、ダミーゲート配線２０３を除去する際に、チャネル部にダメージを与えることなくダミーゲート配線のみを選択的にエッチングすることが可能であることが望ましい。また、ここで、トランジスタの閾値を調節するために、イオン注入を行ってもよい。この場合、チャネル部にのみ選択的にイオン注入を行うことができるため、ソース・ドレイン拡散層の接合容量を増大させることがない。
【０２５３】
次に、図３６（ｉ）に示すように、絶縁膜２０５の露出部及び酸化膜２０２を希フッ酸を含有する液等を用いて除去する。さらに、図３６（ｊ）に示すように、ゲート絶縁膜２１０、反応防止層２１１、及びゲート電極材料膜２１２を順次積層する。
【０２５４】
ゲート絶縁膜２１０は、例えばＴａ2 Ｏ5 やＢＳＴのような高誘電体化合物であることが好ましい。また、ゲート絶縁膜２１０は、ＣＶＤ法を用いて形成することが好ましい。ＣＶＤ法を用いることにより、ゲート絶縁膜２１０を溝部の形状に対応した形状に形成することができる。
【０２５５】
反応防止層２１１は、ゲート絶縁膜２１０とゲート電極材料膜２１２との間の反応を防止するために設けられる。したがって、ゲート絶縁膜２１０とゲート電極材料膜２１２とが熱的な反応を生じにくい、或いはゲート電極材料がゲート絶縁膜２１０中への拡散を生じにくい場合、反応防止層２１１は必ずしも設ける必要はない。反応防止層２１１を構成する材料は、ゲート絶縁膜２１０を構成する材料とゲート電極材料との組み合せに応じて決定されるべきである。反応防止層は、一般に、ＴｉＮ、ＴａＮ及びＷＮx 等の金属窒化物や、金属と窒素とシリコンとを含有する三元系化合物等で構成される。
【０２５６】
ゲート電極材料膜２１２は、ＷやＡｌ等の金属を主成分とする材料で構成されることが好ましい。また、ゲート電極材料膜２１２は、ＣＶＤ法を用いて形成することが好ましい。ＣＶＤ法を用いた場合、ゲート電極材料膜２１２を良好な形状に形成することが可能となる。また、ゲート電極材料膜２１２を良好な形状に形成することが可能であれば、ＰＶＤ法を用いてもよい。
【０２５７】
また、以下の方法を用いることによりゲート電極材料膜２１２をＡｌで構成することができる。すなわち、まず、減圧ＣＶＤ法を用いて溝部をアモルファスシリコンで埋め込み、さらにその上にＡｌ及びＴｉを堆積する。次に、これを４５０℃程度の温度に加熱する。それにより、溝部中のＳｉはＡｌ層中に拡散する。拡散したＳｉはＴｉと反応して、ＴｉＳｉx を形成する。ＴｉＳｉx は安定な化合物であるＳｉはＴｉ中に固定され、その結果、溝部内のＳｉはＡｌで置換される。
【０２５８】
図３６（ｊ）に示す工程を実施した後、図３６（ｋ）に示すように、ＣＭＰ法等を用いて平坦化を行う。この平坦化は、絶縁膜２０９が露出するように行う。このようにして、溝部内にゲート電極２１２を形成する。
【０２５９】
以上示した本発明の第１の実施形態によると、ソース・ドレイン領域とゲート電極との重なりを非常に小さくすることができるので、ゲート電極とソース・ドレイン領域との間の寄生容量を低減することができる。さらに、第１の実施形態によると、ソース・ドレイン領域は十分な厚さで形成され、かつその実効的な深さは浅く制御される。したがって、サイズを縮小した場合においても、パンチスルーの発生を防止することが可能となる。
【０２６０】
次に、本発明の第２の実施形態について説明する。本実施形態においてはＣＭＯＳが作製され、エクステンションを形成するための導電性不純物のドーピング方法が第１の実施形態とは異なる。
【０２６１】
図３７に、本発明の第２の実施形態に係る半導体装置の製造工程を概略的に示す。なお、図３７において（ａ）〜（ｄ）は断面図である。
【０２６２】
まず、図３７（ａ）に示すように、シリコン基板２０１の表面領域に、素子分離２０６、ｐ型ウェル領域２２１、及びｎ型ウェル領域２２２を形成する。次に、基板２０１の素子分離２０６等を形成した面上に、酸化膜２０２及びＳｉ3 Ｎ4 等の材料からなる薄膜２０３を順次形成する。
【０２６３】
さらに、図３７（ｂ）に示すように、ｐ型ウェル領域２２１上に位置する薄膜２０３をパターニングして、ダミーゲート配線２０３Ａを形成する。その後、図３７（ｃ）に示すように、酸化膜２０２の露出部を希フッ酸を含有する液等を用いて除去する。次に、それにより露出した基板２０１の表面をシードとして用いてシリコンの選択エピタキシャル成長を行い、厚さ２０ｎｍ程度の結晶シリコン膜２０４Ａを形成する。なお、この選択エピタキシャル成長を、ＡｓＨ3 及びＰＨ3 等のガスを含有する雰囲気下で行うことにより、結晶シリコン膜２０４Ａ中にｎ型の不純物をドーピングする。その後、結晶シリコン膜２０４Ａの表面を酸化するか、或いはＣＶＤ法等を用いることにより、厚さ１０ｎｍ程度のシリコン酸化膜２０５を形成する。
【０２６４】
次に、図３７（ｄ）に示すように、ｎ型ウェル領域２２２上に位置する薄膜２０３をパターニングして、ダミーゲート配線２０３Ｂを形成する。その後、上述した方法により、酸化膜２０２の露出部を希フッ酸を含有する液等を用いて除去する。次に、それにより露出した基板２０１の表面をシードとして用いてシリコンの選択エピタキシャル成長を行い、厚さ２０ｎｍ程度の結晶シリコン膜２０４Ｂを形成する。なお、この選択エピタキシャル成長を、Ｂ2 Ｈ6 等のガスを含有する雰囲気下で行うことにより、結晶シリコン膜２０４Ｂ中にｐ型の不純物をドーピングする。その後、結晶シリコン膜２０４Ｂの表面を酸化するか、或いはＣＶＤ法等を用いることにより、厚さ１０ｎｍ程度のシリコン酸化膜（図示せず）を形成する。
【０２６５】
次に、第１の実施形態において図３５（ｆ）〜（ｈ）及び図３６（ｉ）〜（ｋ）に関して説明した工程を実施することによりＭＩＳＦＥＴを得る。
【０２６６】
以上説明した第２の実施形態によると、第１の実施形態において説明した効果を得ることができる。また、エクステンションを形成するためにイオン注入法を用いた場合、ゲート電極のパターニングとドーピングとにおいて、計３回のＰＥＰ（Photo Engraving Process）が必要である。それに対し、本実施形態によると、ＰＥＰを２回に削減することができる。また、イオン注入法を用いた場合、不純物濃度は基板表面から深部へ向けて低下するのに対し、本実施形態によると、導電性不純物の濃度勾配を生ずることはない。そのため、導電性不純物が均一かつ高い濃度で含有されたエクステンションを形成することができる。したがって、第２の実施形態によると、寄生抵抗をより低減することが可能となる。
【０２６７】
【発明の効果】
以上示したように、本発明によると、ソース・ドレイン領域とゲート電極との重なりを非常に小さくすることができるので、ゲート電極とソース・ドレイン領域との間の寄生容量を低減することができる。さらに、本発明によると、ソース・ドレイン領域を十分な厚さで形成し、かつその実効的な深さを浅く制御することができる。したがって、本発明によると、サイズを縮小した場合においても、パンチスルーの発生を防止することが可能となる。
【図面の簡単な説明】
【図１】 本発明の第１の参考例に係る製造工程を概略的に示す斜視図。
【図２】 本発明の第１の参考例に係る製造工程を概略的に示す斜視図。
【図３】 本発明の第１の参考例に係る製造工程を概略的に示す図。
【図４】 本発明の第１の参考例に係る製造工程を概略的に示す断面図。
【図５】 本発明の第１の参考例に係る半導体装置を示す斜視図。
【図６】 本発明の第２の参考例に係る製造工程を概略的に示す断面図。
【図７】 本発明の第３の参考例に係る製造工程を概略的に示す斜視図。
【図８】 本発明の第４の参考例に係る製造工程を概略的に示す斜視図。
【図９】 本発明の第４の参考例に係る製造工程を概略的に示す斜視図。
【図１０】 本発明の第５の参考例に係る製造工程を概略的に示す斜視図。
【図１１】 本発明の第７の参考例に係る製造工程を概略的に示す図。
【図１２】 本発明の第８の参考例に係る製造工程を概略的に示す斜視図。
【図１３】 本発明の第９の参考例に係る半導体装置の製造工程を概略的に示す断面図。
【図１４】 本発明の第９の参考例に係る半導体装置の製造工程を概略的に示す断面図。
【図１５】 本発明の第９の参考例に係る半導体装置の製造工程を概略的に示す図。
【図１６】 本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す図。
【図１７】 本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す図。
【図１８】 本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す図。
【図１９】 本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す平面図。
【図２０】 本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す平面図。
【図２１】 本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す平面図。
【図２２】 本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す平面図。
【図２３】 本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す平面図。
【図２４】 本発明の第１１の参考例に係る半導体装置の製造工程を概略的に示す断面図。
【図２５】 本発明の第１１の参考例に係る半導体装置の製造工程を概略的に示す断面図。
【図２６】 本発明の第１１の参考例に係る半導体装置の製造工程を概略的に示す断面図。
【図２７】 本発明の第１１の参考例に係る半導体装置の製造工程を概略的に示す断面図。
【図２８】 本発明の第１２の参考例に係る半導体装置の製造工程を概略的に示す断面図。
【図２９】 本発明の第１２の参考例に係る半導体装置の製造工程を概略的に示す断面図。
【図３０】 本発明の第１３の参考例に係る半導体装置の製造工程を概略的に示す断面図。
【図３１】 本発明の第９〜第１３の参考例に係る半導体装置の製造方法を概略的に示す図。
【図３２】 従来の及び本発明の第１〜第１３の参考例に係るＭＯＳＦＥＴの製造方法を概略的に示す断面図。
【図３３】 従来の及び本発明の第１〜第１３の参考例に係るＭＯＳＦＥＴの素子分離領域の幅とショートイールドとの関係を示すグラフ。
【図３４】 本発明の第１の実施形態に係る半導体装置の製造工程を概略的に示す断面図。
【図３５】 本発明の第１の実施形態に係る半導体装置の製造工程を概略的に示す断面図。
【図３６】 本発明の第１の実施形態に係る半導体装置の製造工程を概略的に示す断面図。
【図３７】 本発明の第２の実施形態に係る半導体装置の製造工程を概略的に示す断面図。
【図３８】 従来のＭＯＳＦＥＴを概略的に示す断面図。
【図３９】 エレベイティッドソース・ドレイン構造を有する従来のＭＯＳＦＥＴの製造工程を概略的に示す断面図。
【符号の説明】
１１，１０１，１５１，２０１…基板、１２，１６，２０，５３，１０２，１０５…酸化膜、１０７，１０９，１３１，２０２，１０６…酸化膜、１３，２１，１０８，１３７…シリコン窒化膜、１４，１７，１９，２３，１０４，１１２…溝部、１５，１５２，１５３…素子領域、１８，５２，１０３，１１１…ポリシリコン膜、２２，１３０，２０４，２０４Ａ，２０４Ｂ…結晶シリコン膜、２２Ａ…ラテラルグロウス部、２４，５１，１３２，２１０…ゲート絶縁膜、２５…ゲート配線、３１…ＴＥＯＳ酸化膜、メタル材料膜、３２…シリコン窒化膜、アルミナ膜、４１，４２…ＴＥＯＳ酸化膜、１１０，２０７…側壁、１１１Ａ，１２０，１３６…レジスト膜、１１４…シリサイド膜、１３３…チャネル領域、１３４…薄膜、１１３…Ｗ膜、１３５…Ａｌ膜、１３８，２０５，２０９…絶縁膜、１３９…金属、１５４…素子分離領域、１５５…ゲート配線パターン、１５６…インバーター回路、１５７…ワード線、１５８…接合配線領域パターン、１７０…フリップフロップ回路、１５９，１６０…接合配線、１６１〜１６３…コンタクト領域、１６４…ビット線、１６５…Ｖ＋線、１６６…Ｖ−線、２０３，２０３Ａ，２０３Ｂ…ダミーゲート配線、２０４…エクステンション、２０６…トレンチ素子分離、２０８…ｎ+拡散領域、２１１…反応防止層、２１２…ゲート電極材料膜、２２１，２２２…ウェル領域。
【発明の属する技術分野】
本発明は半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの集積度をより高めて、その動作速度を向上させることが求められている。これを達成するために、通常、トランジスタを構成する各部材の寸法を比例的に縮小することが行われている。しかしながら、ゲート電極の幅を０．１μｍ程度まで縮小した場合、このような方法では以下に示す問題を生ずる。
【０００３】
図３８に、従来のＭＯＳＦＥＴの一例を概略的に示す。なお、図３８は断面図である。図３８において、ｐ型のシリコン基板１の一方の主面上には、ＳｉＯ2 等からなるゲート絶縁膜２及び多結晶シリコンにリン等のＮ型不純物を２×１０20ｃｍ-3以上の高濃度で導入したゲート電極３が順次積層されている。ゲート電極３の側面には、熱酸化膜１０を介して絶縁体からなるゲート側壁４が形成されている。また、基板１の表面領域には、側壁４の下方に浅く形成されたエクステンションと呼ばれるｎ型不純物拡散領域５、エクステンション５よりも深く形成されたｎ型不純物拡散領域６、及びＳｉＯ2 等からなる素子分離領域７が設けられている。さらに、ソース・ドレイン拡散層の抵抗値を低減するために、ソース・ドレイン領域上にはサリサイド（Self Align Silicide ）法により金属珪化物層８が形成されている。なお、図３８に示すＭＯＳＦＥＴにおいて、エクステンション５とｎ型不純物拡散領域６とはソース・ドレイン拡散層を構成している。また、金属珪化物層８は、ゲート電極３上にも設けられている。
【０００４】
図３８に示すＭＯＳＦＥＴにおいてショートチャネル効果及び電気抵抗値の上昇を抑制するためには、エクステンション５中の不純物濃度を１０19ｃｍ-3程度と非常に高く、かつその深さを０．０５μｍ以下と非常に浅く制御せねばならない。エクステンション５を浅く形成するためには、イオン注入時の加速電圧を数ＫｅＶと非常に低く制御する必要がある。しかしながら、加速電圧を低めた場合、イオン電流が減少するため、現実的な処理時間内でイオン注入を終了することが非常に困難となる。
【０００５】
また、ｐｎ接合の逆バイアスによるリーク電流の増大を防止するためには、基板１の表面領域中に形成された金属珪化物層８の底面とｎ型不純物拡散領域６の底面との間の距離を典型的には０．０７μｍ以上としなければならない。一方、金属珪化物層８の厚さは、ソース・ドレイン拡散層の寄生抵抗値が、ゲート電極３に電圧を印加し続けた状態における抵抗値と比べて十分に小さくなるように決定される。そのため、金属珪化物層８は、低い抵抗値を得るために必要な所定値、例えば０．０５μｍ以上の厚さに形成されることが必要である。すなわち、ｎ型不純物拡散領域６は、その底面が基板１の表面から０．１２μｍ以上の深さに位置するように形成される。しかしながら、この場合、ゲート電極３に電圧を印加しない状態、すなわちオフの状態においても電流が流れる、所謂パンチスルーを発生するおそれがある。
【０００６】
上記パンチスルーの発生を防止するものとして、図３９（ｂ）に示すエレベイティッドソース・ドレイン構造が知られている。
【０００７】
図３９（ａ）及び（ｂ）は、エレベイティッドソース・ドレイン構造を有する従来のＭＯＳＦＥＴの製造工程を概略的に示す断面図である。なお、図３９（ａ）及び（ｂ）に示すＭＯＳＦＥＴにおいて、図３８に示すＭＯＳＦＥＴと共通する部材には同一の参照符号を付し、その説明は省略する。
【０００８】
エレベイティッドソース・ドレイン構造を有する従来のＭＯＳＦＥＴを製造するに当たり、まず、図３９（ａ）に示すように、ｎ型不純物拡散領域５上にＳｉを選択的エピタキシャル成長させてＳｉ膜９を形成する。すなわち、ソース・ドレイン拡散層が形成される領域を、基板１の上方に拡大する。なお、Ｓｉ膜９はゲート電極３上にも形成される。次に、図３９（ｂ）に示すように、イオン注入を行うことによりｎ型不純物拡散領域６を形成する。さらに、図３８に関して説明したのと同様の金属珪化物層（図示せず）を形成することにより、ＭＯＳＦＥＴを得る。なお、図３９（ａ）及び（ｂ）においてゲート電極３は側壁４よりも低く形成されている。これは、ゲート電極３上に形成されるＳｉ膜９が横方向に成長して、ゲート電極３とソース・ドレイン領域とが導通するのを防止するためである。
【０００９】
以上のようにして形成したＭＯＳＦＥＴにおいては、ｎ型不純物拡散領域６は十分な厚さで形成されているにもかかわらず、その実効的な深さ、すなわち基板１の表面からの深さは、図３７に示すＭＯＳＦＥＴに比べて低減されている。つまり、上記ＭＯＳＦＥＴによると、金属珪化物層（図示せず）の底面とｎ型不純物拡散領域６の底面との間の距離を十分に広くとることが可能である。しかしながら、この方法では、上記エピタキシャル成長の際に、Ｓｉが図３９（ａ）に示すｎ型不純物拡散領域５上だけではなく、横方向にも成長してしまう。その結果、Ｓｉ膜８は素子分離領域７上にも形成され、隣接するトランジスタ間の絶縁状態を維持することが困難となることがある。
【００１０】
以上、ＮＭＯＳを例に説明したが、ＮＭＯＳとＰＭＯＳとでは半導体の導電型が逆であること以外は同じ構造を有している。したがって、上述した問題はＰＭＯＳに関しても同様である。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、サイズを縮小すること、及びパンチスルーの発生を防止することが可能な半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の参考例は、ａ）基板の一方の主面上に、ダミーゲート電極及び少なくとも底面に絶縁膜を有するゲート電極のいずれか一方を含むゲート構造と、素子分離絶縁膜とを、基板の表面にダミーゲート電極或いはゲート電極により分断された第１の溝部を形成するように、ダミーゲート電極及びゲート電極の一方が第１の溝部内に位置するように、及びゲート構造の上面が素子分離絶縁膜の上面の高さに対して等しい或いは低い高さを有するように形成する工程、及びｂ）第１の溝部内にソース電極及びドレイン電極を形成する工程を具備する半導体装置の製造方法を提供する。
【００１５】
上記半導体装置の製造方法において好ましい態様を以下に示す。
【００１６】
（１）前記ゲート構造は、ダミーゲート配線と前記ダミーゲート電極とからなる第１のゲート構造、及びそれぞれ少なくとも底面に絶縁膜を有するゲート配線と前記ゲート電極とからなる第２のゲート構造のいずれか一方からなり、前記ダミーゲート配線及びゲート配線は、前記素子分離絶縁膜上に形成され、前記ダミーゲート電極及びゲート電極とそれぞれ接続され、及び前記第１の溝部と交差すること。この場合、以下に示す条件を満たすことが好ましい。
【００１７】
［１］前記ゲート構造は前記第１のゲート構造からなり、前記ソース及びドレイン電極を形成する工程の後に、前記第１のゲート構造を除去して第２の溝部を形成する工程、及び前記第２の溝部内に、絶縁膜、ゲート電極及びゲート配線を、前記ゲート電極が前記ゲート配線を分断し、かつ前記ソース及びドレイン電極の間に位置するように、及び前記ゲート電極及びゲート配線と前記第２の溝部の内壁との間に前記絶縁膜が介在するように形成する工程を具備すること。この場合、さらに以下に示す条件を満たすことがより好ましい。
【００１８】
○前記ゲート電極及びゲート配線は、前記基板の一方の主面の全面に、前記ゲート配線を構成する材料、或いは前記ゲート配線を形成するのに用いられる材料からなる第２の薄膜を形成すること、及び前記第２の薄膜の前記第２の溝部の外側に位置する部分をＣＭＰ法を用いて除去することにより、一体的に及び同時に形成されること。
【００１９】
○前記絶縁膜及びゲート配線を形成する工程の前に、前記基板の、前記第２の溝部に対応する表面領域中に、導電性不純物をドーピングする工程、及び前記第２の溝部の底面上にエピタキシャル成長法を用いて半導体膜を形成する工程を具備すること。
【００２０】
［２］前記ゲート構造及び素子分離絶縁膜を形成する工程は、前記基板の一方の主面上に前記素子分離絶縁膜を形成すること、前記素子分離絶縁膜に第３の溝部を形成すること、前記基板の一方の主面の全面に、前記ゲート構造を構成する材料からなる第３の薄膜を形成すること、前記第３の薄膜の前記第３の溝部の外側に位置する部分をＣＭＰ法を用いて除去し、前記第３の溝部内に前記ゲート構造を形成すること、及び前記ゲート構造と交差するように、少なくとも側面の一部が前記素子分離絶縁膜で構成された第１の溝部を形成することを含むこと。
【００２１】
［３］前記ゲート構造は、第２のゲート構造からなり、前記ゲート電極及びゲート配線は金属で構成されること。
【００２２】
（２）前記ソース及びドレイン電極を形成する工程の前に、前記基板の、前記第１の溝部に対応する表面領域中に、ソース拡散層及びドレイン拡散層をそれぞれ形成する工程を具備すること。
【００２３】
（３）前記ソース及びドレイン電極を形成する工程の前に、前記第１の溝部の底面上にエピタキシャル成長法を用いて半導体膜を形成する工程、及び前記半導体膜中に、ソース拡散層及びドレイン拡散層をそれぞれ形成する工程を具備すること。
【００２４】
（４）前記ソース及びドレイン電極を形成する工程は、前記基板の一方の主面の全面に、前記ソース及びドレイン電極を構成する材料、或いは前記ソース及びドレイン電極を形成するのに用いられる材料からなる第１の薄膜を形成すること、及び前記第１の薄膜の前記第１の溝部の外側に位置する部分をＣＭＰ法を用いて除去することを含むこと。
【００２５】
（５）前記ソース及びドレイン電極は金属で構成されること。
【００２６】
（６）前記ゲート構造は、前記ダミーゲート電極及び前記少なくとも底面に絶縁膜を有するゲート電極のいずれか一方からなること。この場合、以下に示す条件を満たすことが好ましい。
【００２７】
［１］前記ゲート構造及び素子分離絶縁膜を形成する工程は、前記素子分離絶縁膜の一部及び前記ゲート構造上に位置し、且つ上面の高さが前記素子分離絶縁膜の上面の高さよりも高いダミー配線を形成することを含むこと。この場合、さらに以下に示す条件を満たすことが好ましい。
【００２８】
○前記ソース及びドレイン電極を形成する工程の前に、前記基板の一方の主面の全面に第４の薄膜を形成する工程、前記第４の薄膜を研磨して前記ダミー配線の上面を露出させる工程、及び前記ダミー配線を除去して前記薄膜に第４の溝部を形成する工程を具備すること。この場合、さらに以下の条件を満たすことがより好ましい。
【００２９】
・前記第４の溝部を形成する工程と、前記ソース及びドレイン電極を形成する工程との間に、前記第４の溝部内に露出した素子分離絶縁膜の少なくとも一部を除去して前記第４の溝部の底部に第８の溝部を形成する工程を具備すること。
【００３０】
・前記ゲート構造はダミーゲート電極からなり、前記第４の溝部を形成する工程と、前記ソース及びドレイン電極を形成する工程との間に、前記ダミーゲート電極を除去して、前記第４の溝部の底部に第７の溝部を形成する工程、及び前記第４の溝部内にゲート電極を形成する工程を具備すること。この場合、前記素子分離絶縁膜及び前記ゲート構造を形成する工程の後に、前記素子分離絶縁膜の一部を除去して第５の溝部を形成する工程、及び前記第５の溝部内に、ソース電極、ドレイン電極及びゲート電極の少なくとも一つと接続される接続配線を形成する工程を具備し、前記ゲート配線を形成する工程と、前記接続配線を形成する工程とは同時に行われることがさらに好ましい。
【００３１】
・前記第４の薄膜は、前記ソース及びドレイン電極を構成する材料、或いは前記ソース及びドレイン電極を形成するのに用いられる材料からなること。
【００３２】
・前記ソース及びドレイン電極を形成する工程の前に、前記第４の薄膜を除去する工程を具備すること。
【００３３】
○前記素子分離絶縁膜及び前記ゲート構造を形成する工程の後に、前記素子分離絶縁膜の一部を除去して第５の溝部を形成する工程、及び前記第５の溝部内に、ソース電極、ドレイン電極及びゲート電極の少なくとも一つと接続される接続配線を形成する工程を具備すること。この場合、前記接続配線を形成する工程と、前記ソース電極及び前記ドレイン電極を形成する工程とは同時に行われることがより好ましい。
【００３４】
（７）前記ゲート構造及び素子分離絶縁膜を形成する工程は、前記基板の一方の主面の全面に、前記ダミーゲート配線を構成する材料からなる第３の薄膜を形成すること、前記第３の薄膜に順テーパー状の第６の溝部を形成すること、前記基板の一方の主面上に前記素子分離絶縁膜を形成すること、前記素子分離絶縁膜の前記第６の溝部の外側に位置する部分をＣＭＰ法を用いて除去すること、及び前記第３の薄膜を異方性エッチングして、前記ゲート構造及び第１の溝部の形成と、前記素子分離絶縁膜の側面上への側壁の形成とを同時に行うことを含むこと。
【００３５】
また、本発明は、基板の一方の主面上にダミーゲート配線を形成する工程、基板の一方の主面の露出した表面上に、エピタキシャル成長法を用いて半導体膜を形成する工程、及び半導体膜上に、絶縁体からなりダミーゲート配線の側面を覆うゲート側壁を形成する工程を具備する半導体装置の製造方法を提供する。
【００３６】
上記半導体装置の製造方法において、前記ゲート側壁を形成する工程の後に、前記基板の一方の主面の全面に層間絶縁膜を形成する工程、前記ダミーゲート配線の上面が露出するように、前記層間絶縁膜を平坦化する工程、前記ダミーゲート配線を除去して、溝部を形成する工程、前記溝部の底面及び側壁上に、ゲート絶縁膜を形成する工程、及び前記溝部内にゲート配線を形成する工程を具備することが好ましい。この場合、以下に示す条件を満たすことがより好ましい。
【００３７】
（１）前記ゲート側壁を形成する工程の前に、前記半導体膜に導電性不純物をドーピングする工程を具備すること。この場合、前記ゲート側壁を形成する工程と、前記層間絶縁膜を形成する工程との間に、前記基板の一方の主面の表面領域及び前記半導体膜に導電性不純物をドーピングする工程を具備することが好ましい。
【００３８】
（２）前記半導体膜を形成する工程は、導電性不純物を含有する半導体をエピタキシャル成長させることを含むこと。この場合、前記ゲート側壁を形成する工程と、前記層間絶縁膜を形成する工程との間に、前記基板の一方の主面の表面領域及び前記半導体膜に導電性不純物をドーピングする工程を具備することが好ましい。
【００３９】
（３）前記ゲート配線を形成する工程は、前記基板の一方の主面上に、前記溝部を埋め込むように導電体或いは半導体材料を堆積すること、及び前記導電体或いは半導体材料の、前記溝部の外側の部分を除去することを含むこと。
【００４０】
さらに、本発明の参考例は、基板、基板の一方の主面上に形成された素子分離絶縁膜、基板の一方の主面上に形成されたゲート電極、素子分離絶縁膜上に形成され、ゲート電極と接続されたゲート配線、基板の一方の主面上に、ゲート電極を挟んで対向して設けられたソース電極及びドレイン電極、及びゲート電極及び配線の底面及び側面上に形成された絶縁膜を有し、ゲート電極、ゲート配線、ソース電極及びドレイン電極は、上面の高さが素子分離絶縁膜の上面の高さと等しい或いは低い半導体装置を提供する。
【００４１】
上記半導体装置において好ましい態様を以下に示す。
【００４２】
（１）前記基板の前記ソース電極及びドレイン電極の下方に、それぞれソース拡散層及びドレイン拡散層を具備すること。この場合、前記ゲート電極及びゲート配線の底面は、前記ソース拡散層及びドレイン拡散層の上面よりも低いことがより好ましい。
【００４３】
（２）前記ゲート電極、ゲート配線、ソース電極及びドレイン電極の上面は、等しい高さを有すること。
【００４４】
（３）前記ゲート電極及びゲート配線の上面は、前記ソース電極及びドレイン電極の上面よりも高さが低いこと。
【００４５】
（４）前記ゲート電極及びゲート配線の上面は、前記ソース電極及びドレイン電極の上面よりも高さが高いこと。
【００４６】
（５）前記基板の一方の主面上に、前記ソース電極、ドレイン電極、ゲート電極及びゲート配線の少なくとも１つと接続された接続配線を具備し、前記接続配線は上面の高さが前記素子分離絶縁膜の上面の高さと等しい或いは低いこと。
【００４７】
また、本発明の参考例は、基板、基板の一方の主面上に形成されたゲート配線、基板とゲート配線との間、及びゲート配線の側面上に形成された絶縁膜、基板の一方の主面上に半導体をエピタキシャル成長してなり、ゲート配線の両側にそれぞれ配置された１対の薄膜、及び１対の薄膜上に形成され、ゲート配線の側面を覆い絶縁体からなるゲート側壁を具備する半導体装置を提供する。
【００４８】
上記半導体装置において、前記１対の薄膜の前記ゲート側壁と前記基板との間の領域、前記１対の薄膜の他の領域、及び前記基板の前記他の領域と接する表面領域は、導電性不純物を含有することが好ましい。
【００４９】
【発明の実施の形態】
以下、図面を参照しながら本発明について説明する。
【００５０】
まず、第１の参考例について説明する。
【００５１】
図１及び図２は、それぞれ、本発明の第１の参考例に係る製造工程を概略的に示す図である。なお、図１及び図２において、（ａ）〜（ｋ）は斜視図である。以下、図１及び図２を参照しながら、第１の参考例について説明する。
【００５２】
まず、図１（ａ）に示すように、（１００）面が露出したシリコン基板１１を用意し、その面上に５ｎｍ程度の厚さの熱酸化膜１２を形成する。その後、熱酸化膜１２上にＬＰＣＶＤ法により窒化シリコンを堆積し、厚さ１５０ｎｍ程度のシリコン窒化膜１３を形成する。
【００５３】
次に、光リソグラフィー技術又はＥＢ描画法を用いてシリコン窒化膜１３上にレジストパターン（図示せず）を形成する。さらに、図１（ｂ）に示すように、ＲＩＥ（Reactive Ion Etching）法を用いてシリコン窒化膜１３、酸化膜１２及びシリコン基板１１をエッチングして素子領域１５を形成する。この時形成される溝部１４は、後で素子分離（ＳＴＩ：Shallow Trench Isolation）に用いられる。溝の深さは、例えば３００ｎｍ程度に設定する。
【００５４】
その後、基板１１の溝部１４を形成した面上に、例えば厚さ６００ｎｍ程度のＴＥＯＳ系酸化膜１６をＣＶＤ法により形成し、溝部１４の内部をＴＥＯＳ系酸化物で埋め込む。さらに、図１（ｃ）に示すように、ＴＥＯＳ系酸化膜１６をＣＭＰ（Chemical Mechanical Polishing ）法により平坦化する。この時、シリコン窒化膜１３がストッパー膜として機能するため、ＣＭＰ法によるＴＥＯＳ系酸化膜１６の研磨はシリコン窒化膜１３が露出した時点で停止され得る。シリコン窒化膜１３の厚さはＣＭＰを実施することによりやや薄くなるが、１３０ｎｍ程度は残るようにＣＭＰ条件を制御する。
【００５５】
次に、図１（ｄ）に示すように、ゲート電極を埋め込み形成するための溝部１７を形成する。これは、以下に示す方法により行う。まず、光リソグラフィー技術を用いること又はＥＢ描画を行うことにより、ゲート電極が形成される領域以外の領域上にレジストパターン（図示せず）を形成する。次に、ＲＩＥ法を用いてゲート電極が形成される領域に位置するシリコン窒化膜１３及びＴＥＯＳ酸化膜１６をエッチング除去する。ここで必要であれば、シリコン窒化膜の下にポリシリコン膜を形成しておいてもよい。この場合、シリコン窒化膜のＲＩＥをポリシリコン膜が露出した時点で停止することが可能となる。
【００５６】
この溝部１７は、シリコン窒化膜１３の厚さと等しい深さに形成することが好ましい。また、シリコン窒化膜１３のＲＩＥと酸化膜１６のＲＩＥとを、十分なエッチング選択比が得られる条件下でそれぞれ別々に行なうと、以下のメリットが得られる。これについて図３（ａ）〜（ｃ）を参照しながら説明する。
【００５７】
図３（ａ）は図１（ｄ）に示すのと同じ工程を概略的に示しており、図３（ｂ）及び（ｃ）それぞれ図３（ａ）のＢ−Ｂ’線及びＣ−Ｃ’線に沿った断面図である。
【００５８】
図３（ｂ）に示すように、先にＴＥＯＳ酸化膜１６のＲＩＥを行ない、その後で窒化膜１３のＲＩＥを行った場合、窒化膜１３の下の熱酸化膜１２が残留するため、シリコン基板１１がＲＩＥダメージを受けることはない。また、ＴＥＯＳ酸化膜１６のＲＩＥをやや少なめにし、素子分離用溝部の側面が露出しない位置で止める。このようにすると、後でトランジスタを形成したときにチャネルエッジ部で寄生トランジスタが形成されることを防止することができる。
【００５９】
一方、図３（ｃ）に示すように、先に窒化膜１３のＲＩＥを行ない、その後で酸化膜１６のＲＩＥを行った場合、窒化膜１３の下の酸化膜１２が除去されるため、シリコン基板１１がＲＩＥダメージを受ける。また、窒化膜と酸化膜との間で十分なエッチング選択比が取れない条件下において、窒化膜１３及び酸化膜１６のＲＩＥを同時に行なった場合も、酸化膜１２が除去されて、シリコン基板１１がＲＩＥダメージを受ける。また、この場合はチャネルエッジ部に寄生トランジスタが形成されるため、素子特性が劣化してしまう。
【００６０】
図１及び図２に示す製造工程の説明に戻る。図１（ｅ）に示すように、基板１１の溝部１７を形成した面上に、ＬＰＣＶＤ法によりポリシリコン膜１８を３００ｎｍ程度の厚さに形成して、溝部１７をポリシリコンで埋め込む。さらに、ＣＭＰ法によりポリシリコン膜１８を溝部１７内にのみ残置させる。このポリシリコン膜１８は、ダミーゲート配線として用いられる。このようにして、ポリシリコン膜１８、ＴＥＯＳ酸化膜１６及びシリコン窒化膜１３の上面の高さを揃え、完全平坦化を実現する。この工程では、シリコン窒化膜１３やポリシリコン膜１８が１１０ｎｍ程度の厚さで残留するようにＣＭＰ条件を制御する。
【００６１】
次に、図１（ｆ）に示すように、ホットリン酸によるエッチングを施すことによりシリコン窒化膜１３を除去し、溝部１９を形成する。このようにして、ダミーゲート配線であるポリシリコン膜１８の高さと素子分離領域を構成するＴＥＯＳ酸化膜１６の高さとを揃え、ソース電極及びドレイン電極が形成される領域のみが窪んだ構造を得る。
【００６２】
次に、図２（ｇ）に示すように、ポリシリコン膜１８の側面及び上面を酸化して厚さ４ｎｍ程度の酸化膜２０を形成する。
【００６３】
次に、図２（ｈ）に示すように、基板１１の溝部１９を形成した面上に、ＬＰＣＶＤにより厚さ１５〜２０ｎｍ程度のシリコン窒化膜２１を形成する。さらに、全面ＲＩＥを用いて、溝部の側壁（ポリシリコン膜１８の側壁及びＴＥＯＳ酸化膜１６の側壁）上に選択的にシリコン窒化膜２１を残置させ、それ以外のシリコン窒化膜２１を除去する。その後、シリコン基板１１の溝部底部に位置する表面領域中に、ソース拡散層及びドレイン拡散層（図示せず）を形成する。形成方法としては、イオン注入法、固相拡散法、気相拡散法等が挙げられる。また、必要であればエピタキシャル成長法を用いてソース・ドレインが形成される領域のＳｉを持ち上げる、すなわちエレベイティッドソース・ドレイン構造を形成してもよい。
【００６４】
次に、図２（ｉ）に示すように、ソース・ドレイン領域上の熱酸化膜１２をＲＩＥ等で除去してシリコン表面を露出させ、シリサイドをスパッタすることにより、厚さ１００ｎｍ程度のシリサイド（ＣｏシリサイドやＴｉシリサイド）膜２２を形成する。その後、ＣＭＰ法によりポリシリコン１８上（ゲート領域上）及びＴＥＯＳ酸化膜１６上（素子分離領域上）のシリサイドを除去し、ソース・ドレイン領域上のみにシリサイド２２を残置させる。このようにして、シリサイデーションアニールを行うことなしに、ソース・ドレイン領域上に自己整合的にシリサイド膜２２を形成することができる。したがって、結晶欠陥の発生を低減することが可能となる。
【００６５】
なお、本例ではシリサイド膜を埋め込み形成したが、タングステン膜を埋め込み形成してもよい。ソース・ドレイン領域の低抵抗化の目的を達成するためには、シリサイドに限らずタングステンなどのメタルを直接ソース・ドレイン領域上に貼り付けても良いからである。このようにして形成されたトランジスタは、リークが少なくソース・ドレイン領域の抵抗が小さいため高速で良好な電気特性を示す。以後の説明はソース・ドレイン領域にシリサイドを貼り付けた場合について行なうが、タングステンの場合も同様である。
【００６６】
図２（ｉ）の工程でシリサイド膜２２を埋め込み形成した後、必要であれば、図４（ａ）〜（ｃ）に示すように、ソース・ドレイン領域上のシリサイド膜２２をエッチングにより５０ｎｍ程度リセスし（すなわちシリサイド膜２２の膜厚は５０ｎｍ程度になる）、それにより形成される溝を、ＬＰＣＶＤとＣＭＰを用いてキャップ膜となるＴＥＯＳ系酸化膜３１で埋め込んでもよい。
【００６７】
本例では、図２（ｉ）に示す工程の後、図２（ｊ）に示すように、ダミーゲート配線であるポリシリコン膜１８をＲＩＥ等で除去し、その下の酸化膜１２をＨＦ系のエッチング液で除去することにより、溝部２３を形成する。
【００６８】
次に、図２（ｋ）に示すように、酸化膜換算実効膜厚（Ｔeff ）が３〜４ｎｍ程度のゲート絶縁膜２４を堆積法又は熱酸化法を用いて形成する。すでにソース・ドレイン領域を（活性化を含めて）形成してあり、基本的にこの後には高温工程がないため、ゲート絶縁膜２４にはＴａ2 Ｏ5 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 膜などの高誘電体膜や強誘電体膜を使用することができる。また、ゲート電極（ゲート配線）には高融点メタルを使用することができる。ゲート絶縁膜に高誘電体膜や強誘電体膜を使用した場合は、用いるゲート絶縁膜の種類に応じてゲート配線材料を選ぶ必要がある。ゲート配線には、Ｒｕ、ＴｉＮ、Ａｌ等が使用可能である。本例では、ゲート絶縁膜２４にシリコンの酸化窒化膜を用いる。続いて、ゲート絶縁膜２４上に厚さ５〜１０ｎｍ程度のバリアメタル（ＴｉＮやタングステンナイトライド、図示せず）を形成する。さらにその上にタングステンなどのメタルゲート配線材料をＣＶＤ法により堆積し、さらにＣＭＰ法により平坦化することにより、ゲート配線２５を形成する。
【００６９】
その後、必要であれば、メタルゲート配線２５をエッチングにより３０ｎｍ程度リセスする（すなわち、メタルゲート配線２５の厚さは７０ｎｍ程度になる）。この場合、それにより形成される溝を、ＬＰＣＶＤ法及びＣＭＰ法を用いて窒化シリコンで埋め込み、メタルゲート上面にキャップ膜となるシリコン窒化膜を形成する。このようなプロセスを採用した場合、後の工程でコンタクトホールが誤ってゲート配線の上に形成されても、このシリコン窒化膜がエッチングストッパーの役目を果たすため、他の配線とゲート配線とのショート不良を防ぐことができる。
【００７０】
なお、図５に、ソース・ドレイン電極２２上にキャップ膜として例えばＴＥＯＳ酸化膜３１、ゲート配線２５上にキャップ膜として例えばシリコン窒化膜３２を形成した例を示した。
【００７１】
以後の工程は、通常のＬＳＩ製造プロセスに従う。すなわち、ＴＥＯＳ等の層間絶縁膜を堆積形成し、それにゲート電極やソース・ドレイン電極と上層配線とを接続するためのコンタクトホールを開孔する。さらに、コンタクトホールを形成した層間絶縁膜上に、アルミニウム等のメタル配線を形成する。
【００７２】
次に、本発明の第２の参考例について説明する。
【００７３】
図６（ａ）〜（ｄ）は、本発明の第２の参考例に係る製造工程を概略的に示す図である。なお、第２の参考例と第１の参考例とでは、図２（ｉ）に示す工程のみが異なっており、その他の工程は同様である。したがって、図２（ｉ）に示す工程に対応する工程についてのみ説明する。
【００７４】
本例では、図６（ａ）に示すように、シリサイド膜２２はソース・ドレイン領域上の溝を完全には埋め込んでいない。そこで、図６（ｂ）に示すように、シリサイド膜２２が形成する溝をＣＶＤ法によりＴＥＯＳ酸化膜４１で埋め込み、その表面をＣＭＰ法により平坦化する。また、図６（ｂ）の工程の後、必要であれば、図６（ｃ）に示すように，シリサイド膜２２を５０ｎｍ程度リセスし、それにより形成される溝を、図６（ｄ）に示すように、ＣＶＤ法によりＴＥＯＳ酸化膜４２で埋め込み、これを平坦化する。これにより、シリサイド膜２２上に、ＴＥＯＳ酸化膜４１及び４２からなるキャップ膜を形成することができる。この後の工程は、第１の参考例と同様である。
【００７５】
上記第２の参考例は、ソース・ドレイン領域上の溝をシリサイド膜２２で完全に埋め込むことができなかった場合に、残存する溝をＴＥＯＳ酸化膜で満たし、後工程への悪影響を防止する方法として有効である。
【００７６】
次に、本発明の第３の参考例について説明する。
【００７７】
図７は、本発明の第３の参考例に係る製造工程を概略的に示す図である。なお、第３の参考例においては、第１の参考例の図１（ａ）〜（ｄ）に示す工程が行なわれ、それ以降の工程が異なっている。したがって、図１（ｄ）に示す工程よりも後の工程について説明する。
【００７８】
まず、図７（ａ）に示すように、ゲート配線を埋め込み形成するための溝１７の底部の酸化膜１２をＨＦ系の液で除去する。次に、図７（ｂ）に示すように、ゲート絶縁膜５１を形成する。その後、ＬＰＣＶＤ法により、ゲート電極（ゲート配線）となるポリシリコン膜５２を３００ｎｍ程度の厚さに形成して溝部１７を埋め込み、これをＣＭＰ法により平坦化する。このようにして、ポリシリコン膜５２、ＴＥＯＳ酸化膜１６及びシリコン窒化膜１３の表面高さを揃え、完全平坦化を実現する。ＣＭＰに際しては、シリコン窒化膜１３やポリシリコン膜５２が１００ｎｍ程度の厚さで残留するようにＣＭＰ条件を制御する。
【００７９】
次に、図７（ｃ）に示すように、ホットリン酸を用いたエッチングによりシリコン窒化膜１３を除去し、溝部１９を形成する。このようにして、ゲート配線となるポリシリコン膜５２の高さと素子分離領域のＴＥＯＳ酸化膜１６の高さを揃え、ソース・ドレイン電極が形成される領域のみが窪んだ構造を形成する。
【００８０】
次に、図７（ｄ）に示すように、ポリシリコン膜５２の表面を酸化して厚さ４ｎｍ程度の酸化膜５３を形成する。
【００８１】
次に、図７（ｅ）に示すように、ＬＰＣＶＤ法により厚さ１５〜２０ｎｍ程度のシリコン窒化膜２１を形成する。さらに、全面ＲＩＥによって溝部の側壁（ポリシリコン膜５２の側壁及びＴＥＯＳ酸化膜１６の側壁）上に選択的にシリコン窒化膜２１を残置させ、それ以外のシリコン窒化膜２１を除去する。その後、ソース拡散層及びドレイン拡散層（図示せず）を形成する。形成方法としては、イオン注入法、固相拡散法、気相拡散法等が考えられる。また、必要であれば、エピタキシャル成長法を用いてエレベイティッドソース・ドレイン構造を形成してもよい。
【００８２】
次に、図７（ｆ）に示すように、ソース・ドレイン領域上の熱酸化膜１２をＲＩＥ法等で除去してシリコン表面を露出させる。さらに、シリサイド（ＣｏシリサイドやＴｉシリサイド）をスパッタし、厚さ１００ｎｍ程度のシリサイド膜２２を形成する。その後、ＣＭＰ法によりポリシリコンゲート５２上及びＴＥＯＳ酸化膜（素子分離領域）１６上のシリサイドを除去し、ソース・ドレイン領域上のみにシリサイド膜２２を残置させる。このようにして、シリサイデーションアニールを行うことなしに、ソース・ドレイン領域上に自己整合的にシリサイド２２を形成することができる。したがって、結晶欠陥の発生を低減することが可能となる。
【００８３】
なお、図７に示す工程ではシリサイド膜を埋め込み形成したが、タングステン膜を埋め込み形成してもよい。ソース・ドレイン領域の低抵抗化の目的を達成するためにはタングステンなどのメタルを直接ソース・ドレイン領域上に貼り付けても良いからである。このようにして形成されたトランジスタは、リークが少なくソース・ドレイン領域の抵抗値が小さいため高速で良好な電気特性を示す。
【００８４】
以後の工程は、通常のＬＳＩ製造プロセスに従う。すなわち、ＴＥＯＳ等の層間絶縁膜を堆積し、それにゲート配線やソース・ドレイン電極と上層配線とを接続するためのコンタクトホールを開孔する。さらに、コンタクトホールを形成した層間絶縁膜上にアルミニウム等からなるメタル配線を形成する。
【００８５】
以上説明したように、本発明の第１〜第３の参考例によると、ソース・ドレイン電極がシリサイドからなるＭＯＳＦＥＴを、シリサイデーションアニールを行うことなく得ることができる。
【００８６】
従来から、微細デバイスでは、高融点金属とシリコンとの化合物である低抵抗のシリサイドがソース・ドレイン領域上部の電極（ソース・ドレイン電極）やゲート電極に使用されている。しかしながら、このような従来のデバイスにおいては、シリサイデーションアニール時の体積膨張に伴う応力により、シリサイドとシリコンとの間の界面近傍において転位が発生しやすい。これらの転位は、ゲート絶縁膜の信頼性を低下させたり、チャネル領域やソース・ドレイン領域のようにｐｎ接合を形成する電気的に活性な領域の特性を劣化させる。
【００８７】
このように、従来はソース・ドレイン電極をシリサイド等の低抵抗材料を用いて自己整合的に形成しようとした場合、素子の信頼性低下や特性劣化を生じやすいという問題点があった。
【００８８】
それに対し、上記第１〜第３の参考例によると、シリサイデーションアニールを行うことなく、ソース・ドレイン電極がシリサイドからなるＭＯＳＦＥＴを得ることができる。そのため、第１〜第３の参考例によると、ソース・ドレイン電極をシリサイド等の低抵抗材料を用いて自己整合的に形成でき、しかも素子の信頼性低下や特性劣化を防止することが可能な半導体装置及びその製造方法が提供される。
【００８９】
次に、本発明の第４の参考例について説明する。
【００９０】
図８及び図９は、本発明の第４の参考例に係る製造工程を概略的に示す図である。なお、第４の参考例においては、第１の参考例の図１（ａ）〜（ｄ）に示す工程が行なわれ、第１の参考例とはそれ以降の工程が異なっている。したがって、図１（ｄ）に示す工程よりも後の工程について説明する。
【００９１】
図８（ａ）に示すように、水素を含有するシリコン酸化膜（以下、ＦＯＸ膜という）１８を３００ｎｍ程度の厚さに形成して溝部１７を埋め込み、これをＣＭＰ法により平坦化する。なお、ＦＯＸ膜１８は、Ｈ0.5 ＳｉＯ0.5 で示される組成を有し、熱酸化により形成した通常のＳｉＯ2 膜よりもＨＦエッチングレートが高いという特徴を有する。また、溝１７内に残置されたＦＯＸ膜１８は、ダミーゲート配線として用いられる。
【００９２】
以上のようにして、ＦＯＸ膜１８、ＴＥＯＳ酸化膜１６及びシリコン窒化膜１３の表面高さを揃え、完全平坦化を実現する。ＣＭＰに際しては、シリコン窒化膜１３やＦＯＸ膜１８が１１０ｎｍ程度の厚さで残留するようにＣＭＰ条件を制御する。
【００９３】
次に、図８（ｂ）に示すように、ホットリン酸を用いたエッチングによりシリコン窒化膜１３を除去し、溝部１９を形成する。このようにして、ダミーゲート電極となるＦＯＸ膜１８の高さと素子分離領域のＴＥＯＳ酸化膜１６の高さを揃え、ソース・ドレイン電極が形成される領域のみが窪んだ構造を形成する。
【００９４】
次に、図８（ｃ）に示すように、ＬＰＣＶＤ法により厚さ１０〜２０ｎｍ程度のシリコン窒化膜２１を形成する。さらに、全面ＲＩＥによって溝部の側壁（ＦＯＸ膜１８の側壁及びＴＥＯＳ酸化膜１６の側壁）上に選択的にシリコン窒化膜２１を残置させ、それ以外のシリコン窒化膜２１を除去する。このとき、酸化膜１２の露出部は、上記ＲＩＥにより薄くなるか或いは除去される。さらにその後、ＲＩＥ或いはＨＦ系のウェットエッチング処理を短時間行うことにより、溝部１９内でシリコン表面を露出させる。
【００９５】
次に、図８（ｄ）に示すように、エピタキシャル成長法を用いてソース・ドレインが形成される領域のＳｉを上方に拡大する（単結晶のシリコン膜を形成する）。さらに、図９（ｅ）に示すように、ラテラルグロウス部２２Ａのようにオーバー成長した部分をＣＭＰ法により除去し、溝部１９内にのみ結晶シリコン膜２２を残置させる。
【００９６】
その後、結晶シリコン膜２２中に、ＮＭＯＳ及びＰＭＯＳ用のソース・ドレイン拡散層（図示せず）を形成する。形成方法としては、イオン注入法、固相拡散法、気相拡散法等が考えられる。さらに、導電性不純物の活性化熱工程を実施する。
【００９７】
本例では、図９（ｅ）に示す工程の後、図９（ｆ）に示すように、ダミーゲート配線であるＦＯＸ膜１８をＨＦ液等で除去し、その下の酸化膜１２をＨＦ系のエッチング液で除去することにより、溝部２３を形成する。上述したように、ＦＯＸ膜１８は、ＴＥＯＳ系酸化膜１６に比べてＨＦエッチングレートが高いので、選択的に除去され得る。
【００９８】
次に、ホットリン酸等を用いたエッチングを施すことより、窒化膜２１の溝部２３の側壁の一部を構成する部分を除去する。その際、それ以外の窒化膜２１の上部がエッチングされると考えられる。しかしながら、窒化膜２１の厚さは薄いので、エッチングは短時間で十分である。したがって、例え、それ以外の窒化膜２１の上部がエッチングされたとしても、除去される量は僅かであるため、悪影響を生ずることはない。
【００９９】
次に、図９（ｇ）に示すように、酸化膜換算実効膜厚（Ｔeff ）が２〜３ｎｍ程度のゲート絶縁膜２４を堆積法又は熱酸化法を用いて形成する。すでにソース・ドレイン領域を（活性化を含めて）形成してあり、基本的にこの後には６００°以上の高温工程がないため、ゲート絶縁膜２４にはＴａ2 Ｏ5 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 膜などの高誘電体膜や強誘電体膜を使用することができる。また、ゲート電極（ゲート配線）にはメタル材料を使用することができる。ゲート絶縁膜に高誘電体膜や強誘電体膜を使用した場合は、用いるゲート絶縁膜の種類に応じてゲート配線材料を選ぶ必要がある。ゲート配線には、Ｒｕ、ＴｉＮ、Ａｌ、Ｗ等が使用可能である。また、ゲート絶縁膜とゲート電極との間には、バリアメタルとしてＴｉＮ膜やＷＮ膜等を形成することが望ましい。
【０１００】
本例では、ゲート絶縁膜２４にシリコンの酸化窒化膜が用いられる。続いて、図９（ｇ）に示すように、ゲート絶縁膜２４上に厚さ５〜１０ｎｍ程度のバリアメタル（ＴｉＮやタングステンナイトライド、図示せず）を形成する。次に、その上にタングステンなどのメタルゲート配線材料をＣＶＤ法により堆積し、さらにＣＭＰ法を用いて平坦化することにより、ゲート配線２５を形成する。
【０１０１】
その後、必要であれば、メタルゲート配線２５をエッチングにより３０ｎｍ程度リセスする（即ち、メタルゲート配線２５の厚さは７０ｎｍ程度になる）。さらに、それにより形成される溝を、ＬＰＣＶＤとそれに続くＣＭＰを用いて窒化シリコンで埋め込み、メタルゲート上面にキャップ膜となるシリコン窒化膜を形成する。このようなプロセスを採用した場合、後の工程でコンタクトホールが誤ってゲート配線の上に形成されたときに、このシリコン窒化膜がエッチングストッパーの役目を果たし、他の配線とゲート配線とのショート不良を防ぐことができる。
【０１０２】
なお、図９（ｈ）に、メタルゲート配線２５上にキャップ膜として例えばシリコン窒化膜３２を形成した場合の例を示した。
【０１０３】
以後の工程は、通常のＬＳＩ製造プロセスに従う。すなわち、ＴＥＯＳ等の層間絶縁膜を堆積形成し、それにゲート電極やソース・ドレイン電極と上層配線とを接続するためのコンタクトホールを開孔する。さらに、コンタクトホールを設けた層間絶縁膜上にアルミニウム等のメタル配線を形成する。
【０１０４】
次に、本発明の第５の参考例について説明する。
【０１０５】
図１０は、本発明の第５の参考例に係る製造工程を概略的に示す図である。なお、第５の参考例においては、第１の参考例の図１（ａ）〜（ｄ）に示す工程が行なわれ、それ以降の工程が異なっている。したがって、図１（ｄ）に示す工程よりも後の工程について説明する。
【０１０６】
まず、図１０（ａ）に示すように、ゲート電極を埋め込み形成するための溝１７の底部の酸化膜１２をＨＦ系の液で除去する。次に、図１０（ｂ）に示すように、ゲート絶縁膜として例えばＨＴＯ膜２４を形成する。その後、ＬＰＣＶＤ法により、ゲート電極（ゲート配線）となるポリシリコン膜２５を４００ｎｍ程度の厚さに形成して溝部１７を埋め込み、これをＣＭＰ法により平坦化する。このようにして、ポリシリコン膜２５、ＴＥＯＳ酸化膜１６及びシリコン窒化膜１３の表面高さを揃え、完全平坦化を実現する。ＣＭＰに際しては、シリコン窒化膜１３やポリシリコン膜２５が２００ｎｍ程度の厚さで残留するようにＣＭＰ条件及び成膜条件（膜厚）を制御する。ここで必要であれば、ＮＭＯＳ及びＰＭＯＳのそれぞれについて、ポリシリコン膜２５にドーピングを行う。
【０１０７】
その後、ポリシリコン膜２５をＲＩＥ法やＣＤＥ法により５０ｎｍ程度リセスし（すなわちポリシリコン膜２５の膜厚は１５０ｎｍ程度になる）、それにより形成される溝を、ＬＰＣＶＤとＣＭＰを用いてキャップ膜となるＴＥＯＳ系酸化膜３２で埋め込む。
【０１０８】
次に、図１０（ｃ）に示すように、ホットリン酸を用いたエッチングによりシリコン窒化膜１３を除去し、溝部１９を形成する。このようにして、キャップ膜となるＴＥＯＳ系酸化膜３２の高さと素子分離領域のＴＥＯＳ酸化膜１６の高さを揃え、ソース・ドレイン電極が形成される領域のみが窪んだ構造を形成する。
【０１０９】
次に、図１０（ｄ）に示すように、ＳｉＯ2 −ＲＩＥを短時間行って、露出した酸化膜１２を除去し、溝部１９内でシリコン表面を露出させる。
【０１１０】
次に、図１０（ｅ）に示すように、エピタキシャル成長法を用いてソース・ドレインが形成される領域のＳｉを上方に拡大する（単結晶のシリコン膜を形成する）。さらに、ラテラルグロウス部のようにオーバー成長した部分をＣＭＰ法により除去し、溝部１９内にのみ結晶シリコン膜２２を残置させる。
【０１１１】
その後、上記結晶シリコン膜中に、ＮＭＯＳ及びＰＭＯＳ用のソース・ドレイン領域（図示せず）を形成する。形成方法としては、イオン注入法、固相拡散法、気相拡散法等が考えられる。さらに、導電性不純物の活性化のための熱工程を行う。
【０１１２】
以後の工程は、通常のＬＳＩ製造プロセスに従う。すなわち、ＴＥＯＳ等の層間絶縁膜を形成し、それにゲート電極やソース・ドレイン電極と上層配線とを接続するためのコンタクトホールを開孔する。さらに、コンタクトホールを形成した層間絶縁膜上に、アルミニウム等からなるメタル配線を形成する。
【０１１３】
次に、本発明の第６の参考例について、図８及び図９を参照しながら説明する。
【０１１４】
まず、シリコン窒化膜１３の代わりにポリシリコン膜１３を形成すること以外は、図１（ａ）〜（ｄ）に示したのと同様の工程を実施する。
【０１１５】
次に、図８（ａ）に示すように、シリコン窒化膜１８を３００ｎｍ程度の厚さに形成して溝部１７を埋め込み、これをＣＭＰ法により平坦化する。なお、シリコン窒化膜１８はダミーゲート配線として用いられる。以上のようにしてシリコン窒化膜１８、ＴＥＯＳ酸化膜１６及びポリシリコン膜１３の表面高さを揃え、完全平坦化を実現する。ＣＭＰに際しては、ポリシリコン膜１３やシリコン窒化膜１８が１１０ｎｍ程度の厚さで残留するようにＣＭＰ条件を制御する。
【０１１６】
次に、図８（ｂ）に示すように、ＲＩＥ法を用いたエッチングによりポリシリコン膜１３を除去し、溝部１９を形成する。このようにして、ダミーゲート配線であるシリコン窒化膜１８の高さと素子分離領域のＴＥＯＳ酸化膜１６の高さを揃え、ソース・ドレイン電極が形成される領域のみが窪んだ構造を形成する。
【０１１７】
次に、図８（ｃ）に示すように、ＬＰＣＶＤ法により厚さ１５〜２０ｎｍ程度のＴＥＯＳ系酸化膜２１を形成する。さらに、全面ＲＩＥによって溝部の側壁（シリコン窒化膜１８の側壁及びＴＥＯＳ系酸化膜１６の側壁）上に選択的にＴＥＯＳ系酸化膜２１を残置させ、それ以外のＴＥＯＳ系酸化膜２１を除去する。このとき、露出した酸化膜１２は、上記ＲＩＥにより薄くなるか或いは除去される。さらにその後、ＲＩＥ或いはＨＦ系のウェットエッチング処理を短時間行うことにより、溝部１９内でシリコン表面を露出させる。
【０１１８】
次に、図８（ｄ）に示すように、エピタキシャル成長法を用いてソース・ドレインが形成される領域のＳｉを上方に拡大する（単結晶のシリコン膜を形成する）。さらに、図９（ｅ）に示すように、ラテラルグロウス部２２Ａのようにオーバー成長した部分をＣＭＰ法により除去し、溝部１９内にのみ結晶シリコン膜２２を残置させる。
【０１１９】
その後、上記結晶シリコン膜２２中に、ＮＭＯＳ及びＰＭＯＳ用のソース・ドレイン拡散層（図示せず）を形成する。形成方法としては、イオン注入法、固相拡散法、気相拡散法等が考えられる。さらに、導電性不純物の活性化熱工程を実施する。
【０１２０】
本例では、図９（ｅ）に示す工程の後、図９（ｆ）に示すように、ダミーゲート配線であるシリコン窒化膜１８をホットリン酸を用いて除去することにより、溝部２３を形成する。
【０１２１】
次に、ＨＦ等を用いたエッチングを施すことより、ＴＥＯＳ系酸化膜２１の溝部２３の側壁の一部を構成する部分を除去する。その際、それ以外のＴＥＯＳ系酸化膜２１及びＴＥＯＳ系酸化膜１６の上面がエッチングされると考えられる。しかしながら、ＴＥＯＳ系酸化膜２１の厚さは薄いので、エッチングは短時間で十分である。したがって、例え、それ以外のＴＥＯＳ系酸化膜２１及びＴＥＯＳ系酸化膜１６の上部がエッチングされたとしても、除去される量は僅かであるため、素子特性に悪影響を与えることはない。
【０１２２】
さらに、第４の参考例において説明したのと同様の方法により、図９（ｇ）及び（ｈ）に示す構造を得る。
【０１２３】
次に、本発明の第７の参考例について説明する。
【０１２４】
図１１は、本発明の第７の参考例に係る製造工程を概略的に示す図である。なお、第７の参考例においては、第６の参考例の図９（ｅ）に示す工程までは同様に行なわれ、第６の参考例とはそれ以降の工程が異なっている。
【０１２５】
まず、第６の参考例において説明したのと同様の方法により、図９（ｅ）に示す構造を得る。なお、図１１（ａ）は、図９（ｅ）に示す半導体装置の１１Ａ−１１Ａ’線に沿った断面図である。
【０１２６】
次に、図１１（ｂ）に示すように、結晶シリコン膜２２をＲＩＥ等で５０ｎｍ程度リセスする。その後、この結晶シリコン膜２２中に、ＮＭＯＳ及びＰＭＯＳ用のソース・ドレイン拡散層（図示せず）を形成する。形成方法としては、イオン注入法、固相拡散法、気相拡散法等が考えられる。さらに、導電性不純物の活性化熱工程を実施する。
【０１２７】
次に、図１１（ｃ）に示すように、スパッタリング法またはＣＶＤ法により、コバルトシリサイドやタングステン等からなるメタル材料膜３１を成膜して、上記リセスにより形成される溝部をメタル材料で埋め込む。さらに、ＣＭＰ法により、メタル材料膜３１を溝部内のみに残置させる。
【０１２８】
その後、図１１（ｄ）に示すように、ダミーゲート配線であるシリコン窒化膜１８をホットリン酸を用いて除去することにより、溝部２３を形成する。
【０１２９】
次に、図１１（ｅ）に示す構造を、第６の参考例において説明したのと同様の方法により得る。なお、本例においては、ゲート絶縁膜２４をＴａ2Ｏ5で構成し、ゲート配線２５をＡｌで構成する。また、必要であれば、Ｔａ2Ｏ5膜の下に０．５ｎｍ程度の厚さのＳｉＯ2膜またはＳｉＮ膜を形成してもよい。この場合、ラジカル酸化またはラジカル窒化を用いることにより、上記膜を低温（６００℃以下）で形成することができる。
【０１３０】
その後、必要であれば、図１１（ｆ）に示すように、Ａｌメタルゲート配線２５の表面を酸化して、ゲート配線２５の上面にキャップ膜としてアルミナ（Ａｌ2 Ｏ3 ）膜３２を形成する。このようなプロセスを採用した場合、後の工程でコンタクトホールが誤ってゲート配線の上に形成されたときに、このアルミナ膜３２がエッチングストッパーの役目を果たし、他の配線とゲート配線とのショート不良を防ぐことができる。
【０１３１】
以後の工程は、通常のＬＳＩ製造プロセスに従う。すなわち、ＴＥＯＳ等の層間絶縁膜を堆積形成し、それにゲート電極やソース・ドレイン電極と上層配線とを接続するためのコンタクトホールを開孔する。さらに、この層間絶縁膜上にアルミニウム等からなるメタル配線を形成する。
【０１３２】
次に、本発明の第８の参考例について、図１２を参照しながら説明する。
【０１３３】
図１２は、本発明の第８の参考例に係る製造工程を概略的に示す図である。なお、第８の参考例においては、第１の参考例の図１（ｄ）に示す工程までは同様に行なわれ、第１の参考例とはそれ以降の工程が異なっている。したがって、図１（ｄ）に示す工程よりも後の工程について説明する。
【０１３４】
図１（ｄ）に示す構造を形成した後、図１２（ａ）に示すように、溝部１７内に、ダミーゲート配線１８を形成する。ダミーゲート配線１８は、ＴｉＮ、ＷＮx 、Ｗ、Ａｌ、Ｇｅ、ＲｕＯx 等で構成することができる。これら材料はＳＨ処理等により容易に除去可能であるので、ダミーゲート配線１８に好適に用いられる。以下、ダミーゲート配線１８をゲルマニウム膜とした場合について記載する。
【０１３５】
ゲルマニウム膜１８を３００ｎｍ程度の厚さに形成して溝部１７を埋め込み、これをＣＭＰ法により平坦化する。このようにして、ゲルマニウム膜１８、ＴＥＯＳ酸化膜１６及びシリコン窒化膜１３の表面高さを揃え、完全平坦化を実現する。ＣＭＰに際しては、シリコン窒化膜１３やゲルマニウム膜１８が１１０ｎｍ程度の厚さで残留するようにＣＭＰ条件を制御する。
【０１３６】
次に、図１２（ｂ）に示すように、ホットリン酸を用いたエッチングによりシリコン窒化膜１３を除去し、溝部１９を形成する。このようにして、ゲルマニウム膜１８の高さと素子分離領域のＴＥＯＳ酸化膜１６の高さを揃え、ソース・ドレイン電極が形成される領域のみが窪んだ構造を形成する。
【０１３７】
次に、図１２（ｃ）に示すように、ＬＰＣＶＤ法により厚さ１０〜２０ｎｍのシリコン窒化膜２１を形成し、全面ＲＩＥにより溝部１９の側壁（ゲルマニウム膜１８の側面及びＴＥＯＳ系酸化膜１６の側面）上に選択的にシリコン窒化膜２１を残置させる。このＲＩＥにより、露出した酸化膜１２は、薄くなるか或いは除去される。その後、ＲＩＥまたはＨＦ系のウェットエッチングを短時間行うことにより、溝部１９内でシリコン表面を露出させる。
【０１３８】
次に、Ｈ2 クリーニングを施し、図１２（ｄ）に示すように、エピタキシャル成長法を用いてソース・ドレインが形成される領域のＳｉを上方に拡大する（単結晶のシリコン膜を形成する）。さらに、ラテラルグロウス部のようにオーバー成長した部分（図示せず）をＣＭＰ法により除去し、溝部１９内にのみ結晶シリコン膜２２を残置させる。
【０１３９】
その後、結晶シリコン膜２２中に、ＮＭＯＳ及びＰＭＯＳ用のソース・ドレイン拡散層（図示せず）を形成する。形成方法としては、イオン注入法、固相拡散法、気相拡散法等が考えられる。次に、導電性不純物の活性化熱工程（ＲＴＡ等）を行う。さらに、ＴｉやＣｏをスパッタして、ソース・ドレイン領域上にシリサイド膜を形成する。
【０１４０】
本例では、図１２（ｄ）に示す工程の後、図１２（ｅ）に示すように、ダミーゲート配線であるゲルマニウム膜１８及びその下の酸化膜１２をＳＨ処理及びＨＦウェットエッチングで除去することにより、溝部２３を形成する。
【０１４１】
次に、ホットリン酸等を用いたエッチングを施すことより、窒化膜２１の溝部２３の側壁の一部を構成する部分を除去する。その際、それ以外の窒化膜２１の上部がエッチングされると考えられる。しかしながら、窒化膜２１の厚さは薄いので、エッチングは短時間で十分である。したがって、例え、それ以外の窒化膜２１の上部がエッチングされたとしても、除去される量は僅かであるため、素子特性に悪影響を与えることはない。
【０１４２】
さらに、第４の参考例において説明したのと同様の方法により、図１２（ｆ）に示す構造を得る。
【０１４３】
その後、必要であれば、メタルゲート配線２５をエッチングにより３０ｎｍ程度リセスする（即ち、メタルゲート配線２５の厚さは７０ｎｍ程度になる）。さらに、それにより形成される溝を、ＬＰＣＶＤとそれに続くＣＭＰを用いて窒化シリコンで埋め込み、メタルゲート上面にキャップ膜となるシリコン窒化膜を形成する。このようなプロセスを採用した場合、後の工程でコンタクトホールが誤ってゲート配線の上に形成されたときに、このシリコン窒化膜がエッチングストッパーの役目を果たし、他の配線とゲート配線とのショート不良を防ぐことができる。
【０１４４】
以後の工程は、通常のＬＳＩ製造プロセスに従う。すなわち、ＴＥＯＳ等の層間絶縁膜を堆積形成し、それにゲート電極やソース・ドレイン電極と上層配線とを接続するためのコンタクトホールを開孔する。さらに、この層間絶縁膜上にアルミニウム等からなるメタル配線を形成する。
【０１４５】
以上示した第１〜第８の参考例によると、ソース・ドレイン電極の形成に先立って、ゲート構造と素子分離絶縁膜とがそれらの上面の高さが等しくなるように、及びゲート構造と交差し且つゲート構造に分断された溝部が形成される。また、ソース・ドレイン電極は上記溝部内に形成される。そのため、第１〜第８の参考例によると、ソース・ドレイン電極を自己整合的に形成することができる。すなわち、第１〜第８の参考例によると、ゲート構造の上面の高さと素子分離絶縁膜の上面の高さとが等しいため、ソース・ドレイン領域にメタル材料をＣＭＰ法を用いて埋め込むことができる。また、上記溝部をエピタキシャル成長法を用いてシリコン膜で埋め込む場合、ラテラルグロウス部のようにオーバー成長した部分をＣＭＰ法で除去可能である。したがって、隣接するトランジスタ間の絶縁状態を良好に維持することができ、高密度微細トランジスタを実現することが可能となる。
【０１４６】
また、第４〜第８の参考例によると、基板のチャネル領域が形成される部分にＲＩＥを行うことなく、コンケーブ型トランジスタを得ることができる。したがって、コンケーブ型トランジスタを作製する際に、チャネル領域のＲＩＥダメージの発生を防止することができる。すなわち、素子の電気特性の劣化を防止することができる。
【０１４７】
さらに、第１〜第８の参考例において、ソース・ドレイン電極をシリサイドで構成する場合、シリサイドをスパッタすることにより、シリサイデーションアニールを行うことなく、ソース・ドレイン電極を形成することができる。したがって、素子の信頼性の低下や特性劣化を防止することができる。
【０１４８】
また、第１〜第８の参考例において、エレベイティッドソース・ドレイン構造を採用した場合、ソース・ドレイン領域を十分な厚さに形成し、かつその実効的な接合深さを浅くすることができる。したがって、サイズを縮小した場合においても、パンチスルーの発生を防止し、かつ各素子間の絶縁状態を維持することが可能となる。
【０１４９】
なお、上記第１〜第８の参考例において、同一番号が付された構成要素は、特に説明がない限り実質的に同一である。
【０１５０】
次に、本発明の第９の参考例について、図１３〜図１５を参照しながら説明する。
【０１５１】
図１３〜図１５は、本発明の第９の参考例に係る半導体装置の製造工程を概略的に示す図である。なお、（ａ）〜（ｏ），（ｑ）及び（ｒ）は断面図であり、（ｐ）は平面図である。
【０１５２】
まず、図１３（ａ）に示すように、シリコン基板１０１の一方の面に４ｎｍ程度の厚さの熱酸化膜１０２を形成する。その後、熱酸化膜１０２上にＣＶＤ法により、厚さ２００ｎｍ程度のポリシリコン膜１０３を形成する。
【０１５３】
次に、図１３（ｂ）に示すように、リソグラフィー技術及びＲＩＥ技術を用いて、ポリシリコン膜１０３、熱酸化膜１０２及びシリコン基板１０１をエッチングして溝部１０４を形成する。溝部１０４は、後で素子分離に用いられる。
【０１５４】
さらに、図１３（ｃ）に示すように、ポリシリコン膜１０３及びシリコン基板１０１の露出した面に熱酸化膜１０５を形成する。
【０１５５】
その後、図１３（ｄ）に示すように、基板１０１の溝部１０４を形成した面上に、シリコン酸化膜１０６をＣＶＤ法により形成し、溝部１０４をシリコン酸化物で埋め込む。さらに、シリコン酸化膜１０６をＣＭＰ法により研磨する。この研磨は、ポリシリコン膜１０３が露出した時点で停止する。以上のようにして素子分離領域を形成する。
【０１５６】
次に、図１３（ｅ）に示すように、ポリシリコン膜１０３の露出した面に熱酸化膜１０７を形成し、その上に、厚さ１５０ｎｍ程度のＳｉＮ膜１０８を成膜する。この熱酸化膜１０７はエッチングストッパーとして用いられる。さらに、リソグラフィー技術及びＲＩＥ技術を用いて、ゲート配線が形成される領域に位置するＳｉＮ膜１０８のみを残置させ、それ以外のＳｉＮ膜１０８を除去する。
【０１５７】
次に、図１３（ｆ）に示すように、短時間のＲＩＥ或いはウェットエッチングにより、熱酸化膜１０７の露出部を除去する。さらに、ＳｉＮ膜１０８とシリコン酸化膜１０６とをマスクとして用いて、ポリシリコン膜１０３をエッチングする。
【０１５８】
なお、図１３（ｂ）に示す工程において、溝部１０４を順テーパー状に形成してもよい。溝部１０４をこのように形成した場合、上述した工程を実施することにより、図１４（ｇ）に示すように、シリコン膜１０３の側壁上にポリシリコン膜１０３が残留する。このようなポリシリコン膜１０３は後でゲート電極となるため、ゲート電極とソース・ドレイン電極間の寄生容量を増加させる場合がある。したがって、シリコン酸化膜１０６の側壁上に残留するポリシリコン膜１０３の全てが後の熱酸化工程で酸化膜となるように、溝部１０４のテーパー角を設定しておく。
【０１５９】
その後、図１４（ｈ）に示すように、ゲートエッジを保護するために、ポリシリコン膜１０３の側面に厚さ４ｎｍ程度の熱酸化膜１０９を形成する。なお、溝部１０４を順テーパー状に形成した場合は、シリコン酸化膜１０６の側壁上に残留するポリシリコン膜１０３の全てを酸化する。さらに、基板１０１に対してイオン注入及び活性化を行って基板１０１の表面領域にエクステンションを形成し、次に、ＣＶＤ法によりＳｉＮ膜を形成する。さらにＲＩＥを行うことにより、図１４（ｉ）に示すように、ＳｉＮ膜をポリシリコン膜１０３、熱酸化膜１０５、熱酸化膜１０７、及びＳｉＮ膜１０８の側面にのみ選択的に残置させて、ＳｉＮ側壁１１０を形成する。
【０１６０】
この時点で、イオン注入を行うことにより基板１０１の表面領域により深い拡散領域を形成してもよい。なお、本例においては、後述する工程においてエレベイティッドソース・ドレイン構造が形成されるため、ここで深い拡散領域を形成する必要はない。すなわち、ここでは、エクステンションのみで十分である。なお、上記側壁１１０は、ソース・ドレイン電極とゲート電極との間の結合容量の低減、及びソース・ドレイン電極とゲート電極との間でのショート発生の防止を目的として設けられる。
【０１６１】
次に、ウェット処理により露出した熱酸化膜１０２を除去する。その後、図１４（ｊ）に示すように、ＣＶＤ法によりポリシリコン膜１１１を形成する。さらに、図１４（ｋ）に示すように、ＣＭＰ技術またはレジスト・エッチバック技術を用いてポリシリコン膜１１１を平坦化する。この平坦化は、ＳｉＮ膜１０８及び側壁１１０が露出するまで行う。以上のようにして、ゲート配線を形成する領域を除く全ての領域をポリシリコン膜１１１で被覆する。このポリシリコン膜１１１の表面には、エッチングストッパーとして用いられる熱酸化膜（図示せず）を形成する。
【０１６２】
その後、図１４（ｌ）に示すように、ホットリン酸等を用いたウェットエッチング、ラジカルエッチング、或いはＲＩＥにより、側壁１１０の一部及びＳｉＮ膜１０８を除去する。
【０１６３】
さらに、ポリシリコン膜１１１の表面に形成した熱酸化膜（図示せず）と熱酸化膜１０５とをウェット処理により除去する。
【０１６４】
次に、図１５（ｍ）に示すように、ポリシリコン膜１０３，１１１及びＳｉＮからなる側壁１１０をマスクとして用いて、シリコン酸化膜１０６の露出部をＲＩＥにより除去することにより、溝部１１２を形成する。シリコン酸化膜１０６の除去は、チャネルエッジが露出しない程度に、すなわち熱酸化膜１０２の側面が露出しない程度とする。これにより、従来のＳＴＩ構造において問題であったゲート耐圧の劣化及びトランジスタ特性の劣化を防止することができる。
【０１６５】
次に、図１５（ｎ）に示すように、基板１０１の溝部１１２を形成した面にポリシリコン膜１１３を成膜する。さらに、図１５（ｏ）に示すように、ＣＭＰ法或いはレジストエッチバック技術等を用いて平坦化を行う。この平坦化は、シリコン酸化膜１０６が露出するまで行う。
【０１６６】
なお、図１５（ｐ）に、図１５（ｏ）に示す半導体装置の平面図を示す。この図に示すように、ゲート電極が形成される領域はポリシリコン膜１０３で構成され、ソース・ドレイン電極が形成される領域はポリシリコン膜１１１で構成され、ゲート配線が形成される領域はポリシリコン膜１１３で構成されている。次に、ポリシリコン膜１０３，１１１及び１１３に対して同時にイオン注入を行い、さらに活性化のための熱処理を施す。ここで、上記熱処理により予め形成しておいた拡散領域が過剰に深くなる場合は、エクステンションを予め形成せずに、本工程においてイオン注入したドーパントを固相拡散させることによりエクステンションを形成すればよい。それにより、エクステンションを所望の深さに形成することができる。
【０１６７】
次に、図１５（ｑ）に示すように、Ｃｏ或いはＴｉ等を用いたサリサイド・プロセスを実施する。それにより、ポリシリコン膜１０３，１１１，１１３の表面領域にシリサイド膜１１４が形成される。すなわち、ゲート電極及びソース・ドレイン電極が自己整合的に形成される。なお、選択反応の乱れにより、シリサイド膜１１４が側壁１１０上にも形成された場合は、ＣＭＰ法等により表面を僅かに研磨すればよい。それにより、側壁１１０上に形成されたシリサイド膜１１４を容易に除去することができる。或いは、図１５（ｒ）に示すように、サリサイドプロセスを実施する前に、ポリシリコン膜１０３，１１１，１１３を適度にエッチバックして、側壁１１０をポリシリコン膜１０３，１１１，１１３に対して突出させればよい。
【０１６８】
以上示したように、本発明の第９の参考例によると、エレベイティッドソース・ドレイン構造を有し、ソース・ドレイン電極がシリサイドで構成されるＭＯＳＦＥＴを形成する際に、ソース・ドレイン領域がＳＴＩ上に形成されることを防止することが可能となる。また、本参考例によると、ＳＴＩ後退によりゲートエッジが露出することがないため、電気的特性の良好なＭＯＳＦＥＴを得ることができる。
【０１６９】
次に、本発明の第１０の参考例について説明する。本参考例においては、複数のＭＯＳＦＥＴを同時に形成する際に、あるＭＯＳＦＥＴのソースまたはドレイン電極と他のＭＯＳＦＥＴのソースまたはドレイン電極との電気的接続、或いはあるＭＯＳＦＥＴのソース電極またはドレイン電極と他のＭＯＳＦＥＴのゲート電極との電気的接続が行われる。
【０１７０】
図１６〜図１８に、本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す。以下、上述した２通りの接続方法を図１６〜図１８を参照しながら説明する。
【０１７１】
まず、第９の参考例の図１３（ａ）〜（ｆ）及び図１４（ｇ）〜（ｉ）に関して説明したのと同様の方法により、図１６（ａ）或いは（ｂ）に示す構造を得る。なお、図１６（ｃ）は、図１６（ａ）のＣ−Ｃ’線に沿った断面図であり、図１６（ｄ）は、図１６（ｂ）のＤ−Ｄ’線に沿った断面図である。
【０１７２】
次に、第９の参考例の図１４（ｊ）〜（ｌ）に関して説明したのと同様の工程を実施することにより、図１６（ｅ）及び（ｆ）に示す構造をそれぞれ得る。
【０１７３】
その後、図１７（ｇ）及び（ｈ）に示すように、レジスト膜１２０を形成し、リソグラフィー技術を用いてレジスト膜１２０に開口部を形成する。さらに、このレジスト膜１２０をマスクとして用いて、ポリシリコン膜１１１をシリコン酸化膜１０６が露出するように除去する。なお、図１７（ｇ）及び（ｈ）に示す半導体装置の平面図を、図１７（ｉ）及び（ｊ）にそれぞれ示す。
【０１７４】
次に、図１７（ｋ）及び（ｌ）に示すように、熱酸化膜１０５、ポリシリコン膜１１１及びレジスト膜１２０をマスクとして用いて、ＲＩＥ法等によりＳｉＮ側壁１１０をエッチングする。ＳｉＮ側壁１１０は必ずしも完全に除去する必要はない。ＳｉＮ側壁１１０の除去は、後の工程で形成されるシリサイド膜の底面よりも低い位置まで行えば十分である。
【０１７５】
次に、レジスト膜１２０を除去する。その後、第９の参考例の図１５（ｍ）に関して説明したのと同様の方法により、図１８（ｍ）及び（ｎ）に示す構造をそれぞれ得る。さらに、第９の参考例の図１５（ｎ）〜（ｑ）に関して説明したのと同様の方法により、図１８（ｏ）及び（ｐ）に示す構造をそれぞれ得る。なお、図１８（ｑ）及び（ｒ）に、図１８（ｏ）及び（ｐ）に示す半導体装置の平面図をそれぞれ示す。
【０１７６】
上述した方法をＣＭＯＳ−６ｔｒ−セル構造のＳＲＡＭの製造に適用した例を以下に示す。
【０１７７】
図１９〜図２３に、本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す。なお、図１９〜図２３は平面図である。
【０１７８】
まず、第９の参考例において図１３（ａ）〜（ｄ）に関して説明した工程を実施して、図１９に示す構造を得る。なお、図１９において、基板１５１上には、ＮＭＯＳ素子領域１５２、ＰＭＯＳ素子領域１５３、及び素子分離領域１５４が形成されている。
【０１７９】
次に、図２０に示すように、ゲート配線パターン１５５を形成することで、セル内のインバーター回路１５６のＮＭＯＳとＰＭＯＳのゲート配線を接続し、さらにワード線１５７が形成される。
【０１８０】
その後、図２１に示すように、接合配線領域パターン１５８を形成する。従来、フリップフロップ回路１７０においては、ある素子のソース・ドレイン電極と他の素子のソース・ドレイン電極とを接続する接合配線１５９と、ある素子のソース・ドレイン電極と他の素子のゲート電極とを接続する接合配線１６０とは別々の層に形成されていた。すなわち、従来は、ゲート配線が形成される層とは別に、接合配線１５９及び１６０の少なくとも一方を形成するために、さらに１層以上の配線層を設ける必要があった。それに対し、第１０の参考例によると、ゲート配線が形成される層に上述した配線を形成することが可能となる。したがって、ゲート配線が形成される層の上に設けられる上層には、ビット線、Ｖ＋線、及びＶ−線のみを形成すればよい。すなわち、ゲート配線が設けられる層に形成するコンタクト領域は、ビットコンタクト領域１６１、Ｖ−コンタクト領域１６２、及びＶ＋コンタクト領域１６３の３端子で十分である。
【０１８１】
ここで、図２２に示すようにセル同士の結合を行う場合、図２３に示すように、上層に形成するビット線、Ｖ＋線、及びＶ−線は交差することなく配置される。そのため、ビット線１６４、Ｖ＋線１６５、及びＶ−線１６６を同一層に形成することが可能である。したがって、第１０の参考例によると、ＳＲＡＭセル全ての配線を、ゲート配線層と１つの上層とで形成することができる。
【０１８２】
以上示したように、本発明の第１０の参考例によると、あるＭＯＳＦＥＴのソース・ドレイン電極と他のソース・ドレイン電極とを接続する配線と、あるＭＯＳＦＥＴのソース・ドレイン電極と他のゲート電極とを接続する配線とを、ゲート配線が形成される層に形成することができる。したがって、工程数を大幅に減らすことが可能となる。また、従来は、あるＭＯＳＦＥＴのソース・ドレイン電極と他のソース・ドレイン電極とを接続するために、ソース・ドレイン領域を大きく形成する必要があった。それに対し、第１０の参考例によると、ソース・ドレイン領域の大きさを従来に比べて小さくすることができる。そのため、拡散容量の増大を防止し、トランジスタ特性を向上させることができる。
【０１８３】
次に、本発明の第１１の参考例について説明する。第９の参考例においては、ゲート電極を予め形成した後にソース・ドレイン電極を形成したが、本参考例においては、ゲート電極の代わりにまずダミーゲート配線が形成される。また、本参考例によると、ゲート電極の側面の一部をチャネルとして用いた構造（以下、ハーフコンケーブ構造という）のＭＯＳＦＥＴの製造が可能である。以下、図２４〜図２７を参照しながら説明する。
【０１８４】
図２４〜図２７は、本発明の第１１の参考例に係る半導体装置の製造工程を概略的に示す断面図である。
【０１８５】
まず、図２４（ａ）に示すように、シリコン基板１０１の一方の面に４ｎｍ程度の厚さの熱酸化膜１０２を形成する。なお、熱酸化膜１０２は、基板１０１の表面を保護するため、及び後の工程においてエッチングストッパーとして使用するために設ける。その後、熱酸化膜１０２上にＣＶＤ法により、厚さ１５０ｎｍ程度のシリコン窒化膜１０３を形成する。
【０１８６】
次に、図２４（ｂ）に示すように、リソグラフィー技術及びＲＩＥ技術を用いて、シリコン窒化膜１０３、熱酸化膜１０２及びシリコン基板１０１をエッチングして溝部１０４を形成する。溝部１０４は、後で素子分離に用いられる。本参考例においては、溝部１０４を順テーパー状に形成する。さらに、シリコン基板１０１の露出した面に熱酸化膜１０５を形成する。
【０１８７】
その後、図２４（ｃ）に示すように、基板１０１の溝部１０４を形成した面上に、シリコン酸化膜１０６をＣＶＤ法により形成し、溝部１０４をシリコン酸化物で埋め込む。さらに、シリコン酸化膜１０６をＣＭＰ法により研磨する。この研磨は、シリコン窒化膜１０３が露出した時点で停止する。以上のようにして素子分離領域を形成する。
【０１８８】
次に、シリコン窒化膜１０３及びシリコン酸化膜１０６上に、図２４（ｄ）に示すパターンのシリコン酸化膜１０８を３００ｎｍ程度の厚さに形成する。ここでシリコン酸化物を用いた理由は、シリコン酸化物は、シリコン窒化膜１０３に対して十分なエッチング選択性を有しているためである。ただし、このエッチングの際に、シリコン酸化膜１０６の一部も除去される。シリコン酸化膜１０６の除去量が過剰となる場合は、シリコン酸化膜１０８とシリコン酸化膜１０６との間に、エッチングストッパーとしてＳｉＮ膜を設けてもよい。
【０１８９】
次に、図２４（ｅ）に示すように、シリコン酸化膜１０６，１０８をマスクとし、シリコン酸化膜１０２をエッチングストッパーとして用いて、ＲＩＥ等によりシリコン窒化膜１０３を異方性エッチングする。このとき、順テーパー状の溝部１０４内のシリコン酸化膜１０６と基板１０１との間には、シリコン窒化膜１０３がエッチングされずに残留する。すなわち、ソース・ドレイン電極が形成される領域の周囲に、ＳｉＮ側壁を自己整合的に形成することができる。したがって、本参考例によると、ＳｉＮ側壁を別途形成する必要がない。また、側壁を十分に厚く及びＳＴＩ領域を狭く形成する場合は、図２４（ｆ）に示すように溝部１０４を形成すればよい。すなわち、シリコン窒化膜１０３をテーパーエッチングし、基板１０１を矩形上にエッチングすればよい。
【０１９０】
その後、シリコン酸化膜１０２の露出部を希フッ酸等を用いたウェットエッチングにより除去する。さらに、図２５（ｇ）に示すように、基板１０１の露出面上にシリコンを選択エピタキシャル成長させて、結晶シリコン膜１３０を形成する。基板１０１の露出面の外周部がシリコン酸化膜で覆われている場合、上記エピタキシャル成長の際にファセット成長のような異常成長を生ずる。それに対し、本参考例においては、基板１０１の露出面の外周部はＳｉＮ膜で覆われているため、結晶シリコン膜１３０を、異常成長を生ずることなく、均一且つ十分な厚さに形成することができる。続いて、結晶シリコン膜１３０の表面に熱酸化膜１３１を形成する。熱酸化膜１３１は、後の工程でエッチングストッパーとして用いられる。
【０１９１】
次に、結晶シリコン膜１３０にイオン注入法等により導電性不純物を注入し、さらに活性化を行う。なお、上述した工程の代わりに、導電性不純物とシリコンとの混合物をエピタキシャル成長させてもよい。また、コンケーブ構造が必要とされない場合は、上記エピタキシャル成長は行わない。さらに、ここで、エクステンションを形成する場合は、イオン注入を行ってエクステンションを形成した後に、シリコン酸化物等からなる側壁を形成し、その後、不純物濃度の高い拡散領域を形成し、さらにその側壁をウェットエッチング等により除去すればよい。この側壁を、通常のシリコン酸化物よりもエッチングレートの速いＢＰＳＧ等を用いて形成することにより、短時間のエッチング処理で側壁を除去することができる。したがって、シリコン酸化膜１０６を過剰に除去せずに済む。また、不純物濃度の高い拡散領域の形成には、エクステンションの形成に比べて、より高い活性化温度が必要である。したがって、側壁を形成した後、先に不純物濃度の高い拡散領域を形成し、側壁を除去後、より浅い接合領域であるエクステンションを形成するためのイオン注入と活性化とを行ってもよい。これにより、より浅い接合を形成することができる。
【０１９２】
次に、図２５（ｈ）に示すように、ＣＶＤ法によりポリシリコン膜１１１を形成する。さらに、図２５（ｉ）に示すように、ＣＭＰ技術またはレジスト・エッチバック技術を用いてポリシリコン膜１１１を平坦化する。この平坦化は、シリコン酸化膜１０８が露出するまで行う。以上のようにして、ゲート配線を形成する領域を除く全ての領域をポリシリコン膜１１１で被覆する。このポリシリコン膜１１１をマスクとして用いることにより、ゲート配線を形成する領域に対応した溝部を形成することが可能となる。
【０１９３】
その後、図２５（ｊ）に示すように、ポリシリコン膜１１１をマスクとして用いて、ＲＩＥ法等によりシリコン酸化膜１０８を除去する。
【０１９４】
さらに、図２５（ｋ）に示すように、シリコン窒化膜１０３及びポリシリコン膜１１１をマスクとして用いて、ＲＩＥ法等によりシリコン酸化膜１０６をエッチングする。このエッチングは、チャネルエッジが露出しない程度で停止する。
【０１９５】
次に、図２５（ｌ）に示すように、ポリシリコン膜１１１及び熱酸化膜１０２をマスクとして用いて、ＲＩＥ法等によりシリコン窒化膜１０３の露出部を異方性エッチングする。このとき、シリコン窒化膜１０３とポリシリコン膜１１１との間のエッチング選択比が不十分である場合、ＲＩＥを行う前にポリシリコン膜１１１の表面に熱酸化膜を形成する。これにより、十分なエッチング選択比を得ることができる。
【０１９６】
次に、図２６（ｍ）に示すように、熱酸化膜１０２を希フッ酸等を用いて除去し、さらにゲート絶縁膜１３２を形成する。ゲート絶縁膜１３２は、熱酸化により形成してもよく、ＣＶＤ法等により形成してもよい。その後、抵抗率の低い材料、例えばＷからなる膜１１３を形成する。ここで、バリア層が必要である場合は、ゲート絶縁膜１３２上にバリア層を形成した後に、Ｗ膜１１３を形成する。また、ゲート絶縁膜１３２を形成する前に、薄い熱酸化膜を形成しこれを除去するか、或いは水素アニール等を行ってもよい。これにより、結晶シリコン膜１３０のエッジ部を丸めることができる。また、チャネル領域へのイオン注入をゲート絶縁膜１３２を形成する直前に行うことにより、素子領域の所望の部分のみに不純物濃度の高いチャネル領域を形成することができる。したがって、ソース・ドレイン拡散層の接合容量を低減させることが可能である。
【０１９７】
さらに、図２６（ｎ）に示すように、ゲート絶縁膜１３２を形成する前にイオン注入法等を用いて不純物濃度の高いチャネル領域１３３を形成し、続いて選択エピタキシャル成長法によりＳｉやＳｉ−Ｇｅからなる膜１３４を形成してもよい。これにより、レトログレードチャネル構造のＭＯＳＦＥＴを得ることができる。ここで、上記選択エピタキシャル成長の際に、ポリシリコン膜１１１上にもＳｉやＳｉ−Ｇｅがエピタキシャル成長する可能性があるが、これは後でポリシリコン膜１１１をエッチングする際に同時に除去されるので問題とはならない。なお、図２６（ｎ）は溝部を拡大して示す図である。
【０１９８】
次に、図２６（ｏ）に示すように、Ｗ膜１１３をＣＭＰ法或いはレジストエッチバック技術等を用いて平坦化する。この平坦化は、ポリシリコン膜１１１が露出するまで行う。
【０１９９】
その後、図２６（ｐ）に示すように、シリコン酸化膜１０６、Ｗ膜１１３、及びゲート絶縁膜１３２をマスクとして用いて、ＲＩＥ法等によりポリシリコン膜１１１をエッチングする。このエッチングは、異方性エッチングである必要はなく、ラジカル原子を用いたエッチングでもよい。したがって、ゲートエッジ部にダメージを与えずに済む。また、ここで、ダメージを受けたゲートエッジ部をリペアする場合は、水素、水、及び窒素を含有する雰囲気下で酸化処理を行うことにより、Ｗ膜１１３を酸化させることなく結晶シリコン膜１３０のゲートエッジ部をリペアすることができる。
【０２００】
次に、図２６（ｑ）に示すように、ＳｉＮ膜を形成し、これにＲＩＥを行うことにより、ソース・ドレイン電極とゲート電極との間の電気的短絡を防止するためのＳｉＮ側壁１１０を形成する。続いて、熱酸化膜１３１を、希フッ酸用いて或いはドライエッチングにより除去する。側壁１１０をＳｉＮで構成する代わりに、より誘電率の低いシリコン酸化物等で構成してもよい。このような材料を用いることにより、ソース・ドレイン電極とゲート電極との間の寄生容量を低減することができる。また、図２５（ｇ）に示す工程において結晶シリコン膜１３０に導電性不純物をドーピングしたが、ゲート電極をＷ等の高融点金属で構成する場合は、図２６（ｐ）及び（ｑ）に示す工程の後にイオン注入を行い、さらに活性化のためのアニールを施すことにより、図２６（ｍ）及び（ｎ）に関して説明した熱処理を不要とすることができる。したがって、より浅い接合を形成することが可能となる。
【０２０１】
その後、図２６（ｒ）に示すように、Ａｌ膜１３５を形成し、ＣＭＰ法或いはレジストエッチバック技術等を用いて平坦化する。この平坦化は、シリコン酸化膜１０６が露出するまで行う。このようにして、ソース・ドレイン電極を形成する。なお、バリア層が必要とされる場合は、バリア層を形成した後にＡｌ膜１３５を形成すればよい。
【０２０２】
以上のようにして、ハーフ・コンケーブ型のＭＯＳＦＥＴを得ることができる。
【０２０３】
また、本参考例によると、複数のハーフ・コンケーブ型のＭＯＳＦＥＴを同時に形成する際に、あるＭＯＳＦＥＴのソース電極と他のＭＯＳＦＥＴのドレイン電極との電気的接続、或いはあるＭＯＳＦＥＴのソース電極またはドレイン電極と他のＭＯＳＦＥＴのゲート電極との電気的接続を行うことができる。その方法を以下に説明する。
【０２０４】
まず、図２６（ｑ）に示す工程を終えた後、図２７（ｓ）に示すように、レジスト膜１３６を形成し、これにリソグラフィー技術を用いて開口部を形成する。次に、ラジカル原子を用いたエッチング等により、シリコン窒化膜１０３の一部及びＳｉＮからなる側壁１１０を除去する。続いて、シリコン酸化膜１０６をＲＩＥ技術等を用いて結晶シリコン膜１３０とほぼ同じ高さとなるようにエッチングする。なお、このエッチング量は、後で形成される配線の厚さに関係している。したがって、配線を低抵抗化する必要性が低い場合は上述したのよりもエッチング量を少なめに設定してもよい。
【０２０５】
次に、レジスト膜１３６を除去する。さらに、図２７（ｑ）及び（ｒ）に示す工程を実施することにより、図２７（ｔ）に示す半導体装置を得ることができる。
【０２０６】
以上示したように、本参考例によると、複数のハーフ・コンケーブ型のＭＯＳＦＥＴの形成と、あるＭＯＳＦＥＴのソース電極と他のＭＯＳＦＥＴのドレイン電極との電気的接続、或いはあるＭＯＳＦＥＴのソース電極またはドレイン電極と他のＭＯＳＦＥＴのゲート電極との電気的接続とを同時に行うことができる。
【０２０７】
また、本参考例によると、ゲート電極上のみにシリコン窒化膜を形成することが可能である。以下に、その方法とそれにより得られる効果について説明する。
【０２０８】
まず、図２６（ｏ）に示す工程を終えた後、図２７（ｕ）に示すように、ＲＩＥ或いはＳＨ処理を施すことにより、Ｗ膜１１３をエッチバックする。次に、図２７（ｖ）に示すように、シリコン窒化膜１３７を形成し、ＣＭＰ法或いはレジストエッチバック技術等を用いて平坦化する。この平坦化は、ポリシリコン膜１１１が露出するまで行う。
【０２０９】
その後、図２６（ｐ）〜（ｒ）に示す工程を実施することにより、図２７（ｗ）に示す半導体装置を得ることができる。以上のようにしてゲート電極上にのみシリコン窒化膜１３７を形成した半導体装置においては、ゲート電極とソース・ドレイン電極との間の電気的短絡が生じにくい。その理由を図２７（ｘ）を参照しながら説明する。
【０２１０】
図２７（ｘ）においては、図２７（ｗ）に示すＭＯＳＦＥＴの上にシリコン酸化膜等の絶縁膜１３８が形成されている。この絶縁膜１３８に、ソース・ドレイン電極との接続を図るために開口部を形成するには、絶縁膜１３８上にレジスト膜（図示せず）を形成し、リソグラフィー技術を用いる必要がある。ここで、例えば、位置合わせにずれが生じると、ゲート電極１１３の上方に位置する絶縁膜１３８も開口されることがある。このような場合、絶縁膜１３８の開口部をＡｌ等の金属１３９で埋め込むと、ゲート電極１１３とソース・ドレイン電極１３５との間で電気的短絡が生ずる。それに対し、図２７（ｘ）に示すように、ゲート電極１１３上にのみシリコン窒化膜１３７を形成した場合、ゲート電極１１３はシリコン窒化膜１３７で覆われているので、開口部を金属１３９で埋め込んでもゲート電極１１３とソース・ドレイン電極１３５との間で電気的短絡を生ずることはない。また、ゲート絶縁膜１３２がシリコン酸化膜である場合は、上記開口部を形成する際にその一部がエッチングされる。しかしながら、ゲート電極の上面はソース・ドレイン電極の上面よりも下方に位置するので、ゲート絶縁膜１３２を過度にエッチングすることなく、開口部を形成することができる。
【０２１１】
次に、本発明の第１２の参考例について説明する。第９の参考例においては、エレベイティッドソース・ドレイン構造を採用し、かつシリサイドを用いることにより、ソース・ドレイン・ゲート電極の低抵抗率化を行った。しかしながら、シリサイドを用いることなく低抵抗率化を実現することが可能であれば、必ずしもエレベイティッドソース・ドレイン構造を採用する必要はない。本参考例においては、エレベイティッドソース・ドレイン構造を採用せずに、ゲート電極をポリメタル構造とし、ソース・ドレイン電極をＷやＡｌ等で構成する。
【０２１２】
図２８及び図２９に、本発明の第１２の参考例に係る半導体装置の製造工程を概略的に示す。なお、図２８及び図２９において、（ａ）〜（ｈ）は断面図である。
【０２１３】
まず、第９の参考例の図１３（ａ）〜（ｆ）及び図１４（ｇ）〜（ｉ）に関して説明したのと同様の工程を実施する。ただし、ポリシリコン膜１０３への導電性不純物のドーピング及び活性化は、図１３（ａ）に示す工程の後に行う。
【０２１４】
次に、図２８（ａ）に示すようにＷ膜１１１を形成する。バリア層が必要である場合は、バリア層を形成した後にＷ膜１１１を形成する。その後、図２８（ｂ）に示すように、ＣＭＰ技術等を用いてＷ膜１１１を平坦化する。以上のようにして、ゲート配線を形成する領域を除く全ての領域をＷ膜１１１で被覆する。
【０２１５】
その後、図２８（ｃ）に示すように、Ｗ膜１１１をマスクとして用いて、ラジカルエッチング或いはＲＩＥにより、側壁１１０の一部及びＳｉＮ膜１０８を除去する。このとき、熱酸化膜１０７はエッチングストッパーとして機能する。
【０２１６】
さらに、図２８（ｄ）に示すように、シリコン酸化膜１０６をＲＩＥ等により除去し、さらにポリシリコン膜１０３をエッチバックする。ここで、ポリシリコン膜１０３は、ゲート電極をポリシリコンとメタルとの積層構造とするために、完全には除去しない。次に、図２８（ｅ）に示すように、Ｗ膜１１１、側壁１１０、ポリシリコン膜１０３をマスクとして用いて、シリコン酸化膜１０６等のエッチングを行う。シリコン酸化膜１０６の除去は、チャネルエッジが露出しない程度に、すなわち熱酸化膜１０２の側面が露出しない程度とする。
【０２１７】
次に、図２８（ｆ）に示すように、Ａｌ膜１１３を成膜し、ＣＭＰ法等を用いて平坦化を行う。ここで、バリア層が必要とされる場合は、バリア層を形成した後にＡｌ膜１１３を形成すればよい。また、この平坦化は、シリコン酸化膜１０６が露出するまで行う。以上のようにして、ゲート電極がポリシリコンとＡｌとを積層したポリメタル構造であり、ソース・ドレイン電極がＷで構成されたＭＯＳＦＥＴを得ることができる。
【０２１８】
また、本参考例によると、第１０の参考例と同様に、複数のＭＯＳＦＥＴを形成する際に、あるＭＯＳＦＥＴのソース電極と他のＭＯＳＦＥＴのドレイン電極との電気的接続、或いはあるＭＯＳＦＥＴのソース電極またはドレイン電極と他のＭＯＳＦＥＴのゲート電極との電気的接続を同時に行うことが可能である。以下、図２９（ｇ）及び（ｈ）を参照しながら説明する。
【０２１９】
まず、上述した方法により図２８（ｄ）に示す構造を得る。次に、図２９（ｇ）に示すように、レジスト膜１２０を形成し、リソグラフィー技術を用いてそれに開口部を形成する。その後、シリコン酸化膜１０６をエッチングストッパーとして用いて、Ｗ膜１１１のエッチングを行う。続いて、ＳｉＮからなる側壁１１０をポリシリコン膜１０３とほぼ同じ高さとなるまでエッチバックする。
【０２２０】
次に、レジスト膜１２０を除去した後、図２８（ｅ）及び（ｆ）に関して説明した工程を実施する。これにより、図２９（ｈ）に示すように、複数のＭＯＳＦＥＴの形成と、例えば、あるＭＯＳＦＥＴのソース電極またはドレイン電極と他のＭＯＳＦＥＴのゲート電極との電気的接続とを同時に行うことが可能となる。
【０２２１】
次に、本発明の第１３の参考例について説明する。第９及び第１２の参考例においては、ＣＭＰ法を用いた平坦化工程をそれぞれ３回実施した。それに対し、本参考例によると、レジスト・リセス技術を用いることにより、上記平坦化工程を２回とすることが可能となる。以下に、図３０を参照しながら説明する。
【０２２２】
第１２の参考例においては、図２８（ａ）及び（ｂ）に示す工程において、ゲート配線領域以外の領域が全て被覆されるようにＷ膜１１１を形成した。第１２の参考例は、このＷ膜１１１をマスクとして用いてＳｉＮ膜１０８のエッチングを行っている。それに対し、本参考例によると、Ｗ膜１１１の代わりに、図３０（ａ）に示すようにレジスト膜１１１Ａが用いられる。
【０２２３】
すなわち、まず、第９の参考例の図１３（ａ）〜（ｆ）及び図１４（ｇ）〜（ｉ）に関して説明したのと同様の工程を実施する。ただし、ポリシリコン膜１０３への導電性不純物のドーピング及び活性化は、図１３（ａ）に示す工程の後に行う。
【０２２４】
次に、図３０（ａ）に示すようにレジスト膜１１１Ａを形成する。その後、露光量を適当に制御してレジスト・リセスを行い、ＳｉＮ膜１０８を露出させる。以上のようにして開口部を形成したレジスト膜１１１Ａをマスクとして用いることにより、ＳｉＮ膜１０８を選択的にエッチングすることが可能となる。
【０２２５】
さらに、第１２の参考例において図２８（ｄ）及び（ｅ）に関して説明した工程を実施する。その後、レジスト膜１１１Ａを除去し、第１２の参考例において図２８（ｆ）に関して説明した工程を実施することにより、図３０（ｂ）に示すように、ソース・ドレイン・ゲート電極がＡｌで構成されたＭＯＳＦＥＴを得る。
【０２２６】
本参考例においては、第９、第１１、及び第１２の参考例とは異なり、ＳｉＮ膜１０８をエッチングする際に用いるマスクをレジストで構成した。そのため、本参考例においては、マスクに開口部を形成するために平坦化工程を実施する必要はない。したがって、本参考例によると、ＣＭＰ工程を減少することが可能となり、製造コストを低減することが可能となる。
【０２２７】
次に、上記第９〜第１３の参考例に共通するプロセスについて、図３１を参照しながら説明する。なお、図３１（ａ）及び（ｂ）は、本発明の第９〜第１３の参考例に係る半導体装置の製造方法を概略的に示す図である。
【０２２８】
第９〜第１３の参考例によると、ソース・ドレイン電極を埋め込み形成するための溝部とゲート電極を埋め込み形成するための溝部とがそれぞれ別々の工程において形成される。すなわち、まず、図３１（ａ）に示すように、基板の一方の主面に深さの異なる２種類の溝部を形成する。なお、図３１（ａ）において、Ｒ1はソース・ドレイン電極が形成される領域を示し、Ｒ2はゲート配線が形成される領域を示し、Ｒ3は素子分離領域を示している。
【０２２９】
次に、図３１（ｂ）に示すように、それぞれの溝部を、マスク材料Ｍ1 で埋め込む。マスク材料Ｍ1 は、領域Ｒ2 が材料Ｍ1 に対して選択的に除去され得るように選ぶ。さらに、平坦化工程を実施することにより、領域Ｒ2 を露出させる。
【０２３０】
その後、材料Ｍ1 からなる薄膜をマスクとして用いて、領域Ｒ2 に溝部を形成する。このようにして形成した溝部を、ゲート配線を形成するために用いられる材料（図示せず）で埋め込み、さらに、平坦化工程を実施することにより、素子分離領域Ｒ3 を露出させる。
【０２３１】
ここで、マスク材料Ｍ1 がソース・ドレイン電極に用いられる電極材料である場合は、上記工程を終了することによりＭＯＳＦＥＴを得る。また、マスク材料Ｍ1 が除去されるべき材料である場合は、マスク材料Ｍ1 を除去した後、それにより形成される溝部を電極材料で埋め込み、さらに平坦化工程を実施する。以上のようにして、ＭＯＳＦＥＴを得る。
【０２３２】
このように、本発明の第９〜第１３の参考例に係る半導体装置の製造方法によると、ゲート配線、ソース電極、及びドレイン電極を自己整合的に形成することができる。なお、第９及び第１２の参考例においては材料Ｍ1にポリシリコン及びＷをそれぞれ用い、これら材料Ｍ1でソース・ドレイン電極を構成した。また、第１１及び第１３の参考例においては、材料Ｍ1にポリシリコン及びレジストをそれぞれ用い、これら材料Ｍ1を除去した後にソース・ドレイン電極を形成した。なお、第１３の参考例においては、ゲート絶縁膜を形成した後に、ゲート配線、ソース電極及びドレイン電極を同時に埋め込み形成した。
【０２３３】
また、以上示した第９〜第１３の参考例によると、ソース・ドレイン電極の形成に先立って、ゲート構造と素子分離絶縁膜とがそれらの上面の高さが等しくなるように、及びゲート構造と交差し且つゲート構造に分断された溝部が形成されるように形成される。ソース・ドレイン電極は、第１〜第８の参考例と同様に、上記溝部内に形成されるので、第９〜第１３の参考例によると、個々に説明した効果の他に、第１〜第８の参考例において説明したのと同様の効果を得ることができる。なお、上記第９〜第１３の参考例において、同一番号が付された構成要素は、特に説明がない限り実質的に同一である。
【０２３４】
上述した第１〜第１３の参考例においては、素子分離領域は、その上面がソース・ドレイン電極が形成される領域の底面よりも高くなるように形成される。以下に、このように構成することにより生ずる効果について、図３２及び図３３を参照しながらより詳細に説明する。
【０２３５】
図３２（ａ）は、ＭＯＳＦＥＴの従来の製造方法を概略的に示す断面図である。また、図３２（ｂ）は、本発明の第１〜第１３の参考例に係るＭＯＳＦＥＴの製造方法を概略的に示す断面図である。なお、図３２（ａ）及び（ｂ）は、エレベイティッドソース・ドレイン構造を有するＭＯＳＦＥＴを製造するための、途中工程を示している。
【０２３６】
また、図３３（ａ）及び（ｂ）は、それぞれ図３２（ａ）及び（ｂ）に示すＭＯＳＦＥＴの素子分離領域の幅とショートイールドとの関係を示すグラフである。なお、図中、横軸は素子分離領域１０６の幅ｄ1 或いはｄ2 を示し、縦軸はショートイールドを示している。
【０２３７】
図３２（ａ）に示すように、従来は、基板１０１の表面領域中に完全に埋め込まれるように素子分離領域１０６を形成していた。そのため、選択エピタキシャル成長法により基板１０１上に結晶シリコン膜１３０を形成した場合、結晶シリコン膜１３０は横方向にも成長していた。例えば、結晶シリコン膜１３０の厚さｔ1 を５０ｎｍとした場合、結晶シリコン膜１３０は横方向にも５０ｎｍ程度成長してしまう。そのため、図３３（ａ）に示すように、素子分離領域１０６の幅ｄ1 を０．２μｍよりも狭くすることにより歩留まりが低下し始め、幅ｄ1 を０．１μｍ以下とした場合には歩留まりがほぼ０％となってしまう。すなわち、ほぼ全ての隣接するＭＯＳＦＥＴ間でショートが生じてしまう。さらに、従来の方法において厚さｔ1 を１００ｎｍとすると、幅ｄ1 は少なくとも０．３μｍ程度は必要となる。
【０２３８】
これに対し、図３２（ｂ）に示すように、素子分離領域１０６をその上面が基板表面よりも高くなるように形成した場合、隣接するＭＯＳＦＥＴ間でのショートは生じない。すなわち、図３３（ｂ）に示すように、素子分離領域１０６の幅ｄ2 を０．１μｍまで狭くしても、結晶シリコン膜１３０の厚さｔ2 に依存することなく、高い歩留まりを得ることができるのである。
【０２３９】
将来、半導体装置において配線は０．１μｍ程度の幅に形成されることが考えられる。このような場合、幅ｄ1 或いはｄ2 を０．１５μｍ程度まで低減することが必要である。また、ソース電極、ドレイン電極及びゲート配線をコバルトシリサイドで構成する場合、低抵抗化を実現するために、それらの厚さを５０ｎｍ以上とする必要があるとされている。
【０２４０】
ここで、厚さ５０ｎｍのシリサイド膜を形成する際に、ほぼ５０ｎｍ程度の厚さの結晶シリコン膜が消費される。したがって、３０ｎｍ程度の浅い接合を実現し、且つソース部及びドレイン部におけるシリサイドによる接合リークを抑制するためには、厚さｔ1 或いはｔ2 を５０ｎｍ以上とすることが必要である。
【０２４１】
しかしながら、幅ｄ1 を０．１５μｍとした場合、従来技術を用いて厚さ５０ｎｍの結晶シリコン膜１３０を形成すると、高い歩留まりを得ることができない。高い歩留まりを得るためには、幅ｄ1 を０．２μｍ以上とすることが必要である。これは、集積度を、配線幅が０．１５μｍ程度である半導体装置において実現されている集積度よりも高めることができないことを意味する。また、微細化をより進めた場合、さらに低抵抗化が求められるため、シリサイド膜の厚さを厚くすることが必要となる。この場合、従来の方法によると、さらに幅ｄ1 を広げることが必要である。このように、従来の方法によると、微細化を進めるにつれて、集積度が低下してしまう。
【０２４２】
これに対し、本発明の第１〜第１３の参考例によると、歩留まりは、素子分離領域１０６の幅ｄ2及び結晶シリコン膜１３０の厚さｔ2に依存しない。したがって、歩留まりの低下を生ずることなく、集積度を向上させることが可能となる。
【０２４３】
さらに、従来の方法を用いた場合、ソース電極及びドレイン電極を自己整合的に形成する場合、これらをシリサイドで構成するしかなかった。それに対し、本発明の第１〜第１３の参考例によると、シリサイドに比べてより抵抗率の低いＷ、Ａｌ、及びＣｕ等の低抵抗金属を用いることができる。シリサイドを用いた場合、接合リークを防止するために、結晶シリコン膜１３０を厚く形成することが必要である。それに対し、上記低抵抗金属を用いた場合、シリサイドを用いた場合ほど結晶シリコン膜１３０を厚く形成する必要がない。
【０２４４】
次に、本発明の第１の実施形態について説明する。なお、以下、ＮＭＯＳの製造方法について説明するが、不純物の導電型を逆にすることで、同様の方法によりＰＭＯＳも製造することができる。
【０２４５】
図３４〜図３６に、本発明の第１の実施形態に係る半導体装置の製造工程を概略的に示す。なお、図３４〜図３６おいて、（ａ）〜（ｋ）は断面図である。
【０２４６】
まず、図３４（ａ）に示すように、基板２０１の一方の主面の表面領域にトレンチ素子分離２０６を形成する。なお、基板２０１はｐ型シリコン基板或いはｐ型ウェル領域を形成したシリコン基板である。また、素子分離２０６は、必ずしもトレンチ型である必要はなく、ＬＯＣＯＳ法によるものでも構わない。次に、基板２０１上に厚さ８ｎｍ程度の酸化膜２０２を形成する。さらに、酸化膜２０２上にＳｉ3 Ｎ4 等の材料からなる薄膜２０３を形成する。
【０２４７】
次に、図３４（ｂ）に示すように、薄膜２０３をパターニングしてダミーゲート配線を形成する。さらに、酸化膜２０２の露出部を希フッ酸等を含有する液を用いて除去する。
【０２４８】
その後、図３４（ｃ）に示すように、基板２０１の露出部をシードとして用いて、シリコンの選択エピタキシャル成長を行う。それにより、厚さ２０ｎｍ程度の結晶シリコン膜２０４’を形成する。次に、図３４（ｄ）に示すように、結晶シリコン膜２０４’及びダミーゲート配線２０３上に厚さ１０ｎｍ程度のＳｉＯ2 等からなる絶縁膜２０５を形成する。さらに、加速エネルギーを２０ＫｅＶとして、結晶シリコン膜２０４’にＡｓ+ イオンを１×１０14ｃｍ-1程度の濃度で注入することにより不純物拡散領域を形成する。
【０２４９】
次に、図３５（ｅ）に示すように、ダミーゲート配線２０３の側面上に、絶縁膜２０５を介してＳｉ3 Ｎ4 等の絶縁体からなるゲート側壁２０７を形成する。その後、ゲート側壁２０７をマスクとして用いて、結晶シリコン膜２０４’にＡｓ+ イオン等をイオン注入する。それにより、ゲート側壁２０７の下方にエクステンション２０４を形成し、さらに、エクステンション２０４と隣接してｎ+ 拡散領域２０８を形成する。なお、エクステンション２０４は、ｎ+ 拡散領域２０８に比べて浅く形成されている。また、エクステンション２０４とｎ+ 拡散領域２０８とはソース・ドレイン拡散層を構成している。
【０２５０】
この工程において、絶縁膜２０５はゲート側壁２０７を形成時に行うエッチングのエッチングストッパーとして用いられるだけでなく、ｎ+ 拡散領域２０８を形成するためのイオン注入時にチャネリングの発生を防止する役割をも果たす。以上のようにして形成したｎ+ 拡散領域２０８の実効的な深さ、すなわち酸化膜２０２からの深さは、実際の深さに比べてエクステンション２０４の厚さだけ浅くなる。ここで、ＳＡＬＩＣＩＤＥ法を用いて、ソース・ドレイン領域上にシリサイド膜を形成する場合は、上記工程を実施後、絶縁膜２０５の露出部を除去し、ＴｉやＣｏ等の金属からなる金属膜（図示せず）を形成する。さらに、この金属とｎ+ 拡散領域２０８を構成するＳｉとをＲＴＡ等により反応させ、未反応の金属を硫酸と過酸化水素とを含有する混合液等で除去する。以上のようにしてシリサイド膜を形成することができる。
【０２５１】
次に、図３５（ｆ）に示すように、基板２０１のｎ+ 拡散領域２０８を形成した面の全体に、ＳｉＯ2 等からなる絶縁膜２０９を形成する。さらに、図３５（ｇ）に示すように、ＣＭＰ法等を用いてその表面の平滑化を行う。この平滑化は、ゲート側壁２０７が露出しないように、及びダミーゲート配線２０３の上面が露出するように行う。
【０２５２】
その後、図３５（ｈ）に示すように、ダミーゲート配線２０３を除去する。本例のように、ダミーゲート配線２０３がＳｉ3 Ｎ4 で構成され、絶縁膜２０９がＳｉＯ2 で構成される場合は、熱リン酸を用いることによりダミーゲート配線２０３のみを選択的に除去することができる。また、本例においては、ダミーゲート配線２０３をＳｉ3 Ｎ4 で構成し、絶縁膜２０５をＳｉＯ2 で構成し、絶縁膜２０９をＳｉＯ2 で構成したが、図３５（ｅ）に示す状態においてダミーゲート配線２０３のみを選択的に除去することが可能であれば、他の材料を用いてもよい。ただし、ダミーゲート配線２０３を除去する際に、チャネル部にダメージを与えることなくダミーゲート配線のみを選択的にエッチングすることが可能であることが望ましい。また、ここで、トランジスタの閾値を調節するために、イオン注入を行ってもよい。この場合、チャネル部にのみ選択的にイオン注入を行うことができるため、ソース・ドレイン拡散層の接合容量を増大させることがない。
【０２５３】
次に、図３６（ｉ）に示すように、絶縁膜２０５の露出部及び酸化膜２０２を希フッ酸を含有する液等を用いて除去する。さらに、図３６（ｊ）に示すように、ゲート絶縁膜２１０、反応防止層２１１、及びゲート電極材料膜２１２を順次積層する。
【０２５４】
ゲート絶縁膜２１０は、例えばＴａ2 Ｏ5 やＢＳＴのような高誘電体化合物であることが好ましい。また、ゲート絶縁膜２１０は、ＣＶＤ法を用いて形成することが好ましい。ＣＶＤ法を用いることにより、ゲート絶縁膜２１０を溝部の形状に対応した形状に形成することができる。
【０２５５】
反応防止層２１１は、ゲート絶縁膜２１０とゲート電極材料膜２１２との間の反応を防止するために設けられる。したがって、ゲート絶縁膜２１０とゲート電極材料膜２１２とが熱的な反応を生じにくい、或いはゲート電極材料がゲート絶縁膜２１０中への拡散を生じにくい場合、反応防止層２１１は必ずしも設ける必要はない。反応防止層２１１を構成する材料は、ゲート絶縁膜２１０を構成する材料とゲート電極材料との組み合せに応じて決定されるべきである。反応防止層は、一般に、ＴｉＮ、ＴａＮ及びＷＮx 等の金属窒化物や、金属と窒素とシリコンとを含有する三元系化合物等で構成される。
【０２５６】
ゲート電極材料膜２１２は、ＷやＡｌ等の金属を主成分とする材料で構成されることが好ましい。また、ゲート電極材料膜２１２は、ＣＶＤ法を用いて形成することが好ましい。ＣＶＤ法を用いた場合、ゲート電極材料膜２１２を良好な形状に形成することが可能となる。また、ゲート電極材料膜２１２を良好な形状に形成することが可能であれば、ＰＶＤ法を用いてもよい。
【０２５７】
また、以下の方法を用いることによりゲート電極材料膜２１２をＡｌで構成することができる。すなわち、まず、減圧ＣＶＤ法を用いて溝部をアモルファスシリコンで埋め込み、さらにその上にＡｌ及びＴｉを堆積する。次に、これを４５０℃程度の温度に加熱する。それにより、溝部中のＳｉはＡｌ層中に拡散する。拡散したＳｉはＴｉと反応して、ＴｉＳｉx を形成する。ＴｉＳｉx は安定な化合物であるＳｉはＴｉ中に固定され、その結果、溝部内のＳｉはＡｌで置換される。
【０２５８】
図３６（ｊ）に示す工程を実施した後、図３６（ｋ）に示すように、ＣＭＰ法等を用いて平坦化を行う。この平坦化は、絶縁膜２０９が露出するように行う。このようにして、溝部内にゲート電極２１２を形成する。
【０２５９】
以上示した本発明の第１の実施形態によると、ソース・ドレイン領域とゲート電極との重なりを非常に小さくすることができるので、ゲート電極とソース・ドレイン領域との間の寄生容量を低減することができる。さらに、第１の実施形態によると、ソース・ドレイン領域は十分な厚さで形成され、かつその実効的な深さは浅く制御される。したがって、サイズを縮小した場合においても、パンチスルーの発生を防止することが可能となる。
【０２６０】
次に、本発明の第２の実施形態について説明する。本実施形態においてはＣＭＯＳが作製され、エクステンションを形成するための導電性不純物のドーピング方法が第１の実施形態とは異なる。
【０２６１】
図３７に、本発明の第２の実施形態に係る半導体装置の製造工程を概略的に示す。なお、図３７において（ａ）〜（ｄ）は断面図である。
【０２６２】
まず、図３７（ａ）に示すように、シリコン基板２０１の表面領域に、素子分離２０６、ｐ型ウェル領域２２１、及びｎ型ウェル領域２２２を形成する。次に、基板２０１の素子分離２０６等を形成した面上に、酸化膜２０２及びＳｉ3 Ｎ4 等の材料からなる薄膜２０３を順次形成する。
【０２６３】
さらに、図３７（ｂ）に示すように、ｐ型ウェル領域２２１上に位置する薄膜２０３をパターニングして、ダミーゲート配線２０３Ａを形成する。その後、図３７（ｃ）に示すように、酸化膜２０２の露出部を希フッ酸を含有する液等を用いて除去する。次に、それにより露出した基板２０１の表面をシードとして用いてシリコンの選択エピタキシャル成長を行い、厚さ２０ｎｍ程度の結晶シリコン膜２０４Ａを形成する。なお、この選択エピタキシャル成長を、ＡｓＨ3 及びＰＨ3 等のガスを含有する雰囲気下で行うことにより、結晶シリコン膜２０４Ａ中にｎ型の不純物をドーピングする。その後、結晶シリコン膜２０４Ａの表面を酸化するか、或いはＣＶＤ法等を用いることにより、厚さ１０ｎｍ程度のシリコン酸化膜２０５を形成する。
【０２６４】
次に、図３７（ｄ）に示すように、ｎ型ウェル領域２２２上に位置する薄膜２０３をパターニングして、ダミーゲート配線２０３Ｂを形成する。その後、上述した方法により、酸化膜２０２の露出部を希フッ酸を含有する液等を用いて除去する。次に、それにより露出した基板２０１の表面をシードとして用いてシリコンの選択エピタキシャル成長を行い、厚さ２０ｎｍ程度の結晶シリコン膜２０４Ｂを形成する。なお、この選択エピタキシャル成長を、Ｂ2 Ｈ6 等のガスを含有する雰囲気下で行うことにより、結晶シリコン膜２０４Ｂ中にｐ型の不純物をドーピングする。その後、結晶シリコン膜２０４Ｂの表面を酸化するか、或いはＣＶＤ法等を用いることにより、厚さ１０ｎｍ程度のシリコン酸化膜（図示せず）を形成する。
【０２６５】
次に、第１の実施形態において図３５（ｆ）〜（ｈ）及び図３６（ｉ）〜（ｋ）に関して説明した工程を実施することによりＭＩＳＦＥＴを得る。
【０２６６】
以上説明した第２の実施形態によると、第１の実施形態において説明した効果を得ることができる。また、エクステンションを形成するためにイオン注入法を用いた場合、ゲート電極のパターニングとドーピングとにおいて、計３回のＰＥＰ（Photo Engraving Process）が必要である。それに対し、本実施形態によると、ＰＥＰを２回に削減することができる。また、イオン注入法を用いた場合、不純物濃度は基板表面から深部へ向けて低下するのに対し、本実施形態によると、導電性不純物の濃度勾配を生ずることはない。そのため、導電性不純物が均一かつ高い濃度で含有されたエクステンションを形成することができる。したがって、第２の実施形態によると、寄生抵抗をより低減することが可能となる。
【０２６７】
【発明の効果】
以上示したように、本発明によると、ソース・ドレイン領域とゲート電極との重なりを非常に小さくすることができるので、ゲート電極とソース・ドレイン領域との間の寄生容量を低減することができる。さらに、本発明によると、ソース・ドレイン領域を十分な厚さで形成し、かつその実効的な深さを浅く制御することができる。したがって、本発明によると、サイズを縮小した場合においても、パンチスルーの発生を防止することが可能となる。
【図面の簡単な説明】
【図１】 本発明の第１の参考例に係る製造工程を概略的に示す斜視図。
【図２】 本発明の第１の参考例に係る製造工程を概略的に示す斜視図。
【図３】 本発明の第１の参考例に係る製造工程を概略的に示す図。
【図４】 本発明の第１の参考例に係る製造工程を概略的に示す断面図。
【図５】 本発明の第１の参考例に係る半導体装置を示す斜視図。
【図６】 本発明の第２の参考例に係る製造工程を概略的に示す断面図。
【図７】 本発明の第３の参考例に係る製造工程を概略的に示す斜視図。
【図８】 本発明の第４の参考例に係る製造工程を概略的に示す斜視図。
【図９】 本発明の第４の参考例に係る製造工程を概略的に示す斜視図。
【図１０】 本発明の第５の参考例に係る製造工程を概略的に示す斜視図。
【図１１】 本発明の第７の参考例に係る製造工程を概略的に示す図。
【図１２】 本発明の第８の参考例に係る製造工程を概略的に示す斜視図。
【図１３】 本発明の第９の参考例に係る半導体装置の製造工程を概略的に示す断面図。
【図１４】 本発明の第９の参考例に係る半導体装置の製造工程を概略的に示す断面図。
【図１５】 本発明の第９の参考例に係る半導体装置の製造工程を概略的に示す図。
【図１６】 本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す図。
【図１７】 本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す図。
【図１８】 本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す図。
【図１９】 本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す平面図。
【図２０】 本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す平面図。
【図２１】 本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す平面図。
【図２２】 本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す平面図。
【図２３】 本発明の第１０の参考例に係る半導体装置の製造工程を概略的に示す平面図。
【図２４】 本発明の第１１の参考例に係る半導体装置の製造工程を概略的に示す断面図。
【図２５】 本発明の第１１の参考例に係る半導体装置の製造工程を概略的に示す断面図。
【図２６】 本発明の第１１の参考例に係る半導体装置の製造工程を概略的に示す断面図。
【図２７】 本発明の第１１の参考例に係る半導体装置の製造工程を概略的に示す断面図。
【図２８】 本発明の第１２の参考例に係る半導体装置の製造工程を概略的に示す断面図。
【図２９】 本発明の第１２の参考例に係る半導体装置の製造工程を概略的に示す断面図。
【図３０】 本発明の第１３の参考例に係る半導体装置の製造工程を概略的に示す断面図。
【図３１】 本発明の第９〜第１３の参考例に係る半導体装置の製造方法を概略的に示す図。
【図３２】 従来の及び本発明の第１〜第１３の参考例に係るＭＯＳＦＥＴの製造方法を概略的に示す断面図。
【図３３】 従来の及び本発明の第１〜第１３の参考例に係るＭＯＳＦＥＴの素子分離領域の幅とショートイールドとの関係を示すグラフ。
【図３４】 本発明の第１の実施形態に係る半導体装置の製造工程を概略的に示す断面図。
【図３５】 本発明の第１の実施形態に係る半導体装置の製造工程を概略的に示す断面図。
【図３６】 本発明の第１の実施形態に係る半導体装置の製造工程を概略的に示す断面図。
【図３７】 本発明の第２の実施形態に係る半導体装置の製造工程を概略的に示す断面図。
【図３８】 従来のＭＯＳＦＥＴを概略的に示す断面図。
【図３９】 エレベイティッドソース・ドレイン構造を有する従来のＭＯＳＦＥＴの製造工程を概略的に示す断面図。
【符号の説明】
１１，１０１，１５１，２０１…基板、１２，１６，２０，５３，１０２，１０５…酸化膜、１０７，１０９，１３１，２０２，１０６…酸化膜、１３，２１，１０８，１３７…シリコン窒化膜、１４，１７，１９，２３，１０４，１１２…溝部、１５，１５２，１５３…素子領域、１８，５２，１０３，１１１…ポリシリコン膜、２２，１３０，２０４，２０４Ａ，２０４Ｂ…結晶シリコン膜、２２Ａ…ラテラルグロウス部、２４，５１，１３２，２１０…ゲート絶縁膜、２５…ゲート配線、３１…ＴＥＯＳ酸化膜、メタル材料膜、３２…シリコン窒化膜、アルミナ膜、４１，４２…ＴＥＯＳ酸化膜、１１０，２０７…側壁、１１１Ａ，１２０，１３６…レジスト膜、１１４…シリサイド膜、１３３…チャネル領域、１３４…薄膜、１１３…Ｗ膜、１３５…Ａｌ膜、１３８，２０５，２０９…絶縁膜、１３９…金属、１５４…素子分離領域、１５５…ゲート配線パターン、１５６…インバーター回路、１５７…ワード線、１５８…接合配線領域パターン、１７０…フリップフロップ回路、１５９，１６０…接合配線、１６１〜１６３…コンタクト領域、１６４…ビット線、１６５…Ｖ＋線、１６６…Ｖ−線、２０３，２０３Ａ，２０３Ｂ…ダミーゲート配線、２０４…エクステンション、２０６…トレンチ素子分離、２０８…ｎ+拡散領域、２１１…反応防止層、２１２…ゲート電極材料膜、２２１，２２２…ウェル領域。
Claims (5)
- 表面領域内に素子分離が形成された第１導電型のシリコン基板又は表面領域内に第１導電型のウェル領域と素子分離とが形成されたシリコン基板の前記表面領域側の主面上に酸化膜を形成する工程と、
前記酸化膜上にダミーゲート配線を形成する工程と、
前記酸化膜のうち前記ダミーゲート配線から露出した部分を除去する工程と、
前記主面のうち前記ダミーゲート配線から露出した部分をシードとして用いたシリコンの選択エピタキシャル成長により結晶シリコン膜を形成する工程と、
前記結晶シリコン膜及び前記ダミーゲート配線上に第１絶縁膜を形成する工程と、
前記第１絶縁膜を形成した後に、前記結晶シリコン膜にイオンを注入して第２導電型の第１不純物拡散領域を形成する工程と、
前記第１不純物拡散領域を形成した後に、前記ダミーゲート配線の側壁上に、絶縁体からなる一対のゲート側壁を、前記第１絶縁膜を間に挟んで形成する工程と、
前記一対のゲート側壁をマスクとして用いた前記結晶シリコン膜へのイオン注入を行って、前記一対のゲート側壁の下方にそれぞれが位置した一対のエクステンションと、前記一対のエクステンションを間に挟んで前記一対のエクステンションとそれぞれが隣接した一対の第２不純物拡散領域とからなる第２導電型のソース・ドレイン拡散層を形成する工程と、
前記ソース・ドレイン拡散層を形成した後に、前記シリコン基板の前記主面上に第２絶縁膜を形成する工程と、
前記第２絶縁膜を平滑化して、前記ダミーゲート配線の上面を露出させる工程と、
上面を露出させた前記ダミーゲート配線を選択的に除去して溝を形成する工程と、
前記溝内に形成されたゲート絶縁膜上に、金属を含有したゲート電極材料膜を形成し、ＣＭＰ法による平坦化を前記第２絶縁膜が露出するまで行うことにより、前記溝内にゲート電極を形成する工程と
を含んだことを特徴とする半導体装置の製造方法。 - 前記溝を形成する工程と前記ゲート電極を形成する工程との間に、イオン注入を行う工程を更に含んだことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ソース・ドレイン拡散層を形成する工程と前記第２絶縁膜を形成する工程との間に、前記第１絶縁膜の露出部を除去し、金属膜を形成し、この金属膜の金属と前記第１不純物拡散領域を構成しているシリコンとを反応させ、未反応の金属を除去することにより、シリサイド膜を形成する工程を更に含んだことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- ゲート電極材料膜を形成する前に、前記ゲート絶縁膜上に金属窒化物又は金属窒化物と窒素とシリコンとを含有した三元系化合物で構成された反応防止層を形成する工程を更に含んだことを特徴とする請求項１乃至３の何れか１項に記載の半導体装置の製造方法。
- 表面領域内に第１導電型の第１ウェル領域と第２導電型の第２ウェル領域と素子分離とが形成されたシリコン基板の前記表面領域側の主面上に酸化膜を形成する工程と、
前記酸化膜上に薄膜を形成する工程と、
前記薄膜のうち前記第１ウェル領域上に位置した部分をパターニングして第１ダミーゲート配線を形成する工程と、
前記酸化膜のうち前記第１ダミーゲート配線から露出した部分を除去する工程と、
前記主面のうち前記第１ダミーゲート配線から露出した部分をシードとして用いたシリコンの選択エピタキシャル成長を第２導電型の不純物を含有した雰囲気中で行うことにより第２導電型の不純物がドープされた第１結晶シリコン膜を形成する工程と、
前記第１結晶シリコン膜上に第１シリコン酸化膜を形成する工程と、
前記第１シリコン酸化膜を形成した後に、前記薄膜のうち前記第２ウェル領域上に位置した部分をパターニングして第２ダミーゲート配線を形成する工程と、
前記酸化膜のうち前記第２ダミーゲート配線から露出した部分を除去する工程と、
前記主面のうち前記第２ダミーゲート配線から露出した部分をシードとして用いたシリコンの選択エピタキシャル成長を第１導電型の不純物を含有した雰囲気中で行うことにより第１導電型の不純物がドープされた第２結晶シリコン膜を形成する工程と、
前記第２結晶シリコン膜上に第２シリコン酸化膜を形成する工程と、
前記第１及び第２シリコン酸化膜並びに前記第１及び第２ダミーゲート配線上に絶縁膜を形成する工程と、
前記絶縁膜を平滑化して、前記第１及び第２ダミーゲート配線の上面を露出させる工程と、
上面を露出させた前記第１及び第２ダミーゲート配線を選択的に除去して溝を形成する工程と、
前記溝内に形成されたゲート絶縁膜上に、金属を含有したゲート電極材料膜を形成し、ＣＭＰ法による平坦化を前記絶縁膜が露出するまで行うことにより、前記溝内にゲート電極を形成する工程と
を含んだことを特徴とする半導体装置の製造方法。
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