KR19990023421A - 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 다음의 단계들을 포함하는 반도체 장치 제조 방법에 관한 것이다. 반도체 기판의 논리 영역 상에 게이트 전극의 형상을 따라 제1 절연막과 제2 절연막을 형성한다. 셀 영역의 제1 및 제2 절연막 내에 콘택 홀을 형성하고, 그 내벽에 실리사이드화 방지 재료를 포함하는 측벽을 형성한다. 측벽을 통해 콘택 홀 내에 도전 재료를 매입함으로써 플러그를 형성하고, 그 다음에, 제2 절연막을 제거하여 플러그와 제1 절연막을 노출시킨다. 논리 영역 내의 게이트 전극의 측벽 상에 스페이서 측벽을 형성하고, 반도체 기판의 표면을 노출시킨 다음에 , 그 위에 실리사이드층을 형성시킨다. 반도체 기판 상에는 제1 층간 절연막을 형성하여 그 표면을 평탄화하여 플러그의 상면을 노출시킨다.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 메모리 소자 및 로직 소자를 장착한 LSI에 적용되는 반도체 장치를 제조하는 방법에 관한 것이다.
최근에, 반도체 기판 상에 대용량 메모리 소자 및 고성능 로직 소자를 장착한 LSI의 수요가 급속히 증가되고 있다. 대용량 메모리 소자를 구현하기 위해서는, 로직 소자의 형성 공정에 대해 정합성이 양호하며 개체 당 작은 영역을 갖는 DRAM 셀이 요구된다. 특히, 비트 라인 상에 커패시터를 형성함에 의해 셀 영역을 감소시킬 수 있는 COB(비트 라인 상의 커패시터) 구조를 갖는 메모리 셀이 요구된다. 고 성능의 로직 소자를 구현하기 위해서는, 예를 들면, 살리사이드(자기-정렬 실리사이드)로 대표되는 금속 합금을 형성하거나 또는 BMD(확산층 상의 매입된 금속)으로 대표되는 금속 뒷판에 의해 확산층의 저항을 감소시키는 것이 필요하다.
COB 구조가 채용되고 확산층의 저항이 감소되는 종래 공정의 예가 도 1을 참조로 설명된다. (I)는 메모리 소자가 BL에 수직 선을 따라 형성되는 영역의 횡단면도이고, (II)는 워드 라인(아래부터 WL로 칭함)에 수직인 선을 따라 절단된 셀 영역의 횡단면도이며, (III)은 로직 소자가 형성되는 영역(아래부터 로직 영역)의 횡단면도이다. 도 1에 도시된 종래 방법에 있어서, 트랜치 소자 분리 영역(52), 게이트 전극(53) 및 절연막 패턴(54)는 반도체 기판(51) 상에 형성되며, 다음으로 실리콘 질화물(Si3N4)막(54)은 반도체 기판(51)의 전체 표면 상에 형성된다. 셀 영역이 레지스트로 마스크된 이후에, Si3N4막(55)으로 구성된 스페이서 측벽(spacer side wall: 55a)은 게이트 전극(53)의 측벽 및 로직 영역의 절연 막 패턴(54) 상에 형성되며, 동시에, 확산층(56)에 위치한 반도체 기판(51)의 표면이 노출된다. 실리사이드 층(57)은 다음으로 반도체 기판(51)의 노출된 표면 상에 형성된다.
도 1에 도시는 없지만, 셀 영역에서 접촉부, BL, 및 커패시터의 하부 전극, 절연막 및 상부 전극이 형성된다. 예를 들면, 접촉부는 폴리-Si 플러그를 포함하며, BL은 폴리-Si층 상에 형성된 텅스텐 실리사이드(WSi2)의 적층 본체를 포함한다. 하부 및 상부 전극은 폴리-Si를 포함하며, 커패시터 절연막은 실리콘 질화물(Si3N4)막 및 실리콘 산화물(SiO2)막을 포함할 것이다.
COB 구조를 갖는 메모리 셀의 형성 방법에 있어서, BL 및 적층된 커패시터로 인한 셀 영역 및 로직 영역 사이에 큰 단차가 형성된다. 셀 영역 및 로직 영역 위로 상부 회로를 형성하기 위한 리쏘그라피에 있어서의 초점의 심도(DOF)의 여유(margin)이 감소되며, 로직 영역내의 회로의 공정은 어려워 진다. 결과적으로, 회로의 가공시의 에칭의 잔류물과 같은 문제는 로직 소자의 고 집적화에 악영향을 미친다.
BL을 위한 폴리-Si막 및 커패시터의 상부 및 하부 전극의 형성시의 폴리-Si막의 형성은 일반적으로 화학 기상 증착(CVD) 공정에 의해 수행된다. CVD 공정이 약 600℃에서 수행되지만, 막 형성 이후에 폴리-Si막내에 함유된 불순물의 활성화를 위한 열 처리가 필요하다. Si3N4막 및 SiO2막으로 구성된 커패시터 절연막의 형성 이후에, 예를 들면 약 850℃ 내지 900℃의 열처리가 필요하다. 그러나, 로직 영역내에서 형성된 실리사이드층의 열 저항이 낮으므로, 열 처리로 인해 응고되어 저항의 증가와 같은 특성의 손상을 야기한다. 그러므로, 확산층의 저항을 감소시키도록 실리사이드층이 형성되는 경우, 열 처리가 채용될 수 없다.
커패시터의 형성 공정은 폴리-Si을 사용하는 SIS(Si-절연체-Si) 구조 대신에 금속을 사용하는 MIM(금속-절연체-금속) 구조를 채용함에 의해 저온 공정이 될 수 있다. 폴리-Si 막으로 형성된 종래의 BL을 금속으로 대체함에 의해, 저온에서 BL 형성 공정을 수행하고 BL의 저항을 감소시키는 것이 고려될 수 있다.
그러나, 접합 리크를 손상시키는 금속은 사용이 매우 어려우므로, 접촉부(특히 커패시터의 하부 전극 및 반도체 기판을 접속시키는 메모리 노드 접촉부)를 형성하기 위해서는 폴리-Si를 사용하는 것은 불가피하다. 또한, COB 구조를 갖는 메모리 셀에 있어서, 폴리-Si의 메모리 노드 접촉부는 커패시터가 BL 상에 형성되므로 BL의 형성 이후에 형성되며, 그러므로 BL은 저 용융점을 갖는 금속으로 형성될 수 없다. 상술한 것처럼, 메모리 소자의 형성 공정과 로직 소자의 형성 공정 사이의 호환성은 주요부에 있어서의 높은 장벽으로 인해 구현이 어렵다.
본 발명은 상술한 문제점을 해결하기 위해 개발되었다.
본 발명은 제1 특성에 따르면 제1 내지 제6 단계를 포함하는 반도체 장치를 생산하는 방법에 관한 것이다. 제1 단계에서, 도전성 패턴이 반도체 기판의 제1 및 제2 영역 상에 형성되며, 제1 절연막이 반도체 기판 상의 도전성 패턴의 형태를 따라 형성되며, 제1 절연막과의 에칭 선택비를 보장하는 재료를 포함하는 제2 절연막이 제1 절연막 상에 형성되어 그 표면을 평탄하게 한다. 제2 단계에서, 콘택 홀이 적어도 제1 영역내의 제1 절연막과 제2 절연막에서 형성되며, 제2 절연막과의 에칭 선택비를 보장하는 금속을 포함하며 자신이 실리사이드화되는 것을 방지하는 측벽이 콘택 홀의 내벽 상에 형성된다. 제3 단계에서, 플러그가 측벽을 통해 콘택 홀내에 도전성 재료를 내장함에 의해 형성된다. 제4 단계에서, 제2 절연막이 에칭에 의해 제거되어 플러그 및 제1 절연막을 노출시키며, 단지 제2 영역내의 제1 절연막은 에치 백(etch back)되어 제2 영역내의 도전성 패턴의 측벽 상에 제1 절연막을 포함하며, 제2 영역내의 반도체 기판의 표면을 노출시킨다. 제5 단계에서, 실리사이드층은 반도체 기판의 노출된 표면 상에 형성된다. 제6 단계에서, 제1 절연막과의 에칭 선택비를 보장하는 재료를 포함하는 제3 절연막이 플러그, 제1 절연막 및 도전성 패턴위로 형성되며, 제3 절연막의 표면은 평탄화되어 플러그의 상부 표면을 노출시킨다.
본 발명의 제1 특성에 따르면, 플러그의 형성 이후에 실리사이드층이 제2 영역내의 반도체 기판의 표면 상에 형성되므로, 폴리-Si내에 함유된 불순물을 활성화하기 위한 열 처리가 폴리-Si로 구성된 도전성 재료가 플러그를 형성하는데 사용되는 경우라도 실리사이드층의 형성 이전에 수행될 수 있다. 그러므로, 열처리로 인한 실리사이드층의 응고의 문제가 발생하지 않는다. 동일한 이유로, 플러그는 폴리-Si로 형성될 수 있다. 또한, 측벽이 플러그 측벽의 실리사이드화를 방지하는 재료로 형성되므로, 다음 실리사이드층의 형성 단계에서, 실리사이드층은 제2 영역내의 반도체 기판의 노출된 표면 및 플러그의 상부 표면 상에 선택적으로 형성된다. 플러그의 상부 표면 상의 실리사이드층은 제3 절연막의 다음 평탄화 단계에서 제거될 수 있다. 그러므로, 누설의 요인이 되는 플러그의 상부 표면의 실리사이드화로 진행되는 것을 방지하면서 제2 영역내의 반도체 기판의 노출된 표면 상에만 실리사이드층은 형성될 수 있다. 실리사이드층의 형성 이후에, 제3 절연막이 반도체 기판 상에 형성되고 다음으로 제3 절연막의 표면이 평탄화되므로, 제1 영역과 제2 영역 사이에는 어떠한 단차도 형성되지 않는다. 따라서, 접촉부 및 내장 회로가 제1 및 제2 영역내의 제3 절연막내에 형성되는 경우, 동일 레벨의 표면을 가진다.
제2 특성에 따르면, 본 발명은 제1 내지 제6 단계를 포함하는 반도체 장치를 제조하는 방법에 관한 것이다. 제1 단계에서, 제1 특성의 제1 단계와 동일한 공정이 수행된다. 제2 단계에서, 반도체 기판에 도달하는 첩촉홀은 제1 영역의 적어도 제1 절연막 및 제2 절연막내에 형성되며, 플러그는 콘택 홀내의 도전성 재료를 내장함에 의해 형성된다. 제3 단계에서, 제2 절연막은 에칭에 의해 제거되어, 플러그 및 제1 절연막을 노출시키며, 제3 절연막은 플러그 및 제1 절연막 위로 형성된다. 제4 단계에서, 제3 절연막 및 제2 영역만의 제1 절연막이 에치 백되어, 제2 영역내의 도전성 패턴의 측벽 상에 제3 절연막 및 제1 절연막을 포함하는 스페이서 측벽을 형성하며, 제2 영역내의 반도체 기판으 표면을 노출시킨다. 제5 단계에서, 실리사이드층이 반도체 기판의 노출된 표면 상에 형성된다. 제6 단계에서, 제3 절연막과의 에칭 선택비를 보장하는 재료를 포함하는 제4 절연막은 플러그 및 제1 절연막 위로 형성되며, 제4 절연막의 표면은 플러그의 상부 표면을 노출시키도록 평탄화된다.
본 발명의 제2 특성에서, 플러그의 형성 이후에 제2 영역내의 반도체 기판의 표면 상에 실리사이드층이 형성되므로, 폴리-Si에 함유된 불순물을 활성화하기 위한 열처리가 폴리-Si로 구성된 도전성 재료가 플러그를 형성하기 위해 사용된 경우라도 실리사이드층의 형성 이전에 수행될 수 있다. 그러므로, 열 처리로 인한 실리사이드층의 응고의 문제는 발생하지 않는다. 동일한 이유로, 플러그는 폴리-Si로 형성될 수 있다. 또한, 실리사이드층이 폴리-Si로 형성될 수 있다. 또한, 실리사이드층이 플러그가 제3 절연막으로 덮힌 이후에 형성되므로, 실리사이드층은 제2 영역내의 반도체 기판의 노출된 표면 상에 선택적으로 형성된다. 실리사이드층의 형성 이후에, 제4 절연막이 반도체 기판 상에 형성되어 플러그 및 제1 절연막을 덮고, 제4 절연막의 표면이 평탄화되므로, 제1 영역과 제2 영역 사이에 단차가 형성되지 않는다. 따라서, 접촉부 및 내장된 회로가 제1 영역 및 제2 영역 내의 제4 절연막내에 형성되는 경우에, 이들은 동일한 레벨의 표면을 갖는다.
도1은 반도체 장치를 제조하는 종래 방법의 예를 도시하는 관련 부분의 횡단면도로서, (I)은 BL에 수직인 라인을 따라 절단한 셀 영역의 횡단면도, (II)은 WL에 수직인 라인을 따라 절단한 셀 영역의 횡단면도, (III)은 로직 영역의 횡단면도.
도2a 내지 도 6h는 본 발명에 따른 반도체 장치를 제조하기 위한 방법의 제1 실시예를 도시하는 관련 부분들의 횡단면도로서, (I), (II), (III)은 도1의 경우와 동일함.
도7a 내지 도10g는 본 발명에 따른 반도체 장치를 제조하기 위한 방법의 제2 실시예를 도시하는 관련 부분들의 횡단면도로서, (I), (II), (III)은 도1의 경우와 동일함.
도면의 주요 부분에 대한 부호의 설명
1: 반도체 기판 5: 게이트 전극
6: 절연막 패턴 7: 확산층
9: 제1 절연막 13: 플러그
14: 스페이서 측벽 16: 실리사이드층
17: 제1 층간 절연막
본 발명에 따른 반도체 장치 제조 방법의 실시예들이 첨부된 도면을 참조로 설명된다. 이 실시예에서, 본 발명은 메모리 소자 및 그 내부에 포함되는 로직 소자를 포함하는 LSI의 제조가 적용되며, 본 발명의 제1 영역은 DRAM 소자가 형성되는 영역을 표시하고(아래부터 셀 영역), 제2 영역은 로직 소자가 형성되는 영역을 표시한다(아래부터 로직 영역).
도 2a 내지 도 6h는 본 발명의 제1 특성에 따른 제1 실시예의 관련 부분들을 단계 순서로 도시하는 횡단면도이다. 이러한 도면에서, (I)는 BL에 수직인 라인을 따라 절단된 셀 영역의 횡단면도이고, (II)는 WL에 수직인 라인을 따라 절단된 셀 영역의 횡단면도이고, (III)은 로직 영역의 횡단면도이다. 제1 실시예에 따른 메모리가 포함된 로직 LSI를 제조하는 방법에 있어서, 소자 분리 영역(2), 게이트 절연막(4), 게이트 전극(5)은 본 발명의 도전성 패턴이 되고, 절연막 패턴(6) 및 불순물-주입층(7a 및 7b)는 도 2a에 도시된 것처럼 제1 단계를 수행하기 이전에 반도체 기판(1) 상에 형성된다.
따라서, 소자가 형성되는 영역(아래부터 소자 형성 영역)을 분리하는 소자 분리 영역(2)은 셀 영역 및 공지된 소자 분리 기술에 의해 Si를 포함하는 반도체 기판의 로직 영역내에 형성된다. 반도체 기판(1)에 있어서, 예를 들면 셀 영역에서는 3×1017/㎤의 농도 및 로직 영역에서는 6×1017/㎤의 농도인 이러한 함유 불순물이 사용된다. 소자 분리 영역(2), 약 300nm 두께의 SiO2를 포함하는 트랜치 소자 분리 영역이 반도체 기판(1)내에 형성된다. 소자 분리 영역(2)은 화학량론비의 SiO2막이 아닐 수도 있어서, 다른 원소를 함유할 수 있다. 또한, LOCOS 소자 분리 기술과 같은 트랜치 소자 분리 기술외의 다른 기술이 채용될 수 있으며, 그 결합도 채용될 수 있다.
게이트 절연막(4)은 다음으로 반도체 기판(1)의 소자 형성 영역(3)내에 형성된다. 게이트 절연막(4)은 그러한 방식으로 형성되어 셀 영역 및 로직 영역에서 각각 서로 상이한 두께를 갖는다. 예를 들면, 두께는 각각 셀 영역에서는 약 7nm이고, 로직 영역에서는 5nm이다. 게이트 절연막(4)으로서는, 예를 들면, SiO2막 또는 열 산화 공정에 의해 형성된 실리콘 질화물의 산화막이 채용될 수 있다.
게이트 전극(5)은 셀 영역 및 게이트 절연막(4)을 통한 반도체 기판(1)의 로직 영역내에서 형성된다. 예를 들면, 게이트 절연막(4) 상에 형성된 폴리-Si 막 및 그 상부층 상에 형성된 WSi2막을 포함하는 폴리사이드 구조를 갖는 게이트 전극(5)이 약 100 내지 200nm 두께로 형성된다. 이는 폴리-Si의 폴리사이드 및 다른 금속 실리사이드층에 의해 구성될 수 있다. 로직 영역내의 게이트 전극(5)으로서, 듀얼 게이트 구조로 칭하는 보상 금속 산화 반도체 전계 효과 트랜지스터(CMOSFET)의 표면 채널 게이트가 사용될 수 있다. 게이트 전극(5)은 또한 WL의 역할을 한다.
예를 들면 SiO2및 Si3N4를 포함하는 절연막 패턴(6)이 약 100 내지 150nm 두께로 게이트 전극(5) 각각에 형성된다. 절연막 패턴은 후술할 실리사이드층을 형성하는 단계 상의 게이트 전극(5)의 실리사이드화를 방지하기 위한 것이다. 이는 자기-정렬된 저촉 형성 공정에 적용되는 것도 생각해 볼 수 있다. 상술한 분순물들은 반도체 기판(1)의 로직 영역 및 셀 영역내의 게이트 전극(5)의 양 단부로 주입되어, 불순물-주입 층(7a 및 7b)을 형성한다. 예를 들면, 로직 영역내의 불순물 주입층(7a)은 LDD 확산층을 위한 것으로, 불순물은 약 1×1018내지 1×1019/㎤의 농도로 주입된다. 셀 영역내의 불순물 주입층(7b)로 약 1×1018/㎤의 농도의 불순물이 주입된다.
불순물 주입층(7a 및 7b)를 형성한 이후에, 제1 절연막(9) 및 제2 절연막(10)이 도2b에 도시된 것처럼 밀착 방지층(8)을 통해 반도체 기판(1) 상에 형성되는 제1 단계가 수행된다. 예를 들면, 절연막을 포함하는 밀착 방지층(8)이 화학 기상 증착(CVD) 공정에 의해 게이트 전극(5) 및 절연막 패턴(6)을 덮도록 형성된다. 밀착 방지층(8)이 반도체 기판(1)과 제1 절연막(9) 사이의 밀착을 방지하도록 제공되며, 또한 절연막의 내성 전압을 개선하도록 제공된다. 예를 들면, Si 타겟(아래부터 LP-TEOS NSG 막)으로서 TEOS(Si(OC2H5)4)을 사용하는 진공 CVD 공정에 의해 형성된 불순물을 함유하지 않은 SiO2계열 막을 포함한다. 밀착 방지층(8)은 게이트 전극(5) 및 절연막 패턴(6)을 따라 등각적으로 형성된다. 이 실시예에서, 제1 절연막이 후술할 Si3N4막으로 형성되므로, 밀착 방지층(8)이 약 20nm의 두께의 SiO2로 형성된다.
제1 절연막(9)은 예를 들면 CVD 공정에 의해 밀착 방지 층(8)을 통해 반도체 기판(1) 상의 게이트 전극(5) 및 절연막 패턴(6)을 따라 등각적으로 형성된다. 절연 재료가 후술할 습식 에칭으로 그 위에 형성된 제2 절연막(10)과의 에칭 선택비를 보장할 수 있다면, 제1 절연막(9)을 형성하기 위해서 임의의 절연 재료가 사용될 수 있다. 이 실시예에서, 제2 절연막(10)이 SiO2계열 막으로 형성되므로, 제1 절연막(9)은 약 50nm의 두께로 Si3N4으로 형성되며, 이는 제2 절연막(10)과의 에칭 선택비를 보장할 수 있다.
제2 절연막(10)은 예를 들면 그 표면이 CVD 공정에 의해 평탄화해지는 두께의 제1 절연막(9) 상에 SiO2막을 포함한다. 이 실시예에서, 단일층 또는 혼합층은 LP-TEOS NSG 막, 보론 실리케이트 유리(BSG) 막 및 보론 포스포실리케이트(BPSG) 막과 같은 SiO2계열 막의 복수층을 포함한다. 제2 절연막(10)의 표면은 에치 백 또는 기계적 화학 연마(CMP)와 같은 방법에 의해 평탄화된다. 평탄화가 수행되는 이유는 제2 절연막(10)의 표면 상에 단차가 있는 경우, 에치 백 또는 CMP에 의한 폴리-Si를 포함하는 플러그를 형성하기 위한 다음 단계에서 폴리-Si가 제거되지 않고 남는 부분에서 문제가 발생한다.
셀 영역 및 로직 영역 각각의 밀착 방지층(8), 제1 절연막(9) 및 제2 절연막(10)내에 불순물-주입층(7a 및 7b)에 도달하는 콘택 홀(11)이 형성된다. 콘택 홀(11)은 비트 접촉 부분이 형성되는 영역, 메모리 노드 접촉 부분이 형성되는 영역, 및 주변 회로의 일부분과 같은 관련된 부분 각각에 형성된다. 측벽(12)은 다음으로 콘택 홀(11)의 내벽 상에 형성된다(제2 단계). 다음의 습식 에칭 단계에서 제2 절연막(10)과의 에칭 선택비를 보장할 수 있는 재료라면 측벽(12)은 다양한 재료를 포함할 수 있으며, 또한 후술하는 실리사이드 단계에서의 자신의 실리사이드화를 방지할 수 있다. 이 실시예에서, 측벽(12)은 제1 절연막(9)와 동일한 Si3N4막으로 형성된다.
불순물을 함유하는 폴리-Si와 같은 도전 재료는 제2 절연막(10) 상에 퇴적되고, 또한 예를 들면 CVD 공정에 의해 측벽(12)을 통해 콘택 홀(11)내로 매입된다. 폴리-Si 막은 제2 절연막(10)의 상부 표면이 에치 백 또는 CMP에 의해 노출되는 위치까지 제거되어 플러그(13)을 형성되고, 폴리-Si은 측벽(12)를 통해 콘택 홀(11)의 내부로 매입된다(제3 단계). 불순물을 함유하는 비정질 Si은 폴리-Si 대신에 콘택 홀(11)의 내부로 매입될 수 있으며, 열처리는 비정질을 결정화하도록 수행되어, 플러그(13)을 형성하는데, 폴리-Si는 측벽(12)를 통해 콘택 홀(11)의 내부로 매입된다. 플러그(13)은 비트 접촉부, 메모리 노드 접촉부의 일부 및 주변 회로 접촉부가 된다.
다음으로 도 3c에 도시된 것처럼, 제1 절연막(9) 및 측벽(12)를 에칭 정지제, 예를 들면 불화수소산을 이용하여 습식 에칭으로 제2 절연막(10)을 제거하고, 이로써 플러그(13) 및 제1 절연막(9)을 노출시킨다. 상술한 것처럼, 제1 절연막(9)이 게이트 전극(5) 및 절연막 패턴(6)을 따라 형성되므로, 한번 평탄해진 게이트 전극(5)과 절연막 패턴(6) 사이의 단차가 제2 절연막(10)을 제거함에 의해 다시 나타난다.
제1 절연막(9)가 에치 백되면서, 셀 영역과 같은 소정 부분이 예를 들면 레지스트로 마스크되어, 제1 절연막(9)을 포함하는 스페이서 측벽(14)이 게이트 전극(5)과 로직 영역내의 절연막 패턴(6)의 측벽 상에 형성되며, 동시에, 반도체 기판의 표면이 노출된다(제4 단계). 셀 영역이 레지스트로 덮히므로, 플러그(13)의 상부 표면 이외의 부분이 여전히 제1 절연 막(9)으로 덮힌다. 다음으로, 셀 영역을 덮는 레지스트가 제거된다.
게이트 전극(5), 절연막 패턴(6) 및 스페이서 측벽(14)을 마스크로서 사용하는 이온 주입법에 의해 소스 드레인 확산층과 같은 로직 영역의 반도체 기판(1)내에 필요한 확산층을 형성하기 위해 불순물이 주입된다. 열처리(예를 들면, 약 1000℃)가 최종 불순물-주입층, 사전 형성된 불순물 주입층(7a 및 7b), 및 플러그(13)를 구성하는 폴리-Si 내에 함유된 불순물을 활성화하여 LDD와 같은 소스 드레인 확산층(15) 및 확산층(7)을 얻도록 수행된다. 이 실시예에서, 불순물 농도가 1×1020/㎤ 또는 그 이상인 소스 드레인 확산층(15)이 형성된다.
다음으로, 실리사이드층(16)이 종래 방법에 의해 형성된다(제5 단계). 예를 들면, 티타늄(tI) 막이 반도체 기판(1)의 전체 표면 상에 형성되며, 다음으로 열 처리가 수행되어, Ti막과 Ti층과 직접 접촉하는 Si 사이의 실리사이드화 반응에 의한 티타늄 실리사이드(TiSi2)층을 포함하는 실리사이드층(16)을 얻는다. 플러그(13)의 상부 표면 이외의 셀 영역이 상술한 것처럼 제1 절연막으로 덮히므로, 실리사이드층(16)은 플러그(13)의 상부 표면 상에만 선택적으로 형성된다. 로직 영역에서, 실리사이드층(16)은 반도체 기판(1)의 노출된 표면 즉, 소스 드레인 확산층(15)의 표면 상에 선택적으로 형성된다. 실리사이드층(16)은 TiSi2에 국한되지 않고, 코발트(Co) 및 몰리브덴(Mo)과 같은 다른 금속의 실리사이드로 형성될 수 있다.
이 단계 이후의 모든 열 처리 단계는 실리사이드층(16)의 내열 온도 범위내에서 즉, 800℃ 미만의 온도에서 수행된다. 따라서, 도 3d에 도시된 것처럼, 제1 절연막(9)과의 에칭 선택비를 보장할 수 있는 재료를 포함하는 제1 층간 절연막(17)이 반도체 기판(1) 상의 플러그(13), 제1 절연막(9), 게이트 전극(5) 및 절연막 패턴(6) 위에 형성된다. 제1 층간 절연막(17)은 본 발명의 제1 특성의 제3 절연막이 되고, Si3N4막을 포함하는 제1 절연막(9)과의 에칭 선택비를 보장할 수 있는 SiO2계열 막, 즉, LP-TEOS NSG 막, PSG 막 및 BPSG 막을 포함한다.
제1 층간 절연막(17)은 다음으로 플러그(13)의 상부 표면이 예를 들면 CMP에 의해 노출되는 위치까지 연마되고 제거된다. 따라서, 제1 층간 절연막(17)의 표면은 평탄화되고, 플러그(13)의 상부 표면 상에 형성된 실리사이드층(16)이 제거된다(제6 단계). 플러그(13)의 상부 표면에 형성된 실리사이드층(16)을 제거함에 의해, 누설의 요인이 되는 플러그(13)의 상부 표면의 실리사이드화의 진행은 다음 단계들에서는 방지된다.
제2 층간 절연막(18)은 도 4e에 도시된 것처럼 제1 층간 절연막(17) 상에 형성된다. 제2 층간 절연막(18)은 예를 들면 제1 층간 절연막(17)과 동일한 SiO2계열 막을 포함하며, 다음에 형성되는 BL의 두께보다 더 두껍게 형성되어야 한다. 반도체 기판(1)까지 달하는 콘택 홀(19), 다른 콘택 홀(34) 및 BL을 형성하기 위한 그루브(20)가 리쏘그라피 및 에칭에 의해 제2 층간 절연막(18) 및 제1 층간 절연막(17)내에 형성된다. 에칭 선택비가 제12 절연막(9)와 측벽(12) 사이에서 보장되는 조건 즉, 제1 절연막(9) 및 측벽(12)이 에칭 정지제가 되는 조건하에서 에칭이 수행된다.
콘택 홀(34 및 19)의 내부 벽 및 그루브(20)은 Ti 막으로 덮히며, Ti 막은 티타늄 질화물(TiN) 막으로 덮히고, W가 Ti 막 및 TiN 막을 통해 콘택 홀(19) 및 그루브(20)의 내부에 매입된다. Ti 막이 하부층과의 저항 특성(ohmic property)을 개선하기 위해서 개선층(improving layer)으로서 형성되며, TiN 막은 장벽층(barrier layer) 또는 부착층으로서 형성된다. 결과적으로, 플러그와 접촉부(22)와의 오믹 접촉하고 있는 BL(21)이 셀 영역내에서 얻어지고, 제1 절연막(9)가 제거되고 실리사이드층(16)이 표면에 형성되는 소스 드레인 확산층(15)과 오믹 접촉하는 접촉부(23)가 로직 영역내에서 얻어진다.
절연막(24)은 도 5g에 도시된 것처럼 제1 층간 절연막(18) 상의 BL(21) 및 접촉부(22 및 23) 위로 형성된다. 절연막(24)은 BL(21)과 다음 순서로 그 위에 형성되는 커패시터의 하부 전극 사이의 절연 작용을 하며, 예를 들면, LP-TEOS NSG 막, BSG 막 또는 BPSG 막을 포함할 수 있다. 메모리 노드 접촉부가 형성되는 위치에서 형성되는 플러그(13)까지 미치는 콘택 홀(25)이 셀 영역내의 플러그(13) 위의 제2 층간 절연막(18) 및 절연막(24)내에 직접 형성된다.
금속 함유 재료를 포함하는 막(아래부터 금속 재료막)이 절연막(24) 상에 형성되고, 금속 재료는 콘택 홀(25)내에 매입되어 접촉부(26)를 형성하여 플러그(13)에 접속된다. 메모리 노드 접촉부(27)은 접촉부(26) 및 이에 접속된 플러그(13)를 형성한다. 금속 재료막에 있어서, TiN 막, 루비듐(Rb) 막 및 Rb의 산화막의 단일 층 또는 라미네이트된 층이 가능하다.
커패시터의 하부 전극(28)은 다음으로 절연막(24) 상의 금속 재료층을 패터닝함에 의해 얻어진다. 도 5g 내지 도6h에서, 하부 전극(28)이 열 형태로 형성되는 예가 도시되는데, 다른 형태도 가능하다. 커패시터 절연막(29)은 다음으로 하부 전극(28)의 표면을 덮도록 형성된다. 커패시터 절연막(29)은 실리사이드층(16)의 열 저항 온도의 범위내에서 형성될 수 있는 재료로 형성된다. 그러한 재료의 예로는 탄탈륨 산화물(Ta2O5) 및 비스무쓰, 스트론티움, 티타늄 및 티타늄 산화물로 구성된 BST를 포함한다. MIM 구조를 갖는 커패시터(31)가 커패시터 절연막(29)의 표면 상의 금속 재료막을 포함하는 상부 전극(30)을 형성함에 의해 얻어진다. 상부 전극(30)을 구성하는 금속 재료막으로서, TiN 막 및 TiN 막의 적층된 막 및 저저항을 갖는 금속의 막이 예시된다.
주 성분으로 예를 들면 SiO2을 포함하는 제3 층간 절연막(32)이 커패시터(31)위의 반도체 기판(1) 상에 형성되며, 접촉부(23)를 통해 소스 드레인 확산층(15)로 매입된 배선(33)을 접속시키는 접촉부(34)가 셀 영역 및 로직 영역 모두의 제3 층간 절연막(32)내에 형성된다. 매입된 배선(33) 및 접촉부(34)가 예를 들면 TiN akr 및 그 표면 상에 형성된 W 막을 포함하는 도전성 재료로 구성된다. 셀 영역내의 매입된 배선(33)은 WL의 후방 배선이 되고, 로직 영역내의 매입된 배선은 제1 금속 배선이 된다. 제1 금속 배선 및 소스 드레인 확산층(15)은 접촉부(23) 및 접촉부(34)에 의해 서로 접속된다. 메모리 통합 로직 LSI는 그러므로 상술한 단계에 의해 생성된다.
제1 실시예에 따른 공정에서, 플러그(13)은 폴리-Si로 형성되며, 폴리-Si내에 함유된 불순물을 활성화하기 위한 열처리를 수행한 이후에, 실리사이드층(16)이 로직 영역내의 반도체 기판(1) 상에 형성된다. 따라서, 열처리로 인한 실리사이드층의 응고의 문제가 발생하지 않는다. 실리사이드층(16)의 형성 이후에, BL(21)의 형성 및 커패시터(31)의 형성이 실리사이드층의 내열 온도의 범위내의 저온 공정에 의해 수행되므로, 실리사이드층(16)의 응고는 이러한 형성 단계에서 방지된다. 그러므로, 로직 영역내의 소스 드레인 확산층(15)의 저항은 특성의 손상없이 실리사이드층(16)에 의해 감소될 수 있으며, 고성능 고속의 로직 소자가 생산될 수 있다.
셀 영역의 접촉부에 있어서, 폴리-Si를 사용하는 플러그(13)이 종래 기술과 유사하게 응용될 수 있으므로, 접합 누설이 작고 데이타 유지 성능이 우수한 DRAM이 생산될 수 있다. 금속 재료로 BL(21)을 형성함에 의해, BL(21)의 저항은 감소될 수 있으며, 그러므로 DRAM의 동작 속도는 증가될 수 있다. 그러므로, 제1 실시예에 따르면, 대용량 및 고속 동작하는 DRAM 및 그 내부에 포함되는 고속 및 고성능의 로직 소자를 포함하는 LSI가 생산될 수 있다.
실리사이드 층(16)의 형성 이후에, 제1 층간 절연막(17)이 반도체 기판(1) 상에 형성되며, 제1 층간 절연막(17)의 표면이 평탄화된다. 그러므로, 이 단계에서 셀 영역과 로직 영역 사이에는 단차가 생기지 않는다. 결과적으로, 평탄 표면을 갖는 제2 층간 절연막(18)이 제1 층간 절연막(17) 상에 형성될 수 있으므로, 접촉부(23)는 로직 영역의 제1 층간 절연막(17) 및 제2 층간 절연막(18)내에 형성될 수 있어서, 접촉부(23)의 상부 표면이 BL(21)의 상부 표면과 동일한 위치까지의 높이이고, 그러므로 셀 영역과 로직 영역 사이의 단차는 경감될 수 있다. 그러므로, 셀 영역 상에 형성된 커패시터(31)의 표면은 완전히 평탄화되고, 그 위에 형성된 접촉부 및 배선의 미세한 가공이 수행될 수 있다. 결과적으로, LSI의 고집적이 실현될 수 있다.
제1 실시예에서, 로직 영역내의 접촉부(23)의 상부 표면, 셀 영역의 BL(21)이 상부 표면 및 셀 영역의 주변의 상부 표면이 비슷한 높이로 제조가 가능하머, 콘택트 홀 또는 이들에 도달하는 그루브의 형성은 한번에 수행할 수 있는데, 이는 서로로부터 개별적으로 수행된다. 결과적으로, 제조 공정에 있어서의 단계의 수는 감소될 수 있다.
로직 영역내에서 게이트 전극으로서 듀얼 게이트가 채택된 경우, 실리사이드층(16)의 형성이후에 BL(21)의 형성 및 커패시터(31)의 형성이 저온 공정에 의해 수행된다. 그러므로, BL(21) 및 커패시터(31)의 형성 싱의 게이트 전극내에 주입된 불순물이 반도체 기판(1)으로 관통되는 것이 방지되는 효과가 얻어지며, N-형 게이트 전극과 P-형 게이트 전극 사이의 불순물의 상호 확산이 방지된다.
또한, WL로서 작용하기도 하는 게이트 전극(5)을 제1 절연막(9)으로 덮은 다음에, 제1 절연막(9)과의 에칭 선택비를 보장하는 재료를 포함하는 제1 층간 절연막(17)이 형성되며, 다음으로 제2 층간 절연막(18)이 그 위에 형성되며, 다음으로 그 내부에 BL(21) 및 접촉부(22)가 제공된다. 결과적으로, 그 형성시의 WL 과 BL(21) 사이의 회로 단락이 방지될 수 있다.
본 발명의 제2 실시예가 아래에 설명된다. 도 7a 내지 도10g는 단계 순서대로 제2 실시예의 관련 부분을 도시하는 횡단면도로서, 이는 본 발명의 제2 특성에 따른다. 이러한 도면에서, (I)는 BL에 수직인 선을 따라 절단된 셀 영역의 횡단면도, (II)은 WL에 수직인 선을 따라 절단된 셀 영역의 횡단면도, 및 (III)은 로직 영역의 횡단면도이다. 도 7a 내지 도 10g에서, 제1 실시예와 동일한 부호는 동일 구성 요소에 할당되고, 그 설명은 생략된다.
본 발명의 제2 실시예에 따른 메모리 통합 로직 LSI를 생산하는 공정에 있어서, 소자 분리 영역(2), 게이트 절연막(4), 본 발명의 도전 패턴이 되는 게이트 전극(5), 절연막 패턴(6) 및 불순물 주입층(7a 및 7b)이 도 7a 에 도시된 것처럼 제1 단계의 수행 이전에 반도체 기판(1) 상에 형성된다. 제1 절연막(9) 및 제2 절연막(10)은 제1 실시예와 동일한 방식으로 밀착 방지층(8)을 통해 반도체 기판(1)의 전체 표면 상에 형성된다(제1 단계). 이러한 경우, 제1 절연막(9)은 게이트 전극(5)와 절연막 패턴(6)을 따라 등각적으로 형성되며, 제2 절연막(10)은 제1 절연막(9) 상에 형성되며, 다음으로 제2 절연막의 표면을 평탄화한다.
불순물 주입층(7a 및 7b)에 도달하는 콘택 홀(11)은 밀착 방지층(8), 제1 절연막(9) 및 제2 절연막(10)의 셀 영역 및 로직 영역 각각에 형성된다. 콘택 홀(11)은 비트 접촉부가 형성되는 영역, 메모리 노드 접촉부가 형성되는 영역, 및 주변 회로의 일부와 같은 각각의 관련 부분내에서 형성된다. 불순물을 함유하는 폴리-Si와 같은 도전 재료가 CVD 공정에 의해 제2 절연막(10) 상에 누적되며, 동시에, 폴리-Si는 콘택 홀(11)의 내부에 매입된다. 폴리-Si 막은 에치 백 또는 CMP에 의해 제2 절연막(10)의 상부 표면이 노출되어 플러그(41)를 형성하고, 여기서 폴리-Si가 콘택 홀(11)의 내부에 매입되는 위치까지 제거된다(제2 단계).
불순물을 함유하는 비정질 Si는 폴리-Si 대신에 콘택 홀(11)의 내부로 매입되는 것이 가능하며, 열처리가 비정질 Si를 결정화하기 위해 수행되어, 플러그(41)을 형성하고, 폴리-Si는 측벽(12)을 통해 콘택 홀(11)의 내부에 매입된다. 플러그(41)는 비트 접촉부, 메모리 노드 접촉부의 일부 및 주변 회로의 접촉부가 된다.
제2 절연막(10)은 예를 들면 제1 절연막(9) 및 플러그(41)를 에칭 정지제로 사용하여 불화수소산을 사용한 습식 에칭에 의해 제거되어, 도 8c에 도시된 것처럼 플러그(41) 및 제1 절연막(9)을 노출시킨다. 상술한 것처럼 게이트 전극(5) 및 절연막 패턴(6)을 따라 제1 절연막(9)이 형성되므로, 게이트 전극(5)과 절연막 패턴(6) 사이의 한번 평탄화된 단차는 제2 절연막(10)을 제거함에 의해 다시 나타난다. 제3 절연막(42)은 반도체 기판(1) 상의 플러그(41) 및 제1 절연막(9) 위로 형성된다(제3 단계). 이 실시예에서, 제3 절연막(42)은 Si3N4막으로 형성된다.
제3 절연막(41) 및 제1 절연막(9)은 에치 백되고, 셀 영역과 같은 소정의 부분은 예를 들면 레지스트로 마스킹되어, 제3 절연막(42) 및 제1 절연막(9)을 포함하는 스페이서 측벽(41)이 로직 영역내의 게이트 전극(5)의 측벽 및 절연막 패턴(6) 상에 형성되며, 동시에, 로직 영역내의 반도체 기판(1)의 표면은 노출된다(제4 단계). 셀 영역이 레지스트로 덮히므로, 제1 절연막(9)은 여전히 유지된 상태이다. 셀 영역을 덮는 레지스트 는 다음으로 제거된다.
로직 영역의 반도체 기판(1)내의 소스 드레인 확산층과 같은 필요한 확산층을 형성하기 위하여 게이트 전극(5), 절연막 패턴(6) 및 스페이서 측벽(43)을 마스크로서 사용하는 이온 주입법에 의해 불순물이 주입된다. 열처리(예를 들면, 약 1000℃)가 최종 불순물 주입층, 사전 형성된 불순물 주입층(7a 및 7b), 및 플러그(41)를 구성하는 폴리-Si내에 포함된 불순물을 활성화하도록 수행되어, 소스 드레인 확산층(15) 및 LDD와 같은 확산층(7)을 얻게 된다.
다음으로 실리사이드층(16)은 종래의 방법에 의해 형성된다(제5 단계). 셀 영역은 제1 절연막(9)으로 덮히고, 그러므로 실리사이드층(16)은 형성되지 않는다. 로직 영역에서, 실리사이드층(16)은 반도체 전극의 노출된 표면, 즉 소스 드레인 확산층(15)의 표면 상에 선택적으로 형성된다. 이 단계 이후의 모든 열처리 단계들은 실리사이드층(16)의 내열 온도의 범위 즉, 800℃미만내에서 수행된다.
따라서, 도 8d에 도시된 것처럼, 제1 절연막(9)과의 에칭 선택비를 보장할 수 있는 재료를 포함하는 제1 층간 절연막(44)이 반도체 기판(1)의 전체 표면 상의 플러그(41), 게이트 전극(5) 및 절연막 패턴(6) 위로 형성된다. 제1 층간 절연막(44)은 본 발명의 제2 특성의 제4 절연막이 되며, Si3N4막을 포함하는 제3 절연막(42)과의 에칭 선택비를 보장할 수 있는 LP-TEOS NSG 막, PSG 막 및 BPSG 막과 같은 SiO2계열 막을 포함한다. 다음으로 제1 층간 절연막(44)은 예를 들면 CMP에 의해 연마되고 제거된다. 동시에, 제1 층간 절연막(44)은 플러그(41)의 상부 표면이 노출되고 제1 층간 절연막(44)의 표면이 평탄화되는 레벨까지 플러그(412)를 따라 연마된다(제6 단계).
제2 층간 절연막(18)이 도 9e에 도시된 제1 층간 절연막(44) 상에 형성된다. 제2 층간 절연막(18)은 예를 들면 제1 층간 절연막(44)과 동일한 SiO2계열 막을 포함하며, 다음에 형성되는 bl의 두께보다 더 두껍게 형성되어야 한다. 반도체 기판(1)까지 미치는 콘택 홀(19), 다른 콘택 홀(34) 및 BL을 형성하기 위한 그루브(20)가 리소그라피 및 에칭에 의해 제2 층간 절연막(18) 및 제1 층간 절연막(44)에서 형성된다. 에칭은 제3 절연막(42)과의 에칭 선택비가 보장되는 조건 즉, 제3 절연막(42)이 에칭 정지제가 되는 조건하에서 수행된다.
다음으로, 제1 실시예의 경우와 유사한 단계들이 수행된다. 콘택 홀(19 및 34) 및 그루브(20)을 Ti 막, TiN 막, 및 W로 충진함으로써, 플러그(41) 및 접촉부(22)와 오믹 접촉하는 BL(21)은 셀 영역내에서 얻어지고, 표면 상에 실리사이드층(16)이 형성되는 소스 드레인 확산층(15)와 오믹 접촉하는 접촉부(23)이 로직 영역내에서 얻어진다. 절연막(24)이 도 9f에 도시된 것처럼 제2 층간 절연막(18) 상의 BL(21) 및 접촉부(22 및 23) 위로 형성된다. 메모리 노드 접촉부가 형성되는 위치에서 형성되는 플러그(41)까지 미치는 콘택 홀(25)이 제2 층간 절연막(18) 및 절연막(24)내에 형성된다.
플러그(41)에 접촉되는 접촉부(26)가 콘택 홀(25)을 금속 재료로 충진함에 의해 형성되고, 커패시터의 하부 전극(28)이 절연막(24) 상의 금속 재료로 형성된다. 메모리 노드 접촉부(27)가 이에 접속되는 접촉부(26) 및 플러그(41)로 형성된다. 다음으로 커패시터 절연막(29)이 하부 전극(28)의 표면을 덮도록 형성되며, 금속 재료를 포함하는 상부 전극(30)이 커패시터 절연막(29)의 표면 상에 형성되어, MIM 구조를 갖는 커패시터(31)를 얻는다.
또한, 도 10g에 도시된 것처럼, 제3 층간 절연막(32)이 반도체 기판(1) 상의 커패시터(31) 위로 형성되며, 접촉부(23)를 통해 소스 드레인 확산층(15)으로 내장된 배선(33)을 접속시키는 접촉부(34)는 셀 영역 및 로직 영역 모두의 제3 층간 절연막(32)내에 형성된다. 그러므로, 메모리 통합 로직 LSI는 상술한 단계에 의해 생산된다.
제2 실시예에 따른 공정에 있어서, 플러그(41)의 폴리-Si내에 함유된 불순물을 활성화하기 위한 열처리를 수행한 이후에, 실리사이드층(16)이 로직 영역내의 반도체 기판(1) 상에 형성된다. 따라서, 열처리로 인한 실리사이드층(16)의 응고의 문제점은 발생하지 않는다. 제1 실시예와 유사하게, 실리사이드층(16)의 형성 이후에, BL(21)의 형성 및 커패시터(31)의 형성이 실리사이드층(16)의 내열 온도의 범위에서 저온 공정에 의해 수행되므로, 실리사이드층(16)의 응고는 이러한 형성 단계에서 방지된다. 그러므로, 로직 영역내의 소스 드레인 확산층(15)의 저항은 특성의 손상없이 실리사이드층(16)에 의해 감소될 수 있으며, 고성능 고속의 로직 소자가 생산될 수 있다.
제1 실시예와 유사하게, 저온 공정에 의해 BL(21) 및 커패시터(31)를 형성하기 위한 로직 영역내의 게이트 전극으로서 듀얼 게이트가 채택된 경우, 게이트 전극내에 주입된 불순물이 반도체 기판(1)을 관통하는 것이 방지되고, N-형 게이트 전극과 P-형 게이트 전극 사이의 불순물의 상호 확산이 방지된다.
셀 영역의 접촉부에서, 폴리-Si를 사용하는 플러그(41)가 종래 기술과 유사하게 적용될 수 있으므로, 접합 누설이 작고 데이타 유지 성능이 우수한 DRAM이 생산될 수 있다. 금속 재료로 BL(21)을 형성함에 의해, BL(21)의 저항은 감소될 수 있으며, 그러므로 높은 동작 속도를 갖는 DRAM이 생산될 수 있다. 그러므로, 제2 실시예에 따르면, 대용량 고속 동작 DRAM 및 그 내부에 통합된 고속 고성능 로직 소자가 생산될 수 있다.
제1 실시예와 유사하게, 실리사이드층(16)의 형성 이후에, 제1 층간 절연막(44)이 반도체 기판(1) 상에 형성되며, 제1 층간 절연막(44)의 표면이 평탄화된다. 그러므로, 이 단계에서는 셀 영역과 로직 영역 사이에는 단차가 형성되지 않는다. 결과적으로, 제1 층간 절연막(44) 및 로직 영역의 그 위에 형성된 제2 층간 절연막(18)내에 형성된 접촉부(23)의 상부 표면이 BL(21)의 상부 표면과 동일한 위치까지 높아져서, 셀 영역과 로직 영역 사이의 단차는 완화될 수 있다. 그러므로, 제2 실시예에서, 셀 영역 상에 형성된 커패시터(31)의 표면은 완전히 평탄화되고, 그 위에 형성된 접촉부 및 배선의 미세한 가공이 용이하게 수행될 수 있다. 결과적으로, LSI의 더 높은 집적도가 실현될 수 있다.
제2 실시예에서, 제1 실시예와 유사하게, 로직 영역내의 접촉부(23)의 상부 표면, 셀 영역내의 BL(21)의 상부 표면 및 셀 영역내의 주변의 상부 표면(셀 플레이트 높이)가 유사한 높이로 제조될 수 있으며, 이들까지 미치는 콘택 홀 또는 그루브의 형성이 한번에 될 수 있다. 결과적으로, 제조 공정의 단계 수는 감소될 수 있다. 또한, WL로도 작용하는 게이트 전극(5)을 제1 절연막(9) 및 제3 절연막(42)로 덮은 이후에, 제3 절연막(42)과의 에칭 선택비를 보장하는 재료를 포함하는 제1 층간 절연막(44)이 형성되며, 다음으로 제2 층간 절연막(18)이 그 위에 형성되며, 다음으로 그 내부에 BL(21) 및 접촉부(22 및 23)을 제공한다. 결과적으로, 그 형성 시에 WL과 BL(21) 사이에 회로 단락이 방지될 수 있다.
제2 실시예의 제3 단계에서, 제3 절연막(42)가 예를 들면 CVD 공정에 의해 형성되고, 제3 절연막(42)의 형성이 고속 열 질화(RTN) 공정에 의해 수행될 수 있다. 예를 들면, 900℃의 암모니아(NH3) 분위기내의 RTN이 이용될 수 있다. 이러한 경우, Si3N4막이 제1 절연막(9) 보다는 폴리-Si를 포함하는 플러그(41)의 노출된 부분 상에 선택적으로 성장하므로, 스페이서 측벽(43)의 폭이 용이하게 제어되는 장점이 얻어질 수 있다.
본 발명에 따라 반도체 장치를 제조하기 위한 공정은 상술한 제1 및 제2 실시예에만 국한되는 것으로 이해되어서는 안되며, 형성 조건 및 재료는 그 변경이 본 발명의 요지를 변경하는 것이 아닌한 적절히 변경될 수 있다.
상술한 것처럼, 본 발명의 반도체 장치를 제조하기 위한 공정의 제1 특성에서, 플러그의 형성 이후에 실리사이드층이 형성되므로, 플러그는 폴리-Si로 생산될 수 있고, 폴리-Si의 열처리로 인한 실리사이드층의 응고가 방지될 수 있다. 그러므로, 실리사이드층이 형성되는 제2 영역내의 반도체 기판의 표면 상에 확산층이 형성되는 경우, 확산층의 저항은 특성의 손상을 야기하지 않고 감소될 수 있으며, 접합 누설은 억제될 수 있다. 따라서, 본 발명이 제1 영역이 셀 영역이고 제2 영역이 로직 영역인 DRAM 통합 로직 LSI의 제조에 적용되는 경우, 폴리-Si를 포함하는 플러그는 셀 영역의 접촉부에 적용될 수 있고, 저저항을 갖는 확산층은 로직 영역내에 형성될 수 있다. 결과적으로, 대용량의 데이타 유지 성능이 우수한 DRAM 및 고속 고성능의 로직 소자가 생산될 수 있다. 또한, 실리사이드층의 형성 이후에, 평탄화된 제3 절연막이 반도체 기판의 전체 표면 상에 형성되므로, 제1 영역과 제2 영역 사이의 단차의 형성이 방지될 수 있다. 따라서, 제3 절연막 상에 형성된 접촉부 및 배선의 미세한 가공이 용이하게 수행될 수 있으며, 또한, 반도체 장치의 더 높은 집적도가 실현될 수 있다.
본 발명의 제1 특성과 유사한, 본 발명의 반도체 장치를 생산하기 위한 공정의 제2 특성에 있어서, 실리사이드층이 플러그의 형성 이후에 형성되므로, 확산층이 실리사이드층이 형성되는 제2 영연개의 반도체 기판의 표면상에 형성되는 경우, 확산층의 저항이 특성의 손상없이 감소될 수 있으며, 접합 누설이 억제될 수 있다. 따라서, 본 발명이 제1 영역이 셀 영역이고 제2 영역이 로직 영역인 DRAM 통합 로직 LSI의 제조에 적용되는 경우에, 본 발명의 제1 특성과 동일한 효과가 얻어질 수 있으며, 대용량 및 데이타 유지 성능이 우수한 DRAM 및 고속 고성능의 로직 소자가 생산될 수 있다. 또한, 실리사이드층의 형성 이후에, 평탄화된 제4 절연막이 반도체 기판의 전체 표면 상에 형성되므로, 제1 영역과 제2 영역 사이의 단차의 형성이 방지될 수 있다. 따라서, 본 발명의 제1 특성과 유사하게, 제3 절연막 상에 형성된 접촉부 및 배선의 미세한 가공이 용이하게 수행될 수 있으며, 그러므로 반도체 장치의 더 고도한 집적도가 구현될 수 있다.
Claims (6)
- 반도체 기판의 제1 영역과 제2 영역에 도전 패턴을 형성하고, 상기 반도체 기판 상의 상기 도전 패턴의 형상을 따라 제1 절연막을 형성하고, 상기 제1 절연막과의 에칭 선택비를 보장하는 재료를 포함하는 제2 절연막을 그 표면이 평탄하게 되도록 상기 제1 절연막 상에 형성하는 제1 단계;상기 제1 영역에서 적어도 상기 제1 절연막과 상기 제2 절연막 내에 콘택 홀을 형성하고, 상기 제2 절연막과의 에칭 선택비를 보장하며 실리사이드화(silicidation)를 방지하는 재료를 포함하는 측벽을 상기 콘택 홀의 내벽에 형성하는 제2 단계;상기 측벽을 통해 상기 콘택 홀 내에 도전 재료를 매입함으로써 플러그를 형성하는 제3 단계;상기 제2 절연막을 에칭으로 제거하여 상기 플러그와 상기 제1 절연막을 노출시키고, 상기 제2 영역 내의 상기 제1 절연막만을 에치백(etch back)하여 상기 제1 절연막을 포함하는 스페이서 측벽을 상기 제2 영역에서 상기 도전 패턴의 측벽 상에 형성하고, 상기 제2 영역에서 상기 반도체 기판의 표면을 노출시키는 제4 단계;상기 반도체 기판의 상기 노출된 표면 상에 실리사이드층을 형성하는 제5 단계; 및상기 플러그, 상기 제1 절연막 및 상기 도전 패턴 위에 상기 제1 절연막과의 에칭 선택비를 보장하는 재료를 포함하는 제3 절연막을 형성하고, 상기 제3 절연막의 표면을 평탄화하여 상기 플러그의 상면을 노출시키는 제6 단계를 포함하는 반도체 장치 제조 방법.
- 제1항에 있어서,상기 반도체 장치는 그 내부에 메모리 소자와 논리 소자가 결합되어 있고,상기 반도체 기판은 상기 메모리 소자를 상기 제1 영역으로 형성하기 위한 영역과 상기 논리 소자를 상기 제2 영역으로 형성하기 위한 영역을 포함하고,상기 제6 단계 후에, 상기 메모리 소자를 형성하기 위한 상기 영역 내에 커패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제2항에 있어서, 상기 커패시터 형성 단계에서, 상기 제3 절연막 위에 금속 재료를 포함하는 하부 전극을 형성하고, 상기 하부 전극의 표면 상에 커패시터 절연막을 형성하고, 상기 커패시터 절연막의 표면 상에 금속 재료를 포함하는 상부 전극을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 반도체 기판의 제1 영역과 제2 영역에 도전 패턴을 형성하고, 상기 반도체 기판 상의 상기 도전 패턴의 형상을 따라 제1 절연막을 형성하고, 상기 제1 절연막과의 에칭 선택비를 보장하는 재료를 포함하는 제2 절연막을 그 표면이 평탄하게 되도록 상기 제1 절연막 상에 형성하는 제1 단계;상기 제1 영역에서 적어도 상기 제1 절연막과 상기 제2 절연막 내에 상기 반도체 기판에 도달하는 콘택 홀을 형성하고, 상기 콘택 홀 내에 도전 재료를 매입함으로써 플러그를 형성하는 제2 단계;상기 제2 절연막을 에칭으로 제거하여 상기 플러그와 상기 제1 절연막을 노출시키고, 상기 플러그와 상기 제1 절연막 위에 제3 절연막을 형성하는 제3 단계;상기 제2 영역 내의 상기 제3 절연막과 상기 제1 절연막만을 에치백하여 상기 제3 절연막과 상기 제1 절연막을 포함하는 스페이서 측벽을 상기 제2 영역에서 상기 도전 패턴의 측벽 상에 형성하고, 상기 제2 영역에서 상기 반도체 기판의 표면을 노출시키는 제4 단계;상기 반도체 기판의 상기 노출된 표면 상에 실리사이드층을 형성하는 제5 단계; 및상기 플러그와 상기 제1 절연막 위에 상기 제3 절연막과의 에칭 선택비를 보장하는 재료를 포함하는 제4 절연막을 형성하고, 상기 제4 절연막의 표면을 평탄화하여 상기 플러그의 상면을 노출시키는 제6 단계를 포함하는 반도체 장치 제조 방법.
- 제4항에 있어서,상기 반도체 장치는 그 내부에 메모리 소자와 논리 소자가 결합되어 있고,상기 반도체 기판은 상기 메모리 소자를 상기 제1 영역으로 형성하기 위한 영역과 상기 논리 소자를 상기 제2 영역으로 형성하기 위한 영역을 포함하고,상기 제6 단계 후에, 상기 메모리 소자를 형성하기 위한 상기 영역 내에 커패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제5항에 있어서, 상기 커패시터 형성 단계에서, 상기 제4 절연막 위에 금속 재료를 포함하는 하부 전극을 형성하고, 상기 하부 전극의 표면 상에 커패시터 절연막을 형성하고, 상기 커패시터 절연막의 표면 상에 금속 재료를 포함하는 상부 전극을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
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1998
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- 1998-08-06 KR KR1019980032070A patent/KR19990023421A/ko not_active Application Discontinuation
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Also Published As
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| JPH1154724A (ja) | 1999-02-26 |
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