JPH0834304B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0834304B2 JPH0834304B2 JP2252497A JP25249790A JPH0834304B2 JP H0834304 B2 JPH0834304 B2 JP H0834304B2 JP 2252497 A JP2252497 A JP 2252497A JP 25249790 A JP25249790 A JP 25249790A JP H0834304 B2 JPH0834304 B2 JP H0834304B2
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Description
【発明の詳細な説明】 〔概 要〕 半導体装置，とくに，ダイナミック・ランダムアスセ
スメモリに関し、 多層配線における上層配線層との接続部における下層
配線層上に平坦化用の絶縁材料溶液の滞留を回避するこ
とを目的とし， 第１の配線層と，該第１の配線層上に絶縁層を介して
積層された部分を有し且つ該積層部分における該絶縁層
に設けられた開口を通じて該第１の配線層に接続された
第２の配線層と，該積層部分における該第１の配線層の
下に第２の絶縁層を介して積層された部分を有する導電
層パターンとを備えるように半導体装置を構成し，また
は，半導体基板の一表面に画定され複数のメモリセルが
配置されるメモリセル形成領域内における所定領域に不
純物を導入して成るソースおよびドレインと該ソースお
よびドレイン間における該半導体基板表面上にゲート絶
縁膜を介して延在するゲート電極とから成り対応するメ
モリセルのトランスミッションゲートを構成するMISト
ランジスタを形成し，該ソースに接続されたビット線と
該ビット線を覆う絶縁層と該絶縁層に設けられた開口を
通じて該ドレインに接続された蓄積容量電極とを順次形
成し，該蓄積容量電極を覆う誘電体層を形成したのち該
半導体基板表面全体に導電層を形成し，該導電層をパタ
ーニングして該蓄積容量電極の対向電極を形成するとと
もに該メモリセル形成領域外の所定領域に段差緩和パッ
ドを形成し，該対向電極および段差緩和パッドを覆う層
間絶縁層を形成し，少なくとも該段差緩和パッドに延在
する部分を有する下層配線層を該層間絶縁層上に形成
し，該下層配線層の頂部が表出する厚さに制御された絶
縁材料溶液を該層間絶縁層上に塗布して平坦化絶縁層を
形成し，該平坦化絶縁層が形成された該半導体基板表面
全体に第２の層間絶縁層を形成し，該段差緩和パッドに
おける該下層配線層を表出する開口を該第２の層間絶縁
層に形成し，該開口を通じて該下層配線に接続された上
層配線層を該第２の層間絶縁層上に形成する諸工程を含
むように半導体装置の製造方法を構成する。
スメモリに関し、 多層配線における上層配線層との接続部における下層
配線層上に平坦化用の絶縁材料溶液の滞留を回避するこ
とを目的とし， 第１の配線層と，該第１の配線層上に絶縁層を介して
積層された部分を有し且つ該積層部分における該絶縁層
に設けられた開口を通じて該第１の配線層に接続された
第２の配線層と，該積層部分における該第１の配線層の
下に第２の絶縁層を介して積層された部分を有する導電
層パターンとを備えるように半導体装置を構成し，また
は，半導体基板の一表面に画定され複数のメモリセルが
配置されるメモリセル形成領域内における所定領域に不
純物を導入して成るソースおよびドレインと該ソースお
よびドレイン間における該半導体基板表面上にゲート絶
縁膜を介して延在するゲート電極とから成り対応するメ
モリセルのトランスミッションゲートを構成するMISト
ランジスタを形成し，該ソースに接続されたビット線と
該ビット線を覆う絶縁層と該絶縁層に設けられた開口を
通じて該ドレインに接続された蓄積容量電極とを順次形
成し，該蓄積容量電極を覆う誘電体層を形成したのち該
半導体基板表面全体に導電層を形成し，該導電層をパタ
ーニングして該蓄積容量電極の対向電極を形成するとと
もに該メモリセル形成領域外の所定領域に段差緩和パッ
ドを形成し，該対向電極および段差緩和パッドを覆う層
間絶縁層を形成し，少なくとも該段差緩和パッドに延在
する部分を有する下層配線層を該層間絶縁層上に形成
し，該下層配線層の頂部が表出する厚さに制御された絶
縁材料溶液を該層間絶縁層上に塗布して平坦化絶縁層を
形成し，該平坦化絶縁層が形成された該半導体基板表面
全体に第２の層間絶縁層を形成し，該段差緩和パッドに
おける該下層配線層を表出する開口を該第２の層間絶縁
層に形成し，該開口を通じて該下層配線に接続された上
層配線層を該第２の層間絶縁層上に形成する諸工程を含
むように半導体装置の製造方法を構成する。
本発明は，半導体装置，とくに，大容量のダイナミッ
ク・ランダムアクセスメモリに関する。
ク・ランダムアクセスメモリに関する。
半導体装置の高集積化にともなって配線密度が増大
し，多層配線構造が不可欠となっているが，これととも
に配線に起因する表面段差の影響が大きくなっている。
これは，配線層数が増大するにつれ，配線による段差が
蓄積されて大きな段差が蓄積される結果，層間絶縁層表
面に生じる凹部のアスペクト比が大きくなり，この凹部
表面における絶縁層や配線層のカバレッジ率が低下し，
また，配線のパターン精度が低下するためである。
し，多層配線構造が不可欠となっているが，これととも
に配線に起因する表面段差の影響が大きくなっている。
これは，配線層数が増大するにつれ，配線による段差が
蓄積されて大きな段差が蓄積される結果，層間絶縁層表
面に生じる凹部のアスペクト比が大きくなり，この凹部
表面における絶縁層や配線層のカバレッジ率が低下し，
また，配線のパターン精度が低下するためである。
上記のようにして大きな段差を有する表面上に，いわ
ゆるスピンオングラス（SOG）と呼ばれる絶縁材料溶液
を塗布し，凹部を埋めて平坦化する技術が用いられてい
る。しかし，アルミニウムから成る配線がSOG層に接触
して形成されると，断線や多層配線間の接続不良等を生
じやすいことが問題とされている。
ゆるスピンオングラス（SOG）と呼ばれる絶縁材料溶液
を塗布し，凹部を埋めて平坦化する技術が用いられてい
る。しかし，アルミニウムから成る配線がSOG層に接触
して形成されると，断線や多層配線間の接続不良等を生
じやすいことが問題とされている。
通常は,SOGを塗布した表面上に,CVD（化学気相成長）
法による絶縁層を堆積し，この上にアルミニウム配線を
形成する方法が採られている。
法による絶縁層を堆積し，この上にアルミニウム配線を
形成する方法が採られている。
しかしながら，上記のようなCVDによる絶縁層に，下
層配線との接続のためのコンタクトホールを形成した場
合，このコンタクトホールの内壁面にSOG層が表出し，
コンタクトホール内においてアルミニウム配線層のSOG
層が接触することが避けられない。
層配線との接続のためのコンタクトホールを形成した場
合，このコンタクトホールの内壁面にSOG層が表出し，
コンタクトホール内においてアルミニウム配線層のSOG
層が接触することが避けられない。
そこで，コンタクトホールを形成する領域における下
層配線の下または上に，この領域の表面を高くするため
の凸形状層を設けることにより，この領域にSOG層が塗
布されないようにする発明が同一出願人から出願されて
いる。（特願平01−068656号） この凸形状層としては，選択酸化法による分離絶縁層
の形成と同時に下層配線の下に形成された厚い絶縁層，
または，下層配線の上に形成された絶縁層，あるいは，
下層配線の下に絶縁層を介して形成された導電層等が適
宜用いられる。
層配線の下または上に，この領域の表面を高くするため
の凸形状層を設けることにより，この領域にSOG層が塗
布されないようにする発明が同一出願人から出願されて
いる。（特願平01−068656号） この凸形状層としては，選択酸化法による分離絶縁層
の形成と同時に下層配線の下に形成された厚い絶縁層，
または，下層配線の上に形成された絶縁層，あるいは，
下層配線の下に絶縁層を介して形成された導電層等が適
宜用いられる。
本発明は，上記出願発明を，トランスミッションゲー
トを構成するMISトランジスタと記憶容量とから成るダ
イナミック・ランダムアクセスメモリ（DRAM）に適用す
る場合に好適な構造および方法を開示することを目的と
する。
トを構成するMISトランジスタと記憶容量とから成るダ
イナミック・ランダムアクセスメモリ（DRAM）に適用す
る場合に好適な構造および方法を開示することを目的と
する。
上記目的は，第１の配線層と，該第１の配線層上に絶
縁層を介して積層された部分を有し且つ該積層部分にお
ける該絶縁層に設けられた開口を通じて該第１の配線層
に接続された第２の配線層を有し、前記開口部の下に、
段差緩和用のパッドが形成されていることを特徴とする
本発明に係る半導体装置，または，半導体基板の一表面
に画定され複数のメモリセルが配置されるメモリセル形
成領域内における所定領域に不純物を導入して成るソー
スおよびドレインと該ソースおよびドレイン間における
該半導体基板表面上にゲート絶縁膜を介して延在するゲ
ート電極とから成り対応するメモリセルのトトランスミ
ッションゲートを構成するMISトランジスタを形成する
工程と，該ソースに接続されたビット線と該ビット線を
覆う絶縁層と該絶縁層に設けられた開口を通じてドレイ
ンに接続された蓄積容量電極とを順次形成する工程と，
該蓄積容量電極を覆う誘電体層を形成したのち該半導体
基板表面全体に導電層を形成する工程と，該導電層をパ
ターニングして該蓄積容量電極の対向電極を形成すると
ともに該メモリセル形成領域外の所定領域に段差緩和パ
ッドを形成する工程と，該対向電極および段差緩和パッ
ドを覆う層間絶縁層を形成する工程と，少なくとも該段
差緩和パッド上に延在する部分を有する下層配線層を該
層間絶縁層上に形成する工程と，該下層配線層の頂部が
表出する厚さに制御された絶縁材料溶液を該層間絶縁層
上に塗布して平坦化絶縁層を形成する工程と，該平坦化
絶縁層が形成された該半導体基板表面全体に第２の層間
絶縁層を形成する工程と，該段差緩和パッド上における
該下層配線層を表出する開口を該第２の層間絶縁層に形
成する工程と，該開口を通じて該下層配線に接続された
上層配線層を該第２の層間絶縁層上に形成する工程とを
含むことを特徴とする本発明に係る半導体装置の製造方
法，あるいは，半導体基板と，該半導体基板の一表面に
画定された領域であって,MISトランジスタと該MISトラ
ンジスタの有するドレインに接続された記憶容量とから
成るメモリセルの群が各々に形成される複数のメモリセ
ル領域と，該複数のメモリセル領域間における該半導体
基板表面に画定された領域であってセンスアンプが形成
されたセンスアンプ領域と，該記憶容量を構成する対向
電極と同一の導電層から成り該センスアンプ領域に形成
された段差緩和パッドと，該段差緩和パッドが形成され
た該半導体基板表面に形成された第１の絶縁層と，該第
１の絶縁層を介して該段差緩和パッド上に延在する部分
を有し且つ該センスアンプに接続された中間接続導体層
と，該中間接続導体層が形成された該第１の絶縁層を覆
い且つ該中間接続導体層を表出するように厚さが制御さ
れた平坦化絶縁層と，該平坦化絶縁層が形成された該半
導体基板表面を覆う第２の絶縁層と，該複数のメモリセ
ル領域と該スンスアンプ領域を横切るように延在し且つ
該第２の絶縁層に設けられた開口を通じて該中間接続導
体層に接続されたデータ・バスとを備えたことを特徴と
する本発明に係る半導体装置のいずれかによって達成さ
れる。
縁層を介して積層された部分を有し且つ該積層部分にお
ける該絶縁層に設けられた開口を通じて該第１の配線層
に接続された第２の配線層を有し、前記開口部の下に、
段差緩和用のパッドが形成されていることを特徴とする
本発明に係る半導体装置，または，半導体基板の一表面
に画定され複数のメモリセルが配置されるメモリセル形
成領域内における所定領域に不純物を導入して成るソー
スおよびドレインと該ソースおよびドレイン間における
該半導体基板表面上にゲート絶縁膜を介して延在するゲ
ート電極とから成り対応するメモリセルのトトランスミ
ッションゲートを構成するMISトランジスタを形成する
工程と，該ソースに接続されたビット線と該ビット線を
覆う絶縁層と該絶縁層に設けられた開口を通じてドレイ
ンに接続された蓄積容量電極とを順次形成する工程と，
該蓄積容量電極を覆う誘電体層を形成したのち該半導体
基板表面全体に導電層を形成する工程と，該導電層をパ
ターニングして該蓄積容量電極の対向電極を形成すると
ともに該メモリセル形成領域外の所定領域に段差緩和パ
ッドを形成する工程と，該対向電極および段差緩和パッ
ドを覆う層間絶縁層を形成する工程と，少なくとも該段
差緩和パッド上に延在する部分を有する下層配線層を該
層間絶縁層上に形成する工程と，該下層配線層の頂部が
表出する厚さに制御された絶縁材料溶液を該層間絶縁層
上に塗布して平坦化絶縁層を形成する工程と，該平坦化
絶縁層が形成された該半導体基板表面全体に第２の層間
絶縁層を形成する工程と，該段差緩和パッド上における
該下層配線層を表出する開口を該第２の層間絶縁層に形
成する工程と，該開口を通じて該下層配線に接続された
上層配線層を該第２の層間絶縁層上に形成する工程とを
含むことを特徴とする本発明に係る半導体装置の製造方
法，あるいは，半導体基板と，該半導体基板の一表面に
画定された領域であって,MISトランジスタと該MISトラ
ンジスタの有するドレインに接続された記憶容量とから
成るメモリセルの群が各々に形成される複数のメモリセ
ル領域と，該複数のメモリセル領域間における該半導体
基板表面に画定された領域であってセンスアンプが形成
されたセンスアンプ領域と，該記憶容量を構成する対向
電極と同一の導電層から成り該センスアンプ領域に形成
された段差緩和パッドと，該段差緩和パッドが形成され
た該半導体基板表面に形成された第１の絶縁層と，該第
１の絶縁層を介して該段差緩和パッド上に延在する部分
を有し且つ該センスアンプに接続された中間接続導体層
と，該中間接続導体層が形成された該第１の絶縁層を覆
い且つ該中間接続導体層を表出するように厚さが制御さ
れた平坦化絶縁層と，該平坦化絶縁層が形成された該半
導体基板表面を覆う第２の絶縁層と，該複数のメモリセ
ル領域と該スンスアンプ領域を横切るように延在し且つ
該第２の絶縁層に設けられた開口を通じて該中間接続導
体層に接続されたデータ・バスとを備えたことを特徴と
する本発明に係る半導体装置のいずれかによって達成さ
れる。
大容量のDRAMにおいては，第３図に示すように，ワー
ド線（WL）の線幅縮小にともなう高抵抗を補償するため
のバスライン（WB），および，異なるセンスアンプ領域
間を接続するデータバスライン（DB）を２層アルミニウ
ム配線構造を用いて形成することが行われている。
ド線（WL）の線幅縮小にともなう高抵抗を補償するため
のバスライン（WB），および，異なるセンスアンプ領域
間を接続するデータバスライン（DB）を２層アルミニウ
ム配線構造を用いて形成することが行われている。
ワード線（WL）に対するバスライン（WB）は，トラン
スミッションゲートやセンスアンプを構成するMISトラ
ンジスタおよび記憶容量が形成された半導体基板１上
に，絶縁層２を介して，紙面に垂直方向に延在するワー
ド線（WL）と平行に敷設されたアルミニウムから成る配
線であって，その途中にワード線（WL）との接続ノード
（図示省略）が設けられる。通常，バスライン（WB）は
２層アルミニウム配線の下層で構成され，その端部はワ
ードデコーダ（図示省略）に接続される。
スミッションゲートやセンスアンプを構成するMISトラ
ンジスタおよび記憶容量が形成された半導体基板１上
に，絶縁層２を介して，紙面に垂直方向に延在するワー
ド線（WL）と平行に敷設されたアルミニウムから成る配
線であって，その途中にワード線（WL）との接続ノード
（図示省略）が設けられる。通常，バスライン（WB）は
２層アルミニウム配線の下層で構成され，その端部はワ
ードデコーダ（図示省略）に接続される。
一方，データバスライン（DB）は，メモリセルが形成
されるメモリセル領域上を横切って，異なったセンスア
ンプ領域間を相互接続し，通常,2層アルミニウム配線の
上層で構成される。したがって，ワード線（WL）に対す
るバスライン（WB）と同一の下層アルミニウム配線から
成る中間接続導体層３を介してセンスアンプ領域と接続
される。すなわち、データバスライン（DB）は,2層アル
ミニウム配線間に介在する絶縁層４に設けられたコンタ
クトホールを通じて中間接続導体層３に接続されること
になる。
されるメモリセル領域上を横切って，異なったセンスア
ンプ領域間を相互接続し，通常,2層アルミニウム配線の
上層で構成される。したがって，ワード線（WL）に対す
るバスライン（WB）と同一の下層アルミニウム配線から
成る中間接続導体層３を介してセンスアンプ領域と接続
される。すなわち、データバスライン（DB）は,2層アル
ミニウム配線間に介在する絶縁層４に設けられたコンタ
クトホールを通じて中間接続導体層３に接続されること
になる。
ところが，センスアンプ領域には，メモリセル領域に
おける記憶容量の蓄積電極（SE）および対向電極（CE）
を構成する導体層が残されないため，前記バスラインの
下地となる絶縁層２の表面が低くなっている。したがっ
て，平坦化のためにSOG層を塗布した場合，前記データ
バスライン（DB）と中間接続導体層３とを接続するため
のコンタクトホール内にSOG層５が表出し，前記のよう
な問題点を生じる。なお，蓄積電極（SE）と対向電極
（CE）との間に存在する誘電体層が図示省略されてい
る。
おける記憶容量の蓄積電極（SE）および対向電極（CE）
を構成する導体層が残されないため，前記バスラインの
下地となる絶縁層２の表面が低くなっている。したがっ
て，平坦化のためにSOG層を塗布した場合，前記データ
バスライン（DB）と中間接続導体層３とを接続するため
のコンタクトホール内にSOG層５が表出し，前記のよう
な問題点を生じる。なお，蓄積電極（SE）と対向電極
（CE）との間に存在する誘電体層が図示省略されてい
る。
そこで本発明においては，第１図の原理説明図に示す
ように，前記中間接続導体層３が形成される領域に，メ
モリセルの対向電極（SE）と同一の導体層から成る段差
緩和パッド７を設け，絶縁層２表面の段差を小さくして
から，中間接続導体層３を形成する。その結果，前記中
間接続導体層３上におけるSOG層５の滞留が回避され
る。同図には，段差緩和パッド７の下にSi3N4膜６が積
層されている場合が示されている。Si3N4膜６は，蓄積
電極（SE）のフィンの下部にも対向電極（CE）を埋め込
むために，このフィン下部に存在していたSiO2膜を選択
除去する際のエッチング・ストッパとして設けらたもの
の一部であり，段差緩和パッド７の効果を増強するため
に有効である。ただし，対向電極（CE）の形状によっ
て，常に用いられるとは限らない。
ように，前記中間接続導体層３が形成される領域に，メ
モリセルの対向電極（SE）と同一の導体層から成る段差
緩和パッド７を設け，絶縁層２表面の段差を小さくして
から，中間接続導体層３を形成する。その結果，前記中
間接続導体層３上におけるSOG層５の滞留が回避され
る。同図には，段差緩和パッド７の下にSi3N4膜６が積
層されている場合が示されている。Si3N4膜６は，蓄積
電極（SE）のフィンの下部にも対向電極（CE）を埋め込
むために，このフィン下部に存在していたSiO2膜を選択
除去する際のエッチング・ストッパとして設けらたもの
の一部であり，段差緩和パッド７の効果を増強するため
に有効である。ただし，対向電極（CE）の形状によっ
て，常に用いられるとは限らない。
なお，メモリセルの蓄積電極（SE）を構成する導体層
を用いて段差緩和パッド７を形成するのは適当ではな
い。なぜならば，この段差緩和パッド７上には対向電極
（CE）を構成する導体層が積層され，これをパターンニ
ングした際に位置ずれを生じた場合に，むしろ段差を増
強してしまうおそれがあるためである。したがって，対
向電極（CE）を構成する導体層のような，できるだけ後
の工程で形成される層を用いて段差緩和パッド７を形成
するのが望ましいわけである。
を用いて段差緩和パッド７を形成するのは適当ではな
い。なぜならば，この段差緩和パッド７上には対向電極
（CE）を構成する導体層が積層され，これをパターンニ
ングした際に位置ずれを生じた場合に，むしろ段差を増
強してしまうおそれがあるためである。したがって，対
向電極（CE）を構成する導体層のような，できるだけ後
の工程で形成される層を用いて段差緩和パッド７を形成
するのが望ましいわけである。
以下本発明の実施例の工程を第２図を参照して説明す
る。
る。
同図（ａ）に示すように，例えばシリコンから成る半
導体基板１表面に画定されたトランジスタ形成領域の周
囲に，例えば周知のLOCOS（Local Oxidation of Silico
n）法により分離絶縁層10を形成する。同図には，メモ
リセル領域におけるトランスミッションゲートを構成す
るMISトランジスタ形成領域を画定する分離絶縁層10が
示されている。
導体基板１表面に画定されたトランジスタ形成領域の周
囲に，例えば周知のLOCOS（Local Oxidation of Silico
n）法により分離絶縁層10を形成する。同図には，メモ
リセル領域におけるトランスミッションゲートを構成す
るMISトランジスタ形成領域を画定する分離絶縁層10が
示されている。
次いで，第１の多結晶シリコン層から成るワード線
（WL）を形成する。ワード線（WL）は，トランスミッシ
ョンゲートを構成するMISトランジスタのゲート電極を
兼ねていることは周知の通りである。また，前記第１の
多結晶シリコン層は，例えばセンスアンプを構成する図
示しないMISトランジスタのゲート電極を構成するよう
にパターンニングされることも言うまでもない。
（WL）を形成する。ワード線（WL）は，トランスミッシ
ョンゲートを構成するMISトランジスタのゲート電極を
兼ねていることは周知の通りである。また，前記第１の
多結晶シリコン層は，例えばセンスアンプを構成する図
示しないMISトランジスタのゲート電極を構成するよう
にパターンニングされることも言うまでもない。
上記ゲート電極と分離絶縁層10をマスクとして半導体
基板１に所定の導電型の不純物をイオン注入して，上記
の各MISトランジスタのソースおよびドレインを形成す
る。同図には，トランスミッションゲートを構成するMI
Sトランジスタのソース11およびドレイン12が示されて
いる。
基板１に所定の導電型の不純物をイオン注入して，上記
の各MISトランジスタのソースおよびドレインを形成す
る。同図には，トランスミッションゲートを構成するMI
Sトランジスタのソース11およびドレイン12が示されて
いる。
次いで，層間絶縁層14を形成したのち，第２の多結晶
シリコン層から成るビット線（BL）を形成する。第２の
多結晶シリコン層は，例えばセンシアンプ領域における
MISトランジスタの相互配線を構成するようにパターン
ニングされることは言うまでもない。
シリコン層から成るビット線（BL）を形成する。第２の
多結晶シリコン層は，例えばセンシアンプ領域における
MISトランジスタの相互配線を構成するようにパターン
ニングされることは言うまでもない。
次いで，ビット線（BL）を覆う層間絶縁層15を形成
し，層間絶縁層15上にSi3N4膜16および絶縁層17を順次
形成する。層間絶縁層15および絶縁層17はSiO2から成
る。そして，絶縁層17,Si3N4膜16,層間絶縁層15および1
4を貫通し，ドレイン12を表出する開口を形成したの
ち，絶縁層17上に，第３の多結晶シリコン層を堆積し，
これをパターンニングして，蓄積電極（SE）を形成す
る。蓄積電極（SE）は前記開口を通じてドレイン12に接
続されている。
し，層間絶縁層15上にSi3N4膜16および絶縁層17を順次
形成する。層間絶縁層15および絶縁層17はSiO2から成
る。そして，絶縁層17,Si3N4膜16,層間絶縁層15および1
4を貫通し，ドレイン12を表出する開口を形成したの
ち，絶縁層17上に，第３の多結晶シリコン層を堆積し，
これをパターンニングして，蓄積電極（SE）を形成す
る。蓄積電極（SE）は前記開口を通じてドレイン12に接
続されている。
次いで,SiO2から成る絶縁層17を，例えば弗酸溶液を
用いてエッチングにより除去する。このエッチングにお
いて,Si3N4膜６がストッパとして機能する。その結果，
蓄積電極（SE）のフィンの下部には，同図（ｂ）に示す
ように，空隙が形成される。
用いてエッチングにより除去する。このエッチングにお
いて,Si3N4膜６がストッパとして機能する。その結果，
蓄積電極（SE）のフィンの下部には，同図（ｂ）に示す
ように，空隙が形成される。
次いで，周知の減圧下におけるCVD（化学気相成長）
法により，半導体基板１表面に，例えばSi3N4膜（図示
省略）を堆積する。このSi3N4膜は，記憶容量の誘電体
膜を構成するに必要かつ充分な厚さとし，蓄積電極（S
F）のフィンの下部においける前記空隙を埋めることは
ない。
法により，半導体基板１表面に，例えばSi3N4膜（図示
省略）を堆積する。このSi3N4膜は，記憶容量の誘電体
膜を構成するに必要かつ充分な厚さとし，蓄積電極（S
F）のフィンの下部においける前記空隙を埋めることは
ない。
次いで，半導体基板１表面に第４の多結晶シリコン層
を堆積し，これをパターンニングして，同図（ｃ）に示
すように，対向電極（CE）を形成するとともに，センス
アンプ領域に段差緩和パッド７を形成する。前記第４の
多結晶シリコン層は，蓄積電極（SE）のフィンの下部に
おける前記空隙を埋めるに充分な厚さを有する。そのの
ち，対向電極（CE）と段差緩和のパッド７から表出する
Si3N4膜６を選択エッチングする。
を堆積し，これをパターンニングして，同図（ｃ）に示
すように，対向電極（CE）を形成するとともに，センス
アンプ領域に段差緩和パッド７を形成する。前記第４の
多結晶シリコン層は，蓄積電極（SE）のフィンの下部に
おける前記空隙を埋めるに充分な厚さを有する。そのの
ち，対向電極（CE）と段差緩和のパッド７から表出する
Si3N4膜６を選択エッチングする。
次いで，同図（ｄ）に示すように，半導体基板１表面
全体に，例えばBPSG（硼燐酸ガラス）から成る絶縁層２
を形成する。センスアンプ領域において，段差緩和パッ
ド７の下のみにSi3N4膜６を残すことにより，絶縁層２
表面の段差がより低減される。
全体に，例えばBPSG（硼燐酸ガラス）から成る絶縁層２
を形成する。センスアンプ領域において，段差緩和パッ
ド７の下のみにSi3N4膜６を残すことにより，絶縁層２
表面の段差がより低減される。
次いで，絶縁層２表面に，アルミニウム層またはアル
ミニウム合金層を堆積し，これわパターンニングして，
同図（ｅ）に示すように，ワード線（WL）上に平行に延
在するバスライン（WB）を形成するとともに，センシア
ンプ領域に，中間接続導体層３を形成する。なお，中間
接続導体層３は孤立したパターンであって，センスアン
プ領域におけるMISトランジスタ等との接続とのため
に，上記アルミニウム層等の堆積の前に，絶縁層２に所
要のコンタクトホールを形成しておくことは言うまでも
ない。
ミニウム合金層を堆積し，これわパターンニングして，
同図（ｅ）に示すように，ワード線（WL）上に平行に延
在するバスライン（WB）を形成するとともに，センシア
ンプ領域に，中間接続導体層３を形成する。なお，中間
接続導体層３は孤立したパターンであって，センスアン
プ領域におけるMISトランジスタ等との接続とのため
に，上記アルミニウム層等の堆積の前に，絶縁層２に所
要のコンタクトホールを形成しておくことは言うまでも
ない。
次いで，同図（ｆ）に示すように，半導体基板１表面
全体に，例えばBPSGから成る絶縁層18を形成する。絶縁
層18は，アルミニウム等から成るバスライン（WB）およ
び中間接続導体層３の表面にヒロックと呼ばれる突起が
生じるのを防止する目的で形成され，その厚さは実質的
に無視できる程度に小さい。
全体に，例えばBPSGから成る絶縁層18を形成する。絶縁
層18は，アルミニウム等から成るバスライン（WB）およ
び中間接続導体層３の表面にヒロックと呼ばれる突起が
生じるのを防止する目的で形成され，その厚さは実質的
に無視できる程度に小さい。
次いで，半導体基板１表面全体に,SOG層５を塗布した
のち,SOG層５上に，例えばBPSGから成る絶縁層４を形成
する。そして，絶縁層４に，中間接続導体層３を表出す
る開口20を形成する。そののち，絶縁層４上に，アルミ
ニウム層またはアルミニウム合金層を堆積し，これをパ
ターンニングして，第１図に示したように，データバス
ライン（DB）を形成する。
のち,SOG層５上に，例えばBPSGから成る絶縁層４を形成
する。そして，絶縁層４に，中間接続導体層３を表出す
る開口20を形成する。そののち，絶縁層４上に，アルミ
ニウム層またはアルミニウム合金層を堆積し，これをパ
ターンニングして，第１図に示したように，データバス
ライン（DB）を形成する。
上記の説明から明らかなように，本発明によれば，セ
ンスアンプ領域における絶縁層２表面は，段差緩和パッ
ド７により段差が低減されておいるために，半導体基板
１表面全体を平坦化するに充分な厚さに塗布されたSOG
層５が，中間接続導体層３上に滞留することがなく，し
たがって，絶縁層４に設けられた開口20の側壁にSOG層
５が表出しない。したがって，アルミニウム等から成る
配線がSOG層と接触した場合に生じる断線や多層配線間
の接続不良が回避される。また，センスアンプ領域にお
ける絶縁層２および絶縁層４の表面の段差が低減され，
中間接続導体層３やデータバス（DB）を構成するアルミ
ニウム層等を堆積する際のカバレッジが改善される。そ
の結果，微細な多層配線を必要とする大容量DRAMの信頼
性ならびに製造歩留りを向上可能とする効果がある。
ンスアンプ領域における絶縁層２表面は，段差緩和パッ
ド７により段差が低減されておいるために，半導体基板
１表面全体を平坦化するに充分な厚さに塗布されたSOG
層５が，中間接続導体層３上に滞留することがなく，し
たがって，絶縁層４に設けられた開口20の側壁にSOG層
５が表出しない。したがって，アルミニウム等から成る
配線がSOG層と接触した場合に生じる断線や多層配線間
の接続不良が回避される。また，センスアンプ領域にお
ける絶縁層２および絶縁層４の表面の段差が低減され，
中間接続導体層３やデータバス（DB）を構成するアルミ
ニウム層等を堆積する際のカバレッジが改善される。そ
の結果，微細な多層配線を必要とする大容量DRAMの信頼
性ならびに製造歩留りを向上可能とする効果がある。
第１図は本発明の原理説明図， 第２図は本発明の実施例の工程説明図， 第３図は従来の問題点説明図 である。 図において， １は半導体基板,2と４と17と18は絶縁層， ３は中間接続導体層,5はSOG層， ６はSi3N4膜,7は段差緩和パッド， 10は分離絶縁層,11はソース， 12はドレイン,14と15は層間絶縁層， 20は開口 である。
Claims (3)
- 【請求項１】メモリセル領域およびセンスアンプ領域を
含む領域上に形成された第１の配線層と、該第１の配線
上に形成された絶縁層と、該絶縁層上に形成された第２
の配線層とを有し、前記センスアンプ領域において、前
記絶縁層に形成された開口部を介して前記第１の配線層
と前記第２の配線層とが接続され、かつ、前記開口部の
下部には、段差緩和用のパッドが形成されていることを
特徴とする半導体装置。 - 【請求項２】半導体基板と、 該半導体基板の一表面に画定された領域であって、MIS
トランジスタと該MISトランジスタの有するドレインに
接続された記憶容量とから成るメモリセルの郡が各々に
形成される複数のメモリセル領域と、 該複数のメモリセル領域間における該半導体基板表面に
画定された領域であってセンスアンプが形成されたセン
スアンプ領域と、 該記憶容量を構成する対向電極と同一の導電層から成り
該センスアンプ領域に形成された段差緩和パッドと、 該段差緩和パッドが形成された該半導体基板表面に形成
された第１の絶縁層と、 該第１の絶縁層を介して該段差緩和パッド上に延在する
部分を有し且つ該センスアンプに接続された中間接続導
体層と、 該中間接続導体層が形成された該第１の絶縁層を覆い且
つ該中間接続導体層を表出するように厚さが制御された
平坦化絶縁層と、 該平坦化絶縁層が形成された該半導体基板表面を覆う第
２の絶縁層と、 該複数のメモリセル領域と該センスアンプ領域を横切る
ように延在し且つ該第２の絶縁層に設けられた開口を通
じて該中間接続導体層に接続されたデータ・バス とを備えたことを特徴とする半導体装置。 - 【請求項３】半導体基板の一表面に画定され複数のメモ
リセルが配置されるメモリセル形成領域内における所定
領域に不純物を導入して成るソースおよびドレインと該
ソースおよびドレイン間における該半導体基板表面上に
ゲート絶縁膜を介して延在するゲート電極とから成り対
応するメモリセルのトランスミッションゲートを構成す
るMISトランジスタを形成する工程と、 該ソースに接続されたビット線と該ビット線を覆う絶縁
層と該絶縁層に設けられた開口を通じて該ドレインに接
続された蓄積容量電極とを順次形成する工程と、 該蓄積容量電極を覆う誘電体層を形成したのち該半導体
基板表面全体に導電層を形成する工程と、 該導電層をパターンニングして該蓄積容量電極の対向電
極を形成するとともに該メモリセル形成領域外の所定領
域に段差緩和パッドを形成する工程と、 該対向電極および段差緩和パッドを覆う層間絶縁層を形
成する工程と、 少なくとも該段差緩和パッド上に延在する部分を有する
下層配線層を該層間絶縁層上に形成する工程と、 該下層配線層の頂部が表出する厚さに制御された絶縁材
料溶液を該層間絶縁層上に塗布して平坦化絶縁層を形成
する工程と、 該平坦化絶縁層が形成された該半導体基板表面全体に第
２の層間絶縁層を形成する工程と、 該段差緩和パッド上における該下層配線層を表出する開
口を該第２の層間絶縁層に形成する工程と、 該開口を通じて該下層配線に接続された上層配線層を該
第２の層間絶縁層上に形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2252497A JPH0834304B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体装置およびその製造方法 |
| EP91115749A EP0476584B1 (en) | 1990-09-20 | 1991-09-17 | Dynamic random access memory having an elevated contact |
| US07/762,117 US5245205A (en) | 1990-09-20 | 1991-09-19 | Dynamic random access memory having a reliable contact |
| KR1019910016568A KR960001333B1 (ko) | 1990-09-20 | 1991-09-20 | 신뢰성이 높은 콘택트를 갖는 dram |
| US08/049,326 US5288655A (en) | 1990-09-20 | 1993-04-21 | Method of making dynamic random access memory having a reliable contact |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2252497A JPH0834304B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04130664A JPH04130664A (ja) | 1992-05-01 |
| JPH0834304B2 true JPH0834304B2 (ja) | 1996-03-29 |
Family
ID=17238198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2252497A Expired - Fee Related JPH0834304B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5245205A (ja) |
| EP (1) | EP0476584B1 (ja) |
| JP (1) | JPH0834304B2 (ja) |
| KR (1) | KR960001333B1 (ja) |
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| US5591659A (en) * | 1992-04-16 | 1997-01-07 | Fujitsu Limited | Process of producing a semiconductor device in which a height difference between a memory cell area and a peripheral area is eliminated |
| JP3197064B2 (ja) * | 1992-07-17 | 2001-08-13 | 株式会社東芝 | 半導体記憶装置 |
| KR960003771B1 (ko) * | 1992-08-08 | 1996-03-22 | 삼성전자주식회사 | 반도체 메모리장치 |
| JPH0745717A (ja) * | 1993-07-29 | 1995-02-14 | Oki Electric Ind Co Ltd | 半導体メモリ装置及びその製造方法 |
| KR950012731A (ko) * | 1993-10-25 | 1995-05-16 | 사토 후미오 | 반도체기억장치 및 그 제조방법 |
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| JP3304635B2 (ja) * | 1994-09-26 | 2002-07-22 | 三菱電機株式会社 | 半導体記憶装置 |
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| JPH03109765A (ja) * | 1989-09-25 | 1991-05-09 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1990
- 1990-09-20 JP JP2252497A patent/JPH0834304B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-17 EP EP91115749A patent/EP0476584B1/en not_active Expired - Lifetime
- 1991-09-19 US US07/762,117 patent/US5245205A/en not_active Expired - Fee Related
- 1991-09-20 KR KR1019910016568A patent/KR960001333B1/ko not_active IP Right Cessation
-
1993
- 1993-04-21 US US08/049,326 patent/US5288655A/en not_active Expired - Fee Related
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|---|---|---|---|---|
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