JPH0745717A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- JPH0745717A JPH0745717A JP5188508A JP18850893A JPH0745717A JP H0745717 A JPH0745717 A JP H0745717A JP 5188508 A JP5188508 A JP 5188508A JP 18850893 A JP18850893 A JP 18850893A JP H0745717 A JPH0745717 A JP H0745717A
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- semiconductor memory
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- H10B12/01—Manufacture or treatment
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- H10B12/05—Making the transistor
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 動作速度をより高速化することができる半導
体メモリ装置及びその製造方法の提供。 【構成】 シリコン基板５０上の、メモリセルとなる領
域の素子領域５６においてＭＯＳＦＥＴとして動作し、
複数のメモリセルをそれぞれ構成するゲート電極５８を
それぞれを個別に設ける。ゲート電極の上側には第１及
び第２層間絶縁膜が設けられ、その上にはジャンプ配線
６６が設けられている。このジャンプ配線６６は、メモ
リセルが形成されたメモリセルパターン領域内で、ジャ
ンプコンタクト６４を介して個々のゲート電極５８毎に
直接電気的に接続されている。
体メモリ装置及びその製造方法の提供。 【構成】 シリコン基板５０上の、メモリセルとなる領
域の素子領域５６においてＭＯＳＦＥＴとして動作し、
複数のメモリセルをそれぞれ構成するゲート電極５８を
それぞれを個別に設ける。ゲート電極の上側には第１及
び第２層間絶縁膜が設けられ、その上にはジャンプ配線
６６が設けられている。このジャンプ配線６６は、メモ
リセルが形成されたメモリセルパターン領域内で、ジャ
ンプコンタクト６４を介して個々のゲート電極５８毎に
直接電気的に接続されている。
Description
【０００１】
【産業上の利用分野】この発明は、電荷印加配線、特に
ジャンプ配線を有する半導体メモリ装置の構造及びその
製造方法に関する。
ジャンプ配線を有する半導体メモリ装置の構造及びその
製造方法に関する。
【０００２】
【従来の技術】従来、大規模集積回路（ＬＳＩ）におい
ては、高集積化、多機能化、低消費電力化といった多く
の要求項目があり、それらを実現させていくための手段
として、より微細な回路パターンを形成することが要求
されている。ＬＳＩの中でも、ダイナミックラム（ＤＲ
ＡＭ）等の半導体メモリ装置では、これらの要求項目と
同時に高速化も非常に重要な要求項目となってきてい
る。このため、回路パターンや配線材料について様々な
改良が考えられている。
ては、高集積化、多機能化、低消費電力化といった多く
の要求項目があり、それらを実現させていくための手段
として、より微細な回路パターンを形成することが要求
されている。ＬＳＩの中でも、ダイナミックラム（ＤＲ
ＡＭ）等の半導体メモリ装置では、これらの要求項目と
同時に高速化も非常に重要な要求項目となってきてい
る。このため、回路パターンや配線材料について様々な
改良が考えられている。
【０００３】以下、この発明の説明に先立ち、この発明
の理解を容易にするため、従来のジャンプ配線を有する
半導体メモリ装置について、図面を参照して説明する。
図６は、従来の半導体メモリ装置の説明に供する平面図
であり、メモリセルが形成されたメモリセルパターン領
域の一部分を示している。図７は、図６のＡ−Ａ線に沿
って切って示した断面図である。尚、図６では、各層間
絶縁膜及びプレート電極を除いた状態で図示している。
また、図６では、ゲート電極を斜線を付して図示してい
る。
の理解を容易にするため、従来のジャンプ配線を有する
半導体メモリ装置について、図面を参照して説明する。
図６は、従来の半導体メモリ装置の説明に供する平面図
であり、メモリセルが形成されたメモリセルパターン領
域の一部分を示している。図７は、図６のＡ−Ａ線に沿
って切って示した断面図である。尚、図６では、各層間
絶縁膜及びプレート電極を除いた状態で図示している。
また、図６では、ゲート電極を斜線を付して図示してい
る。
【０００４】従来例の半導体メモリ装置は、シリコン基
板１０上に、素子領域１２及び素子分離領域１４が設け
てあり、素子分離領域１４にはフィールド酸化膜１６が
形成されている。また、図示はしないが、フィールド酸
化膜１６の下には素子分離用不純物拡散層（チャネルス
トッパ）が設けてある。シリコン基板１０上には、ゲー
ト電極配線１８が形成してある。このゲート電極配線１
８は、メモリセルが形成されたメモリセルパターン領域
を横断して設けてあり、各メモリセルのスイッチング素
子（この場合は、ＭＯＳＦＥＴ）の制御電極として動作
するゲート電極１８ａと、これらゲート電極１８ａ間を
結ぶ配線とを兼ねている。そして、このゲート電極配線
１８は、１５００〜４０００Ａ°（Ａ°はオングストロ
ームを表す）の膜厚を有し、ポリシリコン膜または、タ
ングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔ
ｉ）といった高融点金属膜または、これら高融点金属と
シリコン（Ｓｉ）との共晶膜によって形成してある。ま
た、図示はしないが、１００〜３００Ａ°の厚さのゲー
ト絶縁膜が、素子領域１２のシリコン基板１０とゲート
電極配線１８との間に介在している。
板１０上に、素子領域１２及び素子分離領域１４が設け
てあり、素子分離領域１４にはフィールド酸化膜１６が
形成されている。また、図示はしないが、フィールド酸
化膜１６の下には素子分離用不純物拡散層（チャネルス
トッパ）が設けてある。シリコン基板１０上には、ゲー
ト電極配線１８が形成してある。このゲート電極配線１
８は、メモリセルが形成されたメモリセルパターン領域
を横断して設けてあり、各メモリセルのスイッチング素
子（この場合は、ＭＯＳＦＥＴ）の制御電極として動作
するゲート電極１８ａと、これらゲート電極１８ａ間を
結ぶ配線とを兼ねている。そして、このゲート電極配線
１８は、１５００〜４０００Ａ°（Ａ°はオングストロ
ームを表す）の膜厚を有し、ポリシリコン膜または、タ
ングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔ
ｉ）といった高融点金属膜または、これら高融点金属と
シリコン（Ｓｉ）との共晶膜によって形成してある。ま
た、図示はしないが、１００〜３００Ａ°の厚さのゲー
ト絶縁膜が、素子領域１２のシリコン基板１０とゲート
電極配線１８との間に介在している。
【０００５】ゲート電極１８は、フィールド酸化膜１６
上にも形成されており、隣り合う素子領域１２上へ延在
して配置されている。
上にも形成されており、隣り合う素子領域１２上へ延在
して配置されている。
【０００６】ゲート電極１８上を含むシリコン基板１０
及びフィールド酸化膜１６上には、第１層間絶縁膜２０
が形成されている。第１層間絶縁膜２０は、厚さ１５０
０〜６０００Ａ°の膜厚を有する酸化膜からなる。
及びフィールド酸化膜１６上には、第１層間絶縁膜２０
が形成されている。第１層間絶縁膜２０は、厚さ１５０
０〜６０００Ａ°の膜厚を有する酸化膜からなる。
【０００７】尚、図７の断面図では示さないが、この第
１層間絶縁膜２０上には、ビット線３８が形成されてい
る。このビット線３８は、膜厚が１５００〜４０００Ａ
°程度の、ポリシリコン膜、高融点金属膜または高融点
金属とシリコンとの共晶膜からなり、ビットコンタクト
４０において、素子領域１２のシリコン基板１０と電気
的に接続している。
１層間絶縁膜２０上には、ビット線３８が形成されてい
る。このビット線３８は、膜厚が１５００〜４０００Ａ
°程度の、ポリシリコン膜、高融点金属膜または高融点
金属とシリコンとの共晶膜からなり、ビットコンタクト
４０において、素子領域１２のシリコン基板１０と電気
的に接続している。
【０００８】ビット線３８を含む第１層間絶縁膜２０上
には、第２層間絶縁膜２２が形成されている。この第２
の層間絶縁膜２２は、厚さ２０００〜８０００Ａ°の膜
厚を有する酸化膜からなる。
には、第２層間絶縁膜２２が形成されている。この第２
の層間絶縁膜２２は、厚さ２０００〜８０００Ａ°の膜
厚を有する酸化膜からなる。
【０００９】素子領域１２上の第１及び第２層間絶縁膜
２０及び２２の部分には、コンタクトパターン（以下、
セルコンタクトとも称する）２４が形成されている。こ
のセルコンタクト２４及びその周囲の第２絶縁膜２２上
にはスタックドキャパシタ２６が形成されている。この
スタックドキャパシタ２６は、膜厚がそれぞれ５００〜
４０００Ａ°のストレージ電極２８及びプレート電極３
０が積層されてなり、このストレージ電極２８はセルコ
ンタクト２４に露出したシリコン基板１０と電気的な導
通がとれている。また、ストレージ電極２８及びプレー
ト電極３０間には厚さ５０〜３００Ａ°程度の非常に薄
い酸化膜、または、酸化膜及び窒化膜（Ｓｉ3 Ｎ4 膜）
からなる絶縁膜（図示せず）が形成されている。このス
トレージ電極２８とプレート電極３０との対向面積が広
い程、このストレージ電極２８に蓄えられる、ビット信
号となり得る電荷量が大きくなる。例えば、回路動作上
の不良となり得るソフトエラーの発生頻度を抑えたり、
ビット信号を受けて起動する回路（例えばセンスアンプ
回路）の動作マージンが増加するといった利点を有する
ため、ストレージ電極２８の面積は可能な限り大きく形
成することが求められている。
２０及び２２の部分には、コンタクトパターン（以下、
セルコンタクトとも称する）２４が形成されている。こ
のセルコンタクト２４及びその周囲の第２絶縁膜２２上
にはスタックドキャパシタ２６が形成されている。この
スタックドキャパシタ２６は、膜厚がそれぞれ５００〜
４０００Ａ°のストレージ電極２８及びプレート電極３
０が積層されてなり、このストレージ電極２８はセルコ
ンタクト２４に露出したシリコン基板１０と電気的な導
通がとれている。また、ストレージ電極２８及びプレー
ト電極３０間には厚さ５０〜３００Ａ°程度の非常に薄
い酸化膜、または、酸化膜及び窒化膜（Ｓｉ3 Ｎ4 膜）
からなる絶縁膜（図示せず）が形成されている。このス
トレージ電極２８とプレート電極３０との対向面積が広
い程、このストレージ電極２８に蓄えられる、ビット信
号となり得る電荷量が大きくなる。例えば、回路動作上
の不良となり得るソフトエラーの発生頻度を抑えたり、
ビット信号を受けて起動する回路（例えばセンスアンプ
回路）の動作マージンが増加するといった利点を有する
ため、ストレージ電極２８の面積は可能な限り大きく形
成することが求められている。
【００１０】スタックドキャパシタ２６上には、厚さ４
０００〜１００００Ａ°程度の膜厚を有する酸化膜から
なる第３酸化膜３２が形成されている。第３酸化膜３２
上には、ジャンプ配線３４が形成されている。このジャ
ンプ配線３４は、各ゲート電極配線１８の上側に、メモ
リセルパターン領域を横断して設けてあり、厚さ２００
０〜８０００Ａ°程度のアルミニウムを主成分とする金
属膜または高融点金属を主成分とする金属膜からなり、
ゲート電極配線１８と同じ数だけ形成されている。ま
た、このジャンプ配線３４とゲート電極配線１８とは、
メモリセルが形成されているメモリセルパターン領域の
外のコンタクトパターン（以下、ジャンプコンタクトと
も称する）（図示せず）において、電気的に接続してい
る。
０００〜１００００Ａ°程度の膜厚を有する酸化膜から
なる第３酸化膜３２が形成されている。第３酸化膜３２
上には、ジャンプ配線３４が形成されている。このジャ
ンプ配線３４は、各ゲート電極配線１８の上側に、メモ
リセルパターン領域を横断して設けてあり、厚さ２００
０〜８０００Ａ°程度のアルミニウムを主成分とする金
属膜または高融点金属を主成分とする金属膜からなり、
ゲート電極配線１８と同じ数だけ形成されている。ま
た、このジャンプ配線３４とゲート電極配線１８とは、
メモリセルが形成されているメモリセルパターン領域の
外のコンタクトパターン（以下、ジャンプコンタクトと
も称する）（図示せず）において、電気的に接続してい
る。
【００１１】ジャンプ配線３４上には、膜厚が５０００
〜１５０００Ａ°程度の酸化膜からなる第４層間絶縁膜
３６が形成されている。
〜１５０００Ａ°程度の酸化膜からなる第４層間絶縁膜
３６が形成されている。
【００１２】次に、半導体メモリ装置を構成するメモリ
セル及びそのスイッチング機能の理解を容易にするた
め、図８を参照して、１つのメモリセル部分に着目して
説明する。図８の（Ａ）は、メモリセルの等価回路図で
ある。図８の（Ｂ）は、図６に示す素子領域のＣ−Ｃ線
に沿って切って示した断面図である。
セル及びそのスイッチング機能の理解を容易にするた
め、図８を参照して、１つのメモリセル部分に着目して
説明する。図８の（Ａ）は、メモリセルの等価回路図で
ある。図８の（Ｂ）は、図６に示す素子領域のＣ−Ｃ線
に沿って切って示した断面図である。
【００１３】一般に、メモリセルは、図８の（Ａ）でＣ
で示すメモリキャパシタと、Ｚで示すスイッチング素子
とを以って構成される。従来例のメモリセルでは、図８
の（Ｂ）に示すスタックドキャパシタ２６がメモリキャ
パシタとなり、ストレージ電極２８に蓄電される電荷が
データとなる。また、従来例では、スイッチング素子Ｚ
としてＭＯＳＦＥＴを設けている。ＭＯＳＦＥＴの制御
電極（Ｇ）にはゲート電極１８ａが対応し、第１主電極
（Ｓ）にはスタックドキャパシタ２６のストレージ電極
２８が対応し、また、第２主電極（Ｄ）にはビットコン
タクト４０のビット線３８が対応している。メモリセル
のデータを読出す際は、ゲート電極配線１８に電圧を印
加する。すると、ゲート電極１８ａの直下のシリコン基
板１０の表面部分に反転層が生じる。この反転層を通じ
て、スタックドキャパシタ２６に蓄電されていた電荷を
ビットコンタクト４０を経てビット線３８へ移動させる
ことができる。
で示すメモリキャパシタと、Ｚで示すスイッチング素子
とを以って構成される。従来例のメモリセルでは、図８
の（Ｂ）に示すスタックドキャパシタ２６がメモリキャ
パシタとなり、ストレージ電極２８に蓄電される電荷が
データとなる。また、従来例では、スイッチング素子Ｚ
としてＭＯＳＦＥＴを設けている。ＭＯＳＦＥＴの制御
電極（Ｇ）にはゲート電極１８ａが対応し、第１主電極
（Ｓ）にはスタックドキャパシタ２６のストレージ電極
２８が対応し、また、第２主電極（Ｄ）にはビットコン
タクト４０のビット線３８が対応している。メモリセル
のデータを読出す際は、ゲート電極配線１８に電圧を印
加する。すると、ゲート電極１８ａの直下のシリコン基
板１０の表面部分に反転層が生じる。この反転層を通じ
て、スタックドキャパシタ２６に蓄電されていた電荷を
ビットコンタクト４０を経てビット線３８へ移動させる
ことができる。
【００１４】ところで、上述したジャンプ配線３４は、
ゲート電極配線１８に電圧を印加するために設けられた
低抵抗配線である。ジャンプ配線を設けたことにより、
ゲート電極配線１８に電圧が印加されてからゲート電極
配線１８の各ゲート電極１８ａの電位が印加電圧に達す
るまでにかかる時間を短くすることができる。その結
果、半導体メモリ装置の動作速度の高速化が図られてい
た。
ゲート電極配線１８に電圧を印加するために設けられた
低抵抗配線である。ジャンプ配線を設けたことにより、
ゲート電極配線１８に電圧が印加されてからゲート電極
配線１８の各ゲート電極１８ａの電位が印加電圧に達す
るまでにかかる時間を短くすることができる。その結
果、半導体メモリ装置の動作速度の高速化が図られてい
た。
【００１５】
【発明が解決しようとする課題】しかしながら、ジャン
プ配線を設けた従来の半導体メモリ装置においても、ゲ
ート電極配線の抵抗及びゲート電極配線の素子領域上の
ゲート電極の寄生容量が存在する。このため、ゲート電
極配線に電圧を印加してから、ゲート電極の電位が印加
電圧に達するまでの時間（以下、これをゲート電極の立
上がり時間と称する。）がかかる。
プ配線を設けた従来の半導体メモリ装置においても、ゲ
ート電極配線の抵抗及びゲート電極配線の素子領域上の
ゲート電極の寄生容量が存在する。このため、ゲート電
極配線に電圧を印加してから、ゲート電極の電位が印加
電圧に達するまでの時間（以下、これをゲート電極の立
上がり時間と称する。）がかかる。
【００１６】さらに、従来の半導体メモリ装置において
は、ゲート電極配線中の、１つのメモリセルのゲート電
極自身が、隣接のメモリセルのゲート電極へ電圧を印加
するための配線を兼ねている。このため、各ゲート電極
での立上がり時間がそれぞれかかると、１つのゲート電
極が立ち上がってから、その隣のゲート電極が立ち上が
るまでに時間がかかってしまう。（以下、このことをゲ
ート電極間の立上がり時間の遅延と称する。）この遅延
が重なる結果、１つのゲート電極配線に電圧を印加して
から、そのゲート電極配線を共有する全てのメモリセル
のゲート電極が立ち上がるまでには大きな遅延が生じて
しまう。この遅延は、半導体メモリ装置にとって、どう
しても解決していかねばならない大きな問題である。
は、ゲート電極配線中の、１つのメモリセルのゲート電
極自身が、隣接のメモリセルのゲート電極へ電圧を印加
するための配線を兼ねている。このため、各ゲート電極
での立上がり時間がそれぞれかかると、１つのゲート電
極が立ち上がってから、その隣のゲート電極が立ち上が
るまでに時間がかかってしまう。（以下、このことをゲ
ート電極間の立上がり時間の遅延と称する。）この遅延
が重なる結果、１つのゲート電極配線に電圧を印加して
から、そのゲート電極配線を共有する全てのメモリセル
のゲート電極が立ち上がるまでには大きな遅延が生じて
しまう。この遅延は、半導体メモリ装置にとって、どう
しても解決していかねばならない大きな問題である。
【００１７】このように、従来の半導体メモリ装置は、
ジャンプ配線を有するものであっても、例えばロジック
ＬＳＩと比べて動作速度が充分速いものは得られていな
い。このため、ゲート電極の立上がり時間の短縮及びゲ
ート電極間の立上がり時間の遅延の減少を図って、半導
体メモリ装置の動作速度をさらに高速化することが要求
されている。
ジャンプ配線を有するものであっても、例えばロジック
ＬＳＩと比べて動作速度が充分速いものは得られていな
い。このため、ゲート電極の立上がり時間の短縮及びゲ
ート電極間の立上がり時間の遅延の減少を図って、半導
体メモリ装置の動作速度をさらに高速化することが要求
されている。
【００１８】従って、この発明の目的は、動作速度をよ
り高速化することができる半導体メモリ装置及びその製
造方法を提供することにある。
り高速化することができる半導体メモリ装置及びその製
造方法を提供することにある。
【００１９】
【課題を解決するための手段】この目的の達成を図るた
め、この発明の半導体メモリ装置によれば、ゲート電極
が形成されているメモリセルとこのゲート電極に電圧を
印加するための電圧印加配線とを有する半導体メモリ装
置において、電圧印加配線とメモリセルのゲート電極と
が、メモリセルが形成されているメモリセルパターン領
域内で、電気的に接続されてなることを特徴とする。
め、この発明の半導体メモリ装置によれば、ゲート電極
が形成されているメモリセルとこのゲート電極に電圧を
印加するための電圧印加配線とを有する半導体メモリ装
置において、電圧印加配線とメモリセルのゲート電極と
が、メモリセルが形成されているメモリセルパターン領
域内で、電気的に接続されてなることを特徴とする。
【００２０】また、好ましくは、電圧印加配線をジャン
プ配線とすると良い。
プ配線とすると良い。
【００２１】また、好ましくは、個々の前記メモリセル
毎に、電圧印加配線とゲート電極とが電気的に接続され
てなることが望ましい。
毎に、電圧印加配線とゲート電極とが電気的に接続され
てなることが望ましい。
【００２２】また、好ましくは、メモリセルは、ダイナ
ミックラム（ＤＲＡＭ）を以って構成されてなることが
望ましい。
ミックラム（ＤＲＡＭ）を以って構成されてなることが
望ましい。
【００２３】また、好ましくは、メモリセルを構成する
キャパシタをスタックドキャパシタとすると良い。
キャパシタをスタックドキャパシタとすると良い。
【００２４】また、好ましくは、複数のメモリセルのゲ
ート電極のそれぞれを個別に設けたことを特徴とすると
良い。
ート電極のそれぞれを個別に設けたことを特徴とすると
良い。
【００２５】また、好ましくは、複数のメモリセルのゲ
ート電極を１つの共通電極として設けると良い。
ート電極を１つの共通電極として設けると良い。
【００２６】また、好ましくは、ジャンプ配線とメモリ
セルのゲート電極とをジャンプコンタクトホールにおい
て接続されてなることが望ましい。
セルのゲート電極とをジャンプコンタクトホールにおい
て接続されてなることが望ましい。
【００２７】また、この発明の半導体メモリ装置の製造
方法によれば、素子分離領域を形成した下地上に、ゲー
ト電極を形成する工程と、このゲート電極上に層間絶縁
膜を形成する工程と、半導体メモリ装置を構成するメモ
リセルからなるメモリセルパターン領域となる領域の、
ゲート電極の直上の前記層間絶縁膜部分を貫通するジャ
ンプコンタクトホールを形成する工程と、この層間絶縁
膜及びこのジャンプコンタクトホールに露出したゲート
電極にわたりジャンプ配線を形成する工程と、このジャ
ンプ配線を形成した後に、各メモリセルを構成するメモ
リキャパシタを形成する工程とを含むことを特徴とす
る。
方法によれば、素子分離領域を形成した下地上に、ゲー
ト電極を形成する工程と、このゲート電極上に層間絶縁
膜を形成する工程と、半導体メモリ装置を構成するメモ
リセルからなるメモリセルパターン領域となる領域の、
ゲート電極の直上の前記層間絶縁膜部分を貫通するジャ
ンプコンタクトホールを形成する工程と、この層間絶縁
膜及びこのジャンプコンタクトホールに露出したゲート
電極にわたりジャンプ配線を形成する工程と、このジャ
ンプ配線を形成した後に、各メモリセルを構成するメモ
リキャパシタを形成する工程とを含むことを特徴とす
る。
【００２８】
【作用】この発明の半導体メモリ装置及びその製造方法
によれば、メモリセルが形成されたメモリセルパターン
領域内で、ゲート電極と電圧印加配線、例えばジャンプ
配線とを例えばジャンプコンタクトホールを介して接続
する。
によれば、メモリセルが形成されたメモリセルパターン
領域内で、ゲート電極と電圧印加配線、例えばジャンプ
配線とを例えばジャンプコンタクトホールを介して接続
する。
【００２９】このため、メモリセルパターン領域外での
みゲート電極と電荷印加配線、例えばジャンプ配線とを
接続した場合に比べてゲート電極の抵抗を小さくするこ
とができる。その結果、ゲート電極の立上がり時間を短
縮することができる。さらに、隣接するゲート電極を介
して電圧が印加されるゲート電極の数が少なくなるの
で、ゲート電極間の立上がり時間の遅延を従来よりも減
少させることができる。
みゲート電極と電荷印加配線、例えばジャンプ配線とを
接続した場合に比べてゲート電極の抵抗を小さくするこ
とができる。その結果、ゲート電極の立上がり時間を短
縮することができる。さらに、隣接するゲート電極を介
して電圧が印加されるゲート電極の数が少なくなるの
で、ゲート電極間の立上がり時間の遅延を従来よりも減
少させることができる。
【００３０】従って、この発明の半導体メモリ装置は、
従来よりもより動作速度の高速化を図ることが出る。
従来よりもより動作速度の高速化を図ることが出る。
【００３１】また、例えば、各メモリセルを構成するゲ
ート電極毎に、電圧印加配線と電気的に接続することに
より、各メモリセルのゲート電極に直接電圧を印加する
ことができる。このため、各メモリセルのゲート電極に
は、他のゲート電極を介さずに直接電圧印加配線から電
圧を印加することができる。このため、従来のゲート電
極配線に比べてゲート電極の抵抗が小さくなる。その結
果、ゲート電極の立上がり時間を短縮することができ、
さらに、ゲート電極間の立上がり時間の遅延を減少させ
ることができる。
ート電極毎に、電圧印加配線と電気的に接続することに
より、各メモリセルのゲート電極に直接電圧を印加する
ことができる。このため、各メモリセルのゲート電極に
は、他のゲート電極を介さずに直接電圧印加配線から電
圧を印加することができる。このため、従来のゲート電
極配線に比べてゲート電極の抵抗が小さくなる。その結
果、ゲート電極の立上がり時間を短縮することができ、
さらに、ゲート電極間の立上がり時間の遅延を減少させ
ることができる。
【００３２】その結果、半導体メモリ装置の動作速度を
より高速化することが期待できる。
より高速化することが期待できる。
【００３３】また、例えば、隣接するメモリセルのゲー
ト電極を互いに離間して設けることによって、従来のゲ
ート電極配線に比べてゲート電極の寄生容量を小さくす
ることができる。その結果、半導体メモリ装置セルの動
作速度をより高速化することができる。
ト電極を互いに離間して設けることによって、従来のゲ
ート電極配線に比べてゲート電極の寄生容量を小さくす
ることができる。その結果、半導体メモリ装置セルの動
作速度をより高速化することができる。
【００３４】また、この発明の半導体メモリ装置の製造
方法によれば、電圧印加配線としてのジャンプ配線を具
えた、従来の半導体メモリ装置と同一の等価回路を有
し、かつ、動作速度の高速化を図ることができる半導体
メモリ装置を容易に形成することができる。
方法によれば、電圧印加配線としてのジャンプ配線を具
えた、従来の半導体メモリ装置と同一の等価回路を有
し、かつ、動作速度の高速化を図ることができる半導体
メモリ装置を容易に形成することができる。
【００３５】また、例えば、メモリセルをＤＲＡＭを以
って構成すれば、集積度を損なうことなく半導体メモリ
装置を得ることができる。
って構成すれば、集積度を損なうことなく半導体メモリ
装置を得ることができる。
【００３６】
【実施例】以下、図面を参照して、この発明の半導体メ
モリ装置及びその製造方法の実施例について併せて説明
する。尚、以下に参照する図は、この発明が理解できる
程度に各構成成分の大きさ、形状及び配置関係を概略的
に示してあるにすぎない。従って、この発明はこの図示
例にのみ限定されるものでないことは明らかである。
モリ装置及びその製造方法の実施例について併せて説明
する。尚、以下に参照する図は、この発明が理解できる
程度に各構成成分の大きさ、形状及び配置関係を概略的
に示してあるにすぎない。従って、この発明はこの図示
例にのみ限定されるものでないことは明らかである。
【００３７】図１は、この発明の半導体メモリ装置の構
造の説明に供する部分平面図である。図２は、図１のＢ
−Ｂ線に沿って切って示した断面図である。尚、図１で
は、各層間絶縁膜及びプレート電極を除いた状態で示し
ている。また、図１では、ゲート電極を強調するため、
断面ではないが、ゲート電極部分に斜線を付して示して
いる。
造の説明に供する部分平面図である。図２は、図１のＢ
−Ｂ線に沿って切って示した断面図である。尚、図１で
は、各層間絶縁膜及びプレート電極を除いた状態で示し
ている。また、図１では、ゲート電極を強調するため、
断面ではないが、ゲート電極部分に斜線を付して示して
いる。
【００３８】この実施例では、メモリセルをダイナミッ
クラム（ＤＲＡＭ）を以って構成している。また、この
実施例の半導体メモリ装置では、複数のメモリセルのゲ
ート電極のそれぞれを個別に設けてある。そして、電圧
印加配線であるジャンプ配線とメモリセルのゲート電極
とは、メモリセルが形成されているメモリセルパターン
領域内のジャンプコンタクトで電気的に接続されてい
る。また、この実施例では、メモリセルを構成するキャ
パシタをスタックドキャパシタとしている。
クラム（ＤＲＡＭ）を以って構成している。また、この
実施例の半導体メモリ装置では、複数のメモリセルのゲ
ート電極のそれぞれを個別に設けてある。そして、電圧
印加配線であるジャンプ配線とメモリセルのゲート電極
とは、メモリセルが形成されているメモリセルパターン
領域内のジャンプコンタクトで電気的に接続されてい
る。また、この実施例では、メモリセルを構成するキャ
パシタをスタックドキャパシタとしている。
【００３９】この実施例の半導体メモリ装置は、下地と
してのシリコン基板５０上の一部分にフィールド酸化膜
５２を設けてある。周知の通り、このフィールド酸化膜
５２が設けられた領域が素子分離領域５４であり、設け
られていない領域が素子領域５６である。また、図示は
しないが、フィールド酸化膜５２の下には素子分離用不
純物拡散層（チャネルストッパ）を設けても良い。
してのシリコン基板５０上の一部分にフィールド酸化膜
５２を設けてある。周知の通り、このフィールド酸化膜
５２が設けられた領域が素子分離領域５４であり、設け
られていない領域が素子領域５６である。また、図示は
しないが、フィールド酸化膜５２の下には素子分離用不
純物拡散層（チャネルストッパ）を設けても良い。
【００４０】シリコン基板５０上には、メモリセルを構
成するスイッチング素子（この実施例ではＭＯＳＦＥ
Ｔ）の制御電極として動作するゲート電極５８が設けて
ある。このゲート電極５８は、１５００〜４０００Ａ°
（Ａ°はオングストロームを表す）の膜厚を有し、ポリ
シリコン膜または、タングステン（Ｗ）、モリブデン
（Ｍｏ）、チタン（Ｔｉ）といった高融点金属膜また
は、これら高融点金属とシリコン（Ｓｉ）との共晶膜に
よって形成してある。また、図示はしないが、１００〜
３００Ａ°の厚さのゲート絶縁膜が、素子領域５６のシ
リコン基板５０とゲート電極５８との間に介在してい
る。
成するスイッチング素子（この実施例ではＭＯＳＦＥ
Ｔ）の制御電極として動作するゲート電極５８が設けて
ある。このゲート電極５８は、１５００〜４０００Ａ°
（Ａ°はオングストロームを表す）の膜厚を有し、ポリ
シリコン膜または、タングステン（Ｗ）、モリブデン
（Ｍｏ）、チタン（Ｔｉ）といった高融点金属膜また
は、これら高融点金属とシリコン（Ｓｉ）との共晶膜に
よって形成してある。また、図示はしないが、１００〜
３００Ａ°の厚さのゲート絶縁膜が、素子領域５６のシ
リコン基板５０とゲート電極５８との間に介在してい
る。
【００４１】この実施例では、複数のメモリセルをそれ
ぞれ構成するゲート電極５８をそれぞれ個別に設けてあ
る。
ぞれ構成するゲート電極５８をそれぞれ個別に設けてあ
る。
【００４２】ゲート電極５８上には、層間分離膜として
第１層間絶縁膜６０及び第２層間絶縁膜６２を順次に形
成してある。第１層間絶縁膜６０は、厚さ１５００〜６
０００Ａ°の膜厚を有する酸化膜からなり、一方、第２
の層間絶縁膜２２は、厚さ２０００〜８０００Ａ°の膜
厚を有する酸化膜からなる。また、図２では図示しない
が、第１層間絶縁膜上にビット線８０が設けてあり、ビ
ット線コンタクト８２において、シリコン基板５０の素
子領域５６と電気的に接触している。
第１層間絶縁膜６０及び第２層間絶縁膜６２を順次に形
成してある。第１層間絶縁膜６０は、厚さ１５００〜６
０００Ａ°の膜厚を有する酸化膜からなり、一方、第２
の層間絶縁膜２２は、厚さ２０００〜８０００Ａ°の膜
厚を有する酸化膜からなる。また、図２では図示しない
が、第１層間絶縁膜上にビット線８０が設けてあり、ビ
ット線コンタクト８２において、シリコン基板５０の素
子領域５６と電気的に接触している。
【００４３】この発明の半導体メモリ装置では、メモリ
セルパターン領域内のゲート電極５６の一部分の直上の
層間絶縁膜、例えば第１及び第２層間絶縁膜６０及び６
２の部分を貫通するジャンプコンタクト６４が設けてあ
る。但し、この実施例では、ジャンプコンタクト６８
を、隣接するメモリセルのメモリキャパシタ（後述）上
に延在したゲート電極５８部分上に設けてある。
セルパターン領域内のゲート電極５６の一部分の直上の
層間絶縁膜、例えば第１及び第２層間絶縁膜６０及び６
２の部分を貫通するジャンプコンタクト６４が設けてあ
る。但し、この実施例では、ジャンプコンタクト６８
を、隣接するメモリセルのメモリキャパシタ（後述）上
に延在したゲート電極５８部分上に設けてある。
【００４４】第２層間絶縁膜６２上及びジャンプコンタ
クト６４に露出したゲート電極５６にわたりジャンプ配
線６６が設けてある。このジャンプ配線６６は、厚さ２
０００〜８０００Ａ°程度のアルミニウムを主成分とす
る金属膜または高融点金属を主成分とする金属膜からな
り、メモリセルパターン領域内で、個々のメモリセルを
それぞれ構成するゲート電極５８毎に直接電気的に接続
されている。
クト６４に露出したゲート電極５６にわたりジャンプ配
線６６が設けてある。このジャンプ配線６６は、厚さ２
０００〜８０００Ａ°程度のアルミニウムを主成分とす
る金属膜または高融点金属を主成分とする金属膜からな
り、メモリセルパターン領域内で、個々のメモリセルを
それぞれ構成するゲート電極５８毎に直接電気的に接続
されている。
【００４５】ジャンプ配線６６には、厚さ４０００〜１
００００Ａ°程度の膜厚を有する酸化膜からなる第３酸
化膜６８が設けられている。
００００Ａ°程度の膜厚を有する酸化膜からなる第３酸
化膜６８が設けられている。
【００４６】素子領域５６上であって、かつ、ゲート電
極５８上でない、第１、第２及び第３の層間絶縁膜６
０、６２及び６８の部分を貫通するセルコンタクト７０
が形成されている。
極５８上でない、第１、第２及び第３の層間絶縁膜６
０、６２及び６８の部分を貫通するセルコンタクト７０
が形成されている。
【００４７】このセルコンタクト７０及びその周囲の第
３層間絶縁膜６８上には、メモリセルを構成するメモリ
キャパシタとしてのスタックドキャパシタ７２が形成さ
れている。このスタックドキャパシタ７２は、膜厚がそ
れぞれ５００〜４０００Ａ°のストレージ電極７４及び
プレート電極７６が積層されてなり、このストレージ電
極７４はセルコンタクト７０に露出したシリコン基板５
０と電気的な導通がとれている。また、ストレージ電極
７４及びプレート電極７６間には厚さ５０〜３００Ａ°
程度の非常に薄い酸化膜、または、酸化膜及び窒化膜
（Ｓｉ3 Ｎ4 膜）からなる絶縁膜（図示せず）を形成し
てある。
３層間絶縁膜６８上には、メモリセルを構成するメモリ
キャパシタとしてのスタックドキャパシタ７２が形成さ
れている。このスタックドキャパシタ７２は、膜厚がそ
れぞれ５００〜４０００Ａ°のストレージ電極７４及び
プレート電極７６が積層されてなり、このストレージ電
極７４はセルコンタクト７０に露出したシリコン基板５
０と電気的な導通がとれている。また、ストレージ電極
７４及びプレート電極７６間には厚さ５０〜３００Ａ°
程度の非常に薄い酸化膜、または、酸化膜及び窒化膜
（Ｓｉ3 Ｎ4 膜）からなる絶縁膜（図示せず）を形成し
てある。
【００４８】スタックドキャパシタ７２上には、膜厚が
５０００〜１５０００Ａ°程度の酸化膜からなる第４層
間絶縁膜７８が形成されている。
５０００〜１５０００Ａ°程度の酸化膜からなる第４層
間絶縁膜７８が形成されている。
【００４９】次に、図面を参照して、図１及び図２に示
すこの実施例の半導体メモリ装置を製造する方法の一実
施例について説明する。図３の（Ａ）〜（Ｃ）は、この
実施例の半導体メモリ装置の製造方法の説明に供する前
半の工程図である。図４の（Ａ）及び（Ｂ）は、図３の
（Ｃ）に続く後半の工程図である。尚、図は断面を表す
ハッチング等を一部省略して示してある。
すこの実施例の半導体メモリ装置を製造する方法の一実
施例について説明する。図３の（Ａ）〜（Ｃ）は、この
実施例の半導体メモリ装置の製造方法の説明に供する前
半の工程図である。図４の（Ａ）及び（Ｂ）は、図３の
（Ｃ）に続く後半の工程図である。尚、図は断面を表す
ハッチング等を一部省略して示してある。
【００５０】以下の説明では、半導体メモリ装置を構成
する各部の膜厚及び材質の説明は、上述した実施例と同
一なので省略する。
する各部の膜厚及び材質の説明は、上述した実施例と同
一なので省略する。
【００５１】先ず、素子分離領域５４を形成した、下地
としてのシリコン基板５０上に、ゲート電極５８を形成
する（図３の（Ａ））。
としてのシリコン基板５０上に、ゲート電極５８を形成
する（図３の（Ａ））。
【００５２】次に、このゲート電極５８上に第１及び第
２層間絶縁膜６０及び６２を順次に形成する（図３の
（Ｂ））。尚、図３の断面図では示さないが、素子領域
５６上の第１層間絶縁膜６０の部分にビット線コンタク
トを形成し、このビット線コンタクト及び第１層間絶縁
膜６０の一部分の上にビット線を形成する。
２層間絶縁膜６０及び６２を順次に形成する（図３の
（Ｂ））。尚、図３の断面図では示さないが、素子領域
５６上の第１層間絶縁膜６０の部分にビット線コンタク
トを形成し、このビット線コンタクト及び第１層間絶縁
膜６０の一部分の上にビット線を形成する。
【００５３】次に、半導体メモリ装置を構成するメモリ
セルからなるメモリセルパターン領域となる領域の、ゲ
ート電極５８の直上の第１及び第２層間絶縁膜６０及び
６２部分を貫通するジャンプコンタクト６４を形成する
（図３の（Ｃ））。
セルからなるメモリセルパターン領域となる領域の、ゲ
ート電極５８の直上の第１及び第２層間絶縁膜６０及び
６２部分を貫通するジャンプコンタクト６４を形成する
（図３の（Ｃ））。
【００５４】次に、第２層間絶縁膜６２上及びジャンプ
コンタクト６４に露出したゲート電極にわたりジャンプ
配線６６を形成する。その結果、ジャンプ配線６６は、
メモリセルパターン領域内で、個々のメモリセルをそれ
ぞれ構成するゲート電極５８毎に直接電気的に接続され
る（図４の（Ａ））。
コンタクト６４に露出したゲート電極にわたりジャンプ
配線６６を形成する。その結果、ジャンプ配線６６は、
メモリセルパターン領域内で、個々のメモリセルをそれ
ぞれ構成するゲート電極５８毎に直接電気的に接続され
る（図４の（Ａ））。
【００５５】次に、ジャンプ配線６６を形成した後に、
各メモリセルを構成するメモリキャパシタを形成する。
この実施例では、ジャンプ配線第３層間絶縁膜６８を形
成する。次に、素子領域５６上であって、かつ、ゲート
電極５８上でない、第１、第２及び第３の層間絶縁膜６
０、６２及び６８の部分を貫通するセルコンタクト７０
を形成する。次に、セルコンタクト７０及びその周囲の
第３層間絶縁膜６８上に、メモリキャパシタとしてスタ
ックドキャパシタ７２を形成する。このスタックドキャ
パシタ７２は、ストレージ電極７４、非常に薄い絶縁膜
（図示せず）及びプレート電極７６を順次に積層して形
成する（図４の（Ｂ））。尚、ゲート電極を形成した後
の工程でメモリキャパシタを形成して得られた構造は、
一般に、シールデット型と言われ、半導体メモリ装置の
集積度の向上に適している。
各メモリセルを構成するメモリキャパシタを形成する。
この実施例では、ジャンプ配線第３層間絶縁膜６８を形
成する。次に、素子領域５６上であって、かつ、ゲート
電極５８上でない、第１、第２及び第３の層間絶縁膜６
０、６２及び６８の部分を貫通するセルコンタクト７０
を形成する。次に、セルコンタクト７０及びその周囲の
第３層間絶縁膜６８上に、メモリキャパシタとしてスタ
ックドキャパシタ７２を形成する。このスタックドキャ
パシタ７２は、ストレージ電極７４、非常に薄い絶縁膜
（図示せず）及びプレート電極７６を順次に積層して形
成する（図４の（Ｂ））。尚、ゲート電極を形成した後
の工程でメモリキャパシタを形成して得られた構造は、
一般に、シールデット型と言われ、半導体メモリ装置の
集積度の向上に適している。
【００５６】次に、スタックドキャパシタ７２上に第４
層間絶縁膜７８を形成することにより、図２に示す半導
体メモリキャパシタを得る。
層間絶縁膜７８を形成することにより、図２に示す半導
体メモリキャパシタを得る。
【００５７】上述した実施例では、この発明を特定の材
料を使用し、また、特定の条件で形成した例について説
明したが、この発明は多くの変更及び変形を行うことが
できる。例えば、上述した実施例では、半導体メモリ装
置をＤＲＡＭを以って構成したが、この発明では、例え
ばスタティックラム（ＳＲＡＭ）を以って構成しても良
い。また、上述した実施例では、個々のメモリセル毎に
ゲート電極を個別に形成したが、この発明では、ジャン
プ配線を共有する隣接したゲート電極を連続させて設け
ても良い。また、この発明では、メモリセル毎にゲート
電極とジャンプ配線とを接続したが、この発明では、複
数のメモリセルのゲート電極を１つの共通電極として設
けても良い。
料を使用し、また、特定の条件で形成した例について説
明したが、この発明は多くの変更及び変形を行うことが
できる。例えば、上述した実施例では、半導体メモリ装
置をＤＲＡＭを以って構成したが、この発明では、例え
ばスタティックラム（ＳＲＡＭ）を以って構成しても良
い。また、上述した実施例では、個々のメモリセル毎に
ゲート電極を個別に形成したが、この発明では、ジャン
プ配線を共有する隣接したゲート電極を連続させて設け
ても良い。また、この発明では、メモリセル毎にゲート
電極とジャンプ配線とを接続したが、この発明では、複
数のメモリセルのゲート電極を１つの共通電極として設
けても良い。
【００５８】以下、変形例として、図５に、２つのメモ
リセル毎にゲート電極とジャンプ配線とを接続した半導
体メモリ装置の部分平面図を示す。この変形例の半導体
メモリ装置は、ゲート電極８４が、隣接するメモリセル
２つ毎に連続して設けてあり、２つのメモリセルに共通
のゲート電極８４毎にジャンプコンタクト６４が形成さ
れている。この変形例では、ゲート電極８４の構造及び
ジャンプコンタクト６４の位置の他は、第１実施例で得
られた半導体メモリ装置と同一の構造を有する。
リセル毎にゲート電極とジャンプ配線とを接続した半導
体メモリ装置の部分平面図を示す。この変形例の半導体
メモリ装置は、ゲート電極８４が、隣接するメモリセル
２つ毎に連続して設けてあり、２つのメモリセルに共通
のゲート電極８４毎にジャンプコンタクト６４が形成さ
れている。この変形例では、ゲート電極８４の構造及び
ジャンプコンタクト６４の位置の他は、第１実施例で得
られた半導体メモリ装置と同一の構造を有する。
【００５９】また、上述した実施例では、電圧印加配線
としてジャンプ配線を例に挙げて説明したが、この発明
では電圧印加配線をジャンプ配線に限定するものではな
い。また、上述した実施例では、電圧印加配線とゲート
電極との接続を、メモリセルパターン領域内であってセ
ルコンタクト以外の領域であれば、いずれの領域に設け
てもより。また、この接続にジャンプコンタクトを介し
て行う例について説明したが、場合によってはジャンプ
コンタクトを用いずに接続を形成しても良い。
としてジャンプ配線を例に挙げて説明したが、この発明
では電圧印加配線をジャンプ配線に限定するものではな
い。また、上述した実施例では、電圧印加配線とゲート
電極との接続を、メモリセルパターン領域内であってセ
ルコンタクト以外の領域であれば、いずれの領域に設け
てもより。また、この接続にジャンプコンタクトを介し
て行う例について説明したが、場合によってはジャンプ
コンタクトを用いずに接続を形成しても良い。
【００６０】
【発明の効果】この発明の半導体メモリ装置及びその製
造方法によれば、メモリセルが形成されたメモリセルパ
ターン領域内で、ゲート電極と電圧印加配線、例えばジ
ャンプ配線とを電気的に接続する。
造方法によれば、メモリセルが形成されたメモリセルパ
ターン領域内で、ゲート電極と電圧印加配線、例えばジ
ャンプ配線とを電気的に接続する。
【００６１】このため、メモリセルパターン領域外での
みゲート電極と電圧印加配線とを接続した場合に比べて
ゲート電極の抵抗を小さくすることができる。その結
果、ゲート電極の立上がり時間を短縮することができ、
ゲート電極間の立上がり時間の遅延を従来よりも減少さ
せることができる。従って、従来よりもより動作速度の
高速化を図ることが出る。
みゲート電極と電圧印加配線とを接続した場合に比べて
ゲート電極の抵抗を小さくすることができる。その結
果、ゲート電極の立上がり時間を短縮することができ、
ゲート電極間の立上がり時間の遅延を従来よりも減少さ
せることができる。従って、従来よりもより動作速度の
高速化を図ることが出る。
【００６２】また、例えば、各メモリセルを構成するゲ
ート電極毎に、電圧印加配線と電気的に接続することに
より、各メモリセルのゲート電極に直接電圧を印加する
ことができる。このため、各メモリセルのゲート電極に
は、他のゲート電極を介さずに直接ジャンプ配線から電
圧を印加することができる。このため、従来のゲート電
極配線に比べてゲート電極の抵抗が小さくなる。その結
果、ゲート電極の立上がり時間を短縮することができ、
さらに、ゲート電極間の立上がり時間の遅延を減少させ
ることができる。その結果、半導体メモリ装置の動作速
度をより高速化することが期待できる。
ート電極毎に、電圧印加配線と電気的に接続することに
より、各メモリセルのゲート電極に直接電圧を印加する
ことができる。このため、各メモリセルのゲート電極に
は、他のゲート電極を介さずに直接ジャンプ配線から電
圧を印加することができる。このため、従来のゲート電
極配線に比べてゲート電極の抵抗が小さくなる。その結
果、ゲート電極の立上がり時間を短縮することができ、
さらに、ゲート電極間の立上がり時間の遅延を減少させ
ることができる。その結果、半導体メモリ装置の動作速
度をより高速化することが期待できる。
【００６３】また、例えば、隣接するメモリセルのゲー
ト電極を互いに離間して設けることによって、従来のゲ
ート電極配線に比べてゲート電極の寄生容量を小さくす
ることができる。その結果、半導体メモリ装置セルの動
作速度をより高速化することができる。
ト電極を互いに離間して設けることによって、従来のゲ
ート電極配線に比べてゲート電極の寄生容量を小さくす
ることができる。その結果、半導体メモリ装置セルの動
作速度をより高速化することができる。
【００６４】また、この発明の半導体メモリ装置の製造
方法によれば、電圧印加配線としてのジャンプ配線を具
えた、従来の半導体メモリ装置と同一の等価回路を有
し、かつ、動作速度の高速化を図ることができる半導体
メモリ装置を容易に形成することができる。
方法によれば、電圧印加配線としてのジャンプ配線を具
えた、従来の半導体メモリ装置と同一の等価回路を有
し、かつ、動作速度の高速化を図ることができる半導体
メモリ装置を容易に形成することができる。
【００６５】また、例えば、メモリセルをＤＲＡＭを以
って構成すれば、集積度を損なうことなく半導体メモリ
装置を得ることができる。
って構成すれば、集積度を損なうことなく半導体メモリ
装置を得ることができる。
【図１】この発明の半導体メモリ装置の説明に供する平
面図である。
面図である。
【図２】この発明の半導体メモリ装置の説明に供する断
面図であり、図１のＢ−Ｂ線に沿って切って示した断面
を示す。
面図であり、図１のＢ−Ｂ線に沿って切って示した断面
を示す。
【図３】（Ａ）〜（Ｃ）は、この発明の半導体メモリ装
置の実施例の製造方法の説明に供する前半の工程図であ
る。
置の実施例の製造方法の説明に供する前半の工程図であ
る。
【図４】（Ａ）及び（Ｂ）は、図３の（Ｃ）に続く後半
の工程図である。
の工程図である。
【図５】変形例の半導体メモリ装置の説明に供する平面
図である。
図である。
【図６】従来の半導体メモリ装置の説明に供する平面図
である。
である。
【図７】従来の半導体メモリ装置の説明に供する断面図
であり、図６のＡ−Ａ線に沿って切って示した断面を示
す。
であり、図６のＡ−Ａ線に沿って切って示した断面を示
す。
【図８】（Ａ）は、メモリセルの等価回路図である。
（Ｂ）は、メモリセルの説明に供する断面図であり、図
６の素子領域のＣ−Ｃ線に沿って切って示した断面図で
ある。
（Ｂ）は、メモリセルの説明に供する断面図であり、図
６の素子領域のＣ−Ｃ線に沿って切って示した断面図で
ある。
１０：シリコン基板 １２：素子領域 １４：素子分離領域 １６：フィールド領域 １８：ゲート電極配線 １８ａ：ゲート電極 ２０：第１層間絶縁膜 ２２：第２層間絶縁膜 ２４：コンタクトパターン（セルコンタクト） ２６：スタックドキャパシタ ２８：ストレージ電極 ３０：プレート電極 ３２：第３層間絶縁膜 ３４：ジャンプ配線 ３６：第４層間絶縁膜 ３８：ビット線 ４０：ビットコンタクト ５０：シリコン基板 ５２：フィールド酸化膜 ５４：素子分離領域 ５６：素子領域 ５８：ゲート電極 ６０：第１層間絶縁膜 ６２：第２層間絶縁膜 ６４：ジャンプコンタクト ６６：ジャンプ配線 ６８：第３層間絶縁膜 ７０：セルコンタクト ７２：スタックドキャパシタ ７４：ストレージ電極 ７６：プレート電極 ７８：第４層間絶縁膜 ８０：ビット線 ８２：ビットコンタクト ８４：ゲート電極 Ｃ：メモリキャパシタ Ｚ：スイッチング素子
Claims (9)
- 【請求項１】 ゲート電極が形成されているメモリセル
と該ゲート電極に電圧を印加するための電圧印加配線と
を有する半導体メモリ装置において、 前記電圧印加配線と前記メモリセルのゲート電極とが、
前記メモリセルが形成されているメモリセルパターン領
域内で、電気的に接続されてなることを特徴とする半導
体メモリ装置。 - 【請求項２】 請求項１に記載の半導体メモリ装置にお
いて、 前記電圧印加配線をジャンプ配線とすることを特徴とす
る半導体メモリ装置。 - 【請求項３】 請求項１に記載の半導体メモリ装置にお
いて、 個々の前記メモリセル毎に、前記電圧印加配線と前記ゲ
ート電極とが電気的に接続されてなることを特徴とする
半導体メモリ装置。 - 【請求項４】 請求項１に記載の半導体メモリ装置にお
いて、 前記メモリセルは、ダイナミックラム（ＤＲＡＭ）を以
って構成されてなることを特徴とする半導体メモリ装
置。 - 【請求項５】 請求項１に記載の半導体メモリ装置にお
いて、 前記メモリセルを構成するキャパシタをスタックドキャ
パシタとすることを特徴とする半導体メモリ装置。 - 【請求項６】 請求項１に記載の半導体メモリ装置にお
いて、 複数の前記メモリセルのゲート電極のそれぞれを個別に
設けたことを特徴とする半導体メモリ装置。 - 【請求項７】 請求項１に記載の半導体メモリ装置にお
いて、 複数の前記メモリセルのゲート電極を１つの共通電極と
して設けたことを特徴とする半導体メモリ装置。 - 【請求項８】 請求項１に記載の半導体メモリ装置にお
いて、 前記ジャンプ配線と前記メモリセルのゲート電極とをジ
ャンプコンタクトホールにおいて接続されてなることを
特徴とする半導体メモリ装置。 - 【請求項９】 半導体メモリ装置を製造するにあたり、 素子分離領域を形成した下地上に、ゲート電極を形成す
る工程と、 該ゲート電極上に層間絶縁膜を形成する工程と、 前記半導体メモリ装置を構成するメモリセルからなるメ
モリセルパターン領域となる領域の、ゲート電極の直上
の前記層間絶縁膜部分を貫通するジャンプコンタクトホ
ールを形成する工程と、 該層間絶縁膜及び該ジャンプコンタクトホールに露出し
た前記ゲート電極にわたりジャンプ配線を形成する工程
と、 該ジャンプ配線を形成した後に、各前記メモリセルを構
成するメモリキャパシタを形成する工程とを含むことを
特徴とする半導体メモリ装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5188508A JPH0745717A (ja) | 1993-07-29 | 1993-07-29 | 半導体メモリ装置及びその製造方法 |
| KR1019940012307A KR100300650B1 (ko) | 1993-07-29 | 1994-06-01 | 반도체메모리장치및그의제조방법 |
| US08/277,527 US5903025A (en) | 1993-07-29 | 1994-07-19 | Semiconductor memory device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5188508A JPH0745717A (ja) | 1993-07-29 | 1993-07-29 | 半導体メモリ装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745717A true JPH0745717A (ja) | 1995-02-14 |
Family
ID=16224954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5188508A Withdrawn JPH0745717A (ja) | 1993-07-29 | 1993-07-29 | 半導体メモリ装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5903025A (ja) |
| JP (1) | JPH0745717A (ja) |
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Families Citing this family (1)
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Family Cites Families (5)
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-
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- 1994-07-19 US US08/277,527 patent/US5903025A/en not_active Expired - Fee Related
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| Publication number | Publication date |
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| KR950004501A (ko) | 1995-02-18 |
| US5903025A (en) | 1999-05-11 |
| KR100300650B1 (ko) | 2001-11-30 |
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