JPS63199455A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はメモリセルが選択用トランジスタとデータ記
憶用のキャパシタとからなるダイナミック型セルを使用
した半導体記憶装置に関する。

（従来の技術） 第１１図はダイナミック型半導体メモリ（以下、Ｄ−Ｒ
ＡＭと称する）で使用されるメモリセルの構成を示す回
路図である。各メモリセルは選択用のＭＯＳトランジス
タ３１とデータ記憶用のキャパシタ３２とで構成されて
おり、トランジスタ３１のドレインにはデータ線３３が
、ソースにはキャパシタ３２の一方電極がそれぞれ接続
され、ゲート電極にはワード線３４が接続されている。

また、キャパシタ３２の他方電極は所定電位印加点、例
えばアースに接続されている。

このようなメモリセルが設けられたＤ−ＲＡＭでは、デ
ータの書込み時にワード線３４を活性化して選択用のＭ
ＯＳトランジスタ３１を導通させる。

この時、データ記憶用のキャパシタ３２にはデータ線３
３の電位によって充電もしくは放電され、データの書込
みが行われる。他方、データの読出し時は、ワード線３
４を活性化して選択用のＭＯＳトランジスタ３１を導通
させ、データ記憶用のキャパシタ３２の電位をデータ線
３３に読み出すことによって行われる。

このようなり−ＲＡＭを集積回路で実用する場合、従来
では各メモリセルを第１２図の断面図で示すように構成
している。すなわち、Ｐ型基板４０内には前記選択用ト
ランジスタ３１のソース、ドレイン領域となるＮ＋型半
導体領域４１．４２が設けられる。両Ｎ＋型半導体領域
４１．４２相互間に設定されているチャネル領域４３上
にはゲート絶縁膜４４を介して、第１層目の多結晶シリ
コン層からなり前記トランジスタ３３のゲート電極を兼
ねた前記ワード線３４が設けられる。トランジスタ３１
のソース領域となるＮ＋型半導体領域４１の表面には多
結晶シリコン層からなる前記データ記憶用キャパシタ３
２の一方電極４５が接続され、トランジスタ３１のドレ
イン領域となるＮ＋型半導体領域４２の表面には多結晶
シリコン層からなるデータ線取出し電極４６が接続され
る。ここで、キャパシタ３２の一方電極４５とデータ線
取出し電極４６とは同じ第２層目の多結晶シリコン層を
パターニングして形成されている。

前記キャパシタ３２の一方電極４５はキャパシタンス用
の誘電体としての絶縁膜を介して、多結晶シリコン層か
らなる他方電極４７で覆われている。この他方電極４７
は第３層目の多結晶シリコン層をパターニングして形成
されている。

さらに、上記データ線取出し電極４６には配線用金属、
例えばアルミニュームで構成された前記データ線３３が
コンタクトホール４８を介して接続されている。

ここで、データ線３３をドレイン領域としてのＮ＋型半
導体領域４２の表面に直接に接続せず、データ線取出し
電極４６を介在させている理由は、まずＮ＋型半導体領
域４２に対して同じシリコン材料で構成されたデータ線
取出し電極４６を接続することにより小さな接触面積で
も接触抵抗を十分に低くし、さらにデータ線取出し電極
４６に対して大きな接触面積でデータ線３３が接続でき
るようにするためである。

このような構成でなるメモリセルを備えた従来のＤ−Ｒ
ＡＭでは、キャパシタ３２の一方電極４５とデータ線取
出・し電極４６とが同じ第２層目の多結晶シリコン層の
パターニングによって形成されているので、この一方電
極４５とデータ線取出し電極４６とを互いに分離するた
めには両者は少なくともパターニングの際の最少寸法だ
け離す必要がある。

さらに、第１２図の場合には、キャパシタンスを増加さ
せるため、キャパシタ３２の他方電極４７を一方電極４
５の側面にまで延長させ、一方電極４５とデータ線取出
し電極４６との間に位置するように形成しているため、
一方電極４５とデータ線取出し電極４６との間の寸法は
さらに大きくする必要がある。

このため、従来のＤ−ＲＡＭでは各セル当りの占有面積
が大きくなり、高集積化することが困難であるという問
題がある。

ところで、集積度を増加させるためにキャパシタ３２の
面積を狭くし、その代わりにキャパシタンス用の誘電体
としての絶縁膜の膜厚を薄くすることが考えられる。し
かしながら、４ＭビットのＤ−ＲＡＭチップを３００ミ
ル寸法のパッケージ内に収納する場合に、絶縁膜として
シリコン酸化膜を使用すると、この膜厚を１００Å以下
にしなければこの種メモリセルで必要される２０（ｆＦ
）程度のキャパシタンスを得ることはできない。また、
絶縁膜としてシリコン酸化膜以外のものを使用する場合
でも極めて薄い膜厚にしなければならず、実用化が極め
て困難である。

（発明が解決しようとする問題点） このように、メモリセルが選択用トランジスタとデータ
記憶用のキャパシタとで構成されたダイナミック型の従
来の半導体記憶装置では高集積化が困難であるという欠
点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、高集積化が可能な半導体記憶装置を
提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明の半導体記憶装置は、第１導電型の半導体基体
と、上記基体内に形成され第２導電型半導体領域からな
る選択用トランジスタのソース、ドレイン領域と、上記
ソース、ドレイン領域相互間に設定されたチャネル領域
上に第１絶縁膜を介して設けられ第１層の導電性部材か
らなる選択用トランジスタのゲート電極と、上記ソース
領域の表面と接続され第２層の導電性部材からなるデー
タ記憶用キャパシタの一方電極と、少なくとも上記一方
電極を覆うように第２絶縁膜を介して設けられ第３層の
導電性部材からなるデータ記憶用キャパシタの他方電極
と、上記ドレイン領域の表面と接続され第４層の導電性
部材からなる取り出し電極と、上記取り出し電極と接続
され金属配線からなるデータ線とで構成されている。

（作用） この発明の半導体記憶装置では、データ記憶用キャパシ
タの他方電極と選択用トランジスタのドレイン領域から
の取り出し電極とを異なる層の導電性部材で構成するこ
とにより、両者を平面的に離すことを不要にしている。

このため、データ記憶用キャパシタの他方電極と取り出
し電極の面積をそれぞれ十分にとることができる。

（実施例） 以下、図面を参照してこの発明の詳細な説明する。

第１図はこの発明に係る半導体記憶装置のメモリセル部
分の構成を示すものであり、第１図（ａ）はパターン平
面図、第１図（ｂ）は同図（ａ）のＩ−Ｉ’線に沿った
断面図である。１０はＰ型のシリコン半導体基板である
。この基板１０内には各２個の選択用トランジスタの共
通ドレイン領域となるＮ＋型半導体領域１１が千鳥状に
配置形成されており、各Ｎ＋型半導体領域１１の両側に
は各選択用トランジスタのソース領域となるＮ＋型半導
体領域１２が設けられている。そして上記Ｎ＋型半導体
領域１１とその両側に配置されている２箇所のＮ＋型半
導体領域１２とは一つの素子領域１３内に形成されてお
り、各素子領域１３相互はフィールド絶縁膜１４で分離
されている。

上記各素子領域１３内ではＮ＋型半導体領域１１とＮ＋
、型半導体領域１２との間にチャネル領域１５が設定さ
れている。このチャネル領域１５上にはゲート絶縁膜１
６を介して、第１層目の多結晶シリコン層で構成された
選択用トランジスタのゲート電極１７が形成されている
。また、上記各Ｎ＋型半導体領域１２の表面にはコンタ
クトホール１８を介して、第一〇− ２層目の多結晶シリコン層で構成されたデータ記憶用キ
ャパシタの一方電極１９が接続されている。

この一方電極１９はその素子領域１３内では絶縁膜を介
して上記ゲート電極１７の上方まで延長して形成されて
おり、かつその素子領域１３と隣接したフィールド絶縁
膜１４上に形成されている他の選択用トランジスタのゲ
ート電極１７の上方まで延長して形成されている。さら
に、上記各一方電極１９はデータ記憶用キャパシタのキ
ャパシタンス用のシリコン酸化膜等からなる絶縁膜２０
を介して、第３層目の多結晶シリコン層で構成されたデ
ータ記憶用キャパシタの他方電極２１で一体的に覆われ
ている。

上記各Ｎ＋型半導体領域１２の表面にはコンタクトホー
ル２２を介して、第４層目の多結晶シリコン層で構成さ
れたデータ線取出し用電極２３が接続されている。この
電極２３の端部は、絶縁膜を介して、上記データ記憶用
キャパシタの他方電極２１の平坦部の上方まで延長して
形成されており、かつ上記キャパシタの一方電極１９の
上方まで延長して形成されている。上記各データ線取出
し用電極２３の表面にはコンタクトホール２４を介して
、配線金属、例えばアルミニュームで構成されたデータ
線２５が接続されている。これらデータ線２５は、図中
の左右方向で隣接している各選択用トランジスタで共通
となるように横方向に延長されており、上記各ゲート電
極１７はこれらデータ線２５と交差する方向、すなわち
縦方向に延長されている。

このような構成でなる各メモリセルは、Ｎ＋型半導体領
域１１をドレイン領域、Ｎ＋型半導体領域１２をソース
領域とする選択用のＭＯ８ｔ−ランジスタのソース領域
に対して、一方電極１９と他方電極２１との間に誘電体
としての絶縁膜２０を介在させたデータ記憶用のキャパ
シタを接続して構成されている。従って、各メモリセル
の等何回路は前記第１１図のものと同様である。

このようなメモリセルを使用したＤ−ＲＡＭでは、キャ
パシタの一方電極１９とデータ線取出し用電極２３とを
異なる層の多結晶シリコン層で構成しているので、両者
を図示のように平面的にオーバーラツプした状態で形成
することができ、少なくとも両者を平面的に離す必要が
なくなる。このため、１個当りのメモリセルの面積を縮
小化しても、キャパシタの一方電極１９とデータ線取出
し用電極２３それぞれの面積を十分に広くとることがで
きる。

キャパシタの一方電極１９の面積を十分に広くとること
ができるので、電極間の絶縁膜２０の膜厚を極端に薄く
せずにキャパシタンスを大きくすることができる。この
結果、高集積化が図れると共に各キャパシタのキャパシ
タンスを十分に大きくすることができる。例えば、最少
寸法が０．８μｍの設剖基準において、１個当りのメモ
リセルの占有面積を１．８μｍＸ４μｍとしたときに、
データ記憶用キャパシタのキャパシタンスとして２０（
ｆＦ）と十分大きな値になることが確認された。

このため、４ＭビットのＤ−ＲＡＭチップを３００ミル
寸法のパッケージに十分収納することが可能である。

さらに、上記実施例では、データ線取出し用電極２３の
面積を十分に広くとることができるので、データ線２５
との接続を図るコンタクトホール２４の開口寸法を大き
くすることができる。この結果、選択用トランジスタの
ドレイン領域とデータ線との間の抵抗を十分に低減させ
ることができる。

次に上記実施例のＤ−ＲＡＭを製造する場合の各工程を
第２図ないし第１０図を用いて説明する。

ここで゛第２図（ａ）ないし第１０図（ａ）は各工程に
おけるパターン平面図であり、第２図（ｂ）ないし第１
０図（ｂ）は第２図（ａ）ないし第１０図（ａ）それぞ
れ′のＩ−Ｉ’線に沿った断面図である。

まず、第２図に示すように選択酸化法により、Ｐ型基板
１０に選択的にフィールド絶縁膜１４を形成して、素子
領域１３の分離を行なう。このフィールド絶縁膜１４は
第２図（ａ）では斜線を施した領域である。

次に第３図に示すように、熱酸化法により基板表面にゲ
ート絶縁膜形成用の絶縁膜を成長させる。

続いて、全面にＭ１層目の多結晶シリコン層を堆積し、
さらにこの多結晶シリコン層をパターニングしてゲート
電極１７及びゲート絶縁膜１６を順次形成する。ここで
ゲート電極１７はＭ３図（ａ）では斜線を施した領域で
ある。なお、このゲート電極１７を多結晶シリコン層で
構成する代わりに、モリブデン・シリサイド、チタン・
シリサイド、タングステン・シリサイド等のような金属
シリサイド層もしくは高融点金属層をパターニングして
構成するようにしてもよい。この後、上記ゲート電極１
７をマスクに、基板１０内にＮ型不純物、例えばヒ素（
Ａｓ）を拡散してＮ＋型半導体領域１１及び１２をそれ
ぞれ形成する。なお、上記ゲート絶縁膜１６は、ゲート
電極１１を形成する詩に同時にパターニングしているが
、Ｎ型拡散の前に不要部分を除去するようにしてもよい
。

次に第４図に示すように全面に絶縁膜を堆積させた後、
光蝕刻法により、上記各Ｎ＋型半導体領域１２の表面に
通じるコンタクトホール１８を開口する。ここで、この
コンタクトホール１８は第４図（ａ）では斜線を施した
領域である。

次に第５図に示すように、全面に絶縁膜を所定の厚さだ
け堆積させ、続いて全面に第２層目の多結晶シリコン層
を堆積し、さらにこの多結晶シリコン層をパターニング
してキャパシタの一方１８ｉ１９を形成する。さらに全
面にキャパシタ用の誘電体としての絶縁膜２０を所定の
厚さだけ堆積させる。

この絶縁膜は前記のようにシリコン酸化膜が使用される
が、その他にシリコン窒化膜、タンタル・オキサイド膜
等が使用できる。そして、この絶縁膜２０膜厚はシリコ
ン酸化膜に換算して約１００人程度であり、シリコン窒
化膜を使用すれば２００人程度である。この程度の膜厚
の絶縁膜は通常の工程で容易に堆積することが可能であ
る。ここで、上記電極１９は第５図（ａ）では斜線を施
した領域である。

次に第６図に示すように、全面に第３層目の多結晶シリ
コン層を堆積し、さらにこの多結晶シリコン層をパター
ニングしてキャパシタの他方電極２１を形成する。ここ
で、この電極２１は第６図（ａ）では斜線を施した領域
である。

続いて第７図に示すように、全面に絶縁膜を所定の厚さ
だけ堆積させた後、光蝕刻法により、上記各Ｎ＋型半導
体領域１１の表面に通じるコンタクトホール２２を開口
する。ここで、このコンタクトホール２２は第７図（ａ
）では斜線を施した領域である。

次に第８図に示すように、全面に第４層目の多結晶シリ
コン層を堆積し、さらにこの多結晶シリコン層をパター
ニングしてデータ線取出し用電極２３を形成する。ここ
で、この電極２３は第８図（ａ）では斜線を施した領域
である。

続いて第９図に示すように、全面に絶縁膜を所定の厚さ
だけ堆積させた後、光蝕刻法により、上記データ線取出
し用電極２３の表面に通じるコンタクトホール２４を開
口する。ここで、このコンタクトホール２４は第９図（
ａ）では斜線を施した領域である。

次に第１０図に示すように、全面に配線用金属、例えば
アルミニュームを堆積し、さらにこのアルミニュームを
パターニングしてデータ線２５を形成する。ここで、こ
のデータ線２５は第１０図（ａ）では斜線を施した領域
である。

このような工程により前記第１図のメモリが製造される
。なお、これら製造工程を説明するのに用いた図面では
、各部分の寸法が必ずしも正確に記載されているもので
はない。例えば、第７図（ａ）におけるコンタクトホー
ル２２と第９図（ａ）におけるコンタクトホール２４の
寸法が同じになっているが、これらは実際には第９図（
ｂ）の断面図に示されるようにコンタクトホール２４の
寸法の方が大きくなっている。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例のメモリでは、データ線取出し用電極２３と
データ線２５とを接続するコンタクトホール２４の周縁
部が、データ記憶用キャパシタの一方１８ｉ１９と他方
電極２１の両方の上に存在している状態で形成されてい
るが、これは一方電極１９もしくは他方電極２１の上に
少なくとも存在している状態で形成されていればよい。

この程度の大きさにコンタクトホール２４を開口すれば
、選択用トランジスタのドレイン領域とデータ線との間
の抵抗を十分に小さくすることができる。

［発明の効果］ 以上説明したようにこの発明によれば、高集積化が可能
な半導体記憶装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る半導体記憶装置の構
成を示すものであり、第１図（ａ）はパターン平面図、
第１図（ｂ）は断面図、第２図ないしは第１０図はそれ
ぞれ上記実施例の半導体記憶装置を製造する際の各工程
を説明するための図、第１１図はダイナミック型半導体
メモリで使用されるメモリセルの構成を示す回路図、第
１２図は従来のメモリセルの構成を示す断面図である。 １０・・・Ｐ型のシリコン半導体基板、１１・・・Ｎ＋
型半導体領域（共通ドレイン領域）、１２・・・Ｎ＋型
半導体領域（ソース領域）、１３・・・素子領域、１４
・・・フィールド絶縁膜、１５・・・チャネル領域、１
６・・・ゲート絶縁膜、１７・・・ゲート電極、１８・
・・コンタクトホール、１９・・・キャパシタの一方電
極、２０・・・絶縁膜、２１・・・キャバシタの他方電
極、２２・・・コンタクトホール、２３・・・データ線
取出し用電極、２４・・・コンタクトホール、２５・・
・データ線。

Claims (4)

【特許請求の範囲】
1. （１）第１導電型の半導体基体と、上記基体内に形成さ
   れ第２導電型半導体領域からなる選択用トランジスタの
   ソース、ドレイン領域と、上記ソース、ドレイン領域相
   互間に設定されたチャネル領域上に第１絶縁膜を介して
   設けられ第１層の導電性部材からなる選択用トランジス
   タのゲート電極と、上記ソース領域の表面と接続され第
   ２層の導電性部材からなるデータ記憶用キャパシタの一
   方電極と、少なくとも上記一方電極を覆うように第２絶
   縁膜を介して設けられ第３層の導電性部材からなるデー
   タ記憶用キャパシタの他方電極と、上記ドレイン領域の
   表面と接続され第４層の導電性部材からなる取り出し電
   極と、上記取り出し電極と接続され金属配線からなるデ
   ータ線とを具備したことを特徴とする半導体記憶装置。
2. （２）前記第１、第２、第３、第４層の各導電性部材が
   多結晶シリコン層である特許請求の範囲第１項に記載の
   半導体記憶装置。
3. （３）前記第１の導電性部材が金属シリサイド層もしく
   は高融点金属層であり、第２、第３、第４層の各導電性
   部材が多結晶シリコン層である特許請求の範囲第１項に
   記載の半導体記憶装置。
4. （４）前記取り出し電極とデータ線とを接続する際に、
   取り出し電極に対して設けられるコンタクトホールの周
   縁部が前記データ記憶用キャパシタの一方電極もしくは
   他方電極の上に少なくとも存在している特許請求の範囲
   第１項に記載の半導体記憶装置。