JPH0415629B2 - - Google Patents

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JPH0415629B2
JPH0415629B2 JP56006607A JP660781A JPH0415629B2 JP H0415629 B2 JPH0415629 B2 JP H0415629B2 JP 56006607 A JP56006607 A JP 56006607A JP 660781 A JP660781 A JP 660781A JP H0415629 B2 JPH0415629 B2 JP H0415629B2
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JP
Japan
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source
electrode
capacitor
drain
layer
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JP56006607A
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English (en)
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Masanobu Obara
Hiroshi Shibata
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 この発明は半導体メモリ装置の構造に係り、特
にMOSトランジスタ（以下MOSTという）１個
とキヤパシタ１個とで１ビツト分のメモリセルが
構成される半導体メモリ装置の改良に関するもの
である。
近時、16キロビツト（kbits）、64kbitsなど高
集積度を有する半導体メモリ装置が作られている
が、その構造としてはMOST1個、キヤパシタ１
個からなるダイナミツクメモリセル形式のものが
広く用いられている。そして、このメモリセル形
式では“１”または“０”の情報を上記キヤパシ
タに充電電荷の量の形で記憶するのであるから、
キヤパシタはある程度の容量つまり大きさを必要
とする。このキヤパシタ部分の面積がメモリセル
の面積の微小化を制約し、64kbits以上の高集積
度の半導体メモリ装置の実現を困難にしている。
第１図は従来のメモリセルの構成例を示す断面
図で、ｐ形シリコン基板１の表面部に、素子間分
離のための厚い分離酸化膜２と、その下のｐ形シ
リコン基板１の部分がｎ形に反転しないように高
不純物濃度のｐ形（p+形）層３とが形成されて
いる。MOST部分は薄いゲートト酸化膜４、ゲ
ート電極と配線とを構成する第１のポリシリコン
層５、およびメモリのビツトラインとなる高不純
物濃度のｎ形（n+形）拡散層６からなつており、
キヤパシタ部分は酸化膜７を絶縁層とし、その両
側のｐ形シリコン基板１と第２のポリシリコン層
８とを対向電極として形成されている。このメモ
リセルでは更にこれらの構成の上全面をCVD法
等で形成された厚いシリコン酸化膜９が覆い、そ
のゲート電極用の第１のポリシリコン層５上の部
分に開けられた窓を通して第１のポリシリコン層
５に接続されたアルミニウム（Al）配線層１０
が形成されている。
この図からもわかるように、従来装置では
MOSTのゲートとキヤパシタとが同一平面内に
並べて形成されているので、このような構成でメ
モリセルを小さくしようとすればキヤパシタ部の
面積を小さくする必要があるが、キヤパシタ面積
の縮小、ひいてはキヤパシタ容量の減少がある程
度以上進むと、自然界に存在するα線によつてキ
ヤパシタに蓄積電荷量の形で記憶されている情報
を狂わせる、いわゆる「ソフトエラー」が発生し
易くなる。
この発明は以上のような点に鑑みてなされたも
ので、キヤパシタをMOSTのゲートと平面的に
並べずに、互いに上下に重ねて構成することによ
つて、キヤパシタの容量を大きく保持しつつ、メ
モリセルの構成面積を小さくして高集積度化に適
した半導体メモリ装置を提供することを目的とし
ている。
以下この発明の実施例装置について説明する。
第２図Ａ〜Ｃはこの装置の製造工程を示す図で
ある。まず、第２図Ａに示すようにｐ形シリコン
基板１に素子分離用の厚い分離酸化膜２およびそ
の下の反転防止用のP+形層３を形成し、ついで、
ゲート用の薄い酸化膜１１を形成した後、CVD
法などによつてポリシリコンを堆積し、写真製版
技術でゲート電極１２を形成する。そして、この
ポリシリコンからなるゲート電極１２をマスクと
してイオン打込み法などによつて一対のソース／
ドレイン領域を構成するn+形領域１３を形成す
る。
次に、第２図Ｂに示すように、ゲート電極１２
の上を含めて全上面に厚い酸化膜１４を堆積した
後、写真製版技術を用いてソースおよびドレイン
領域の一部にそれぞれコンタクト孔を設け、つい
で表面層として銅（Cu）、ニツケル（Ni）、銀
（Ag）、金（Au）などのその上にメツキを施すこ
との可能な表面金属層１５を有する多層金属膜１
６を蒸着などの方法で形成する。
ついで写真製版技術を用いてMOSTの一対の
ソース／ドレイン領域１３にそれぞれ電気的に接
続される一対のソース／ドレイン電極１７ａ，１
７ｂを形成する。これら一対のソース／ドレイン
電極１７ａ，１７ｂは互いに電気的に絶縁されて
いるとともに、ゲート電極１２とも厚い酸化膜１
４によつて絶縁されている。つづいて、更に全上
面に厚い酸化膜またはポリイミド樹脂などの有機
誘電体膜からなる絶縁層１８を形成して上記両電
極１７ａ，１７ｂを覆つたのち、写真製版技術を
用いて一対のソース／ドレイン電極１７ａ，１７
ｂの一方の電極１７ｂの上の一部に開孔１９を形
成する。この開孔１９はその側壁を垂直ではな
く、上方に拡開するように側壁に傾斜をもたせた
ものである。
続いて、これをCu，Ni，Ag，Auなどのメツ
キ液に浸漬し、基板１の裏面側を負電位として電
気メツキによつて開孔１９内に上記金属を析出さ
せ、第２図Ｃに示すようにメツキ析出層２０を絶
縁層１８の表面上まで広がるように形成すること
によつて金属電極であるキヤパシタの一方の電極
（下部電極）としている。その結果、メツキ析出
層２０の、つまりキヤパシタの下部電極の表面積
は開孔１９の面積より十分大きくすることができ
る。次に、メツキ析出層２０の上を含めて絶縁層
１８の表面上にタンタル酸化膜、シリコン酸化
膜、シリコン窒化膜などの誘電体膜２１を蒸着、
スパツタ、CVD等の方法で形成する。そして最
後にその上にAl等の金属膜を形成後に写真製版
技術を用いて必要なパターンの配線層２２を形成
しパターニングされた配線層２２のうち、メツキ
析出層２０と対向して配設された配線層を他方の
キヤパシタ電極とすることでこの実施例装置は完
成する。
なお、図示を省略したが他方のソース／ドレイ
ン電極は、図示しない配線とつながつている。
この実施例では金属電極のメツキ析出層２０と
このメツキ析出層２０と対向配置された配線層２
２とがその間に誘電体膜２１を挟んでキヤパシタ
を構成しており、ゲート電極１２とは平面的に並
んでいないので、独立に十分の面積をとることが
でき、大きな容量が得られ、しかもチツプ面積に
大きな負担とならない。
そして、多層金属膜１６上の表面金属層１５
は、ソース／ドレイン電極の抵抗を下げるのに必
要な機能を有している。とくにそれはキヤパシタ
接続と反対側の電極を配線に使うときに有効なも
のである。
さらに、キヤパシタの形成部位が絶縁層１８に
よつてゲート電極１２から充分に離して形成して
いるため、一方のキヤパシタ電極２０とゲート電
極１２との間の浮遊容量を小さくでき、この浮遊
容量による素子特性の悪化を防げる。この時の絶
縁層１８の厚さは2μｍ以上あれば良い。しかも、
一方のソース／ドレイン電極１７ｂと一方のキヤ
パシタ電極２０とを別の層にて形成したので、キ
ヤパシタ２０〜２２の形成部位をゲート電極１２
から上方へ充分に離すとともに、メモリセル面積
の縮小化にともなつて一方のソース／ドレイン電
極１７ｂの一方のソース／ドレイン領域１３への
接続のためのコンタクトホールの面積が小さくな
つたとしても、このコンタクトホールの段差によ
る一方のソース／ドレイン電極１７ｂ及び一方の
キヤパシタ電極２０の段差部におけるカバレツジ
の悪化を抑制でき、段差部において断線が生じた
り、細くなつて容量値の変動をきたすこともな
く、信頼性の高いものが得られるものである。
この発明は以上に述べたように、１個のMOS
トランジスタと１個のキヤパシタとでメモリセル
を構成した半導体メモリ装置において、MOSト
ランジスタの一対のソース／ドレイン電極と電気
的に接続された表面金属層を有する多層金属膜の
ソース／ドレイン電極を形成するとともに、この
一対のソース／ドレイン電極のうち一方の電極上
に位置するとともにこの一方のソース／ドレイン
電極と電気的に接続され、かつ表面がMOSトラ
ンジスタのゲート電極よりも上に位置した金属電
極よりなる一方のキヤパシタ電極を設け、これに
対向した配線層で他方のキヤパシタ電極としたも
のである。このような構成とすることによつて (1) キヤパシタの形成部位がMOSトランジスタ
の上方であるので、容量を大きくすためにキヤ
パシタ面積を大きくしてもチツプ面積の増大に
つながらない。
(2) ソース／ドレインに接し、表面金属層を有す
る多層金属膜の上記表面金属層が、ソース／ド
レイン電極の抵抗を下げることができる。とく
にキヤパシタ接続と反対側の電極を配線として
使うために顕著な作用を示す。
(3) キヤパシタの下部電極である第１導体層が金
属であるので強誘電体キヤパシタ化とすること
ができる。
(4) キヤパシタ部位が上方でかつソース／ドレイ
ン電極とキヤパシタの下部電極を別の層で形成
したため、キヤパシタ電極とゲート電極との間
の浮遊容量による悪影響を抑制できる。
(5) 一方のソース／ドレイン電極の一方のソー
ス／ドレイン領域への接続のためのコンタクト
ホールによる段差に基づくカバレツジの悪化を
抑制できる。
(6) さらに、キヤパシタが従来装置におけるよう
なPn接合容量を利用するものではないので、
この点でも自然界のα線によるソフトエラーの
発生のおそれもない。
【図面の簡単な説明】
第１図は従来のメモリセルの構成例を示す断面
図、第２図Ａ〜Ｃはこの発明の一実施例の構成を
説明するためにその主要製造工程段階における状
態を示す断面図である。 図において、１は半導体基体、１１はゲート用
酸化膜、１２はゲート電極、１７ａ，１７ｂはそ
の一方がソース電極で他方がドレイン電極、１８
は絶縁層、１９は開孔、２０はメツキ析出層（第
１の導体層）、２１は誘電体層、２２は金属膜
（第２の導体層）である。なお、図中同一符号は
同一または相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板の表面に形成された一対のソー
    ス／ドレイン領域及びこれら一対のソース／ドレ
    イン領域間に位置する上記半導体基板の表面上に
    ゲート酸化膜を介して形成されたゲート電極を有
    したMOS形トランジスタと、 上記一対のソース／ドレイン領域と電気的に接
    続され表面金属層を有する多層金属膜よりなるソ
    ース／ドレイン電極と、 この一対のソース／ドレイン電極を覆う絶縁層
    が設けられそのソース／ドレイン電極上に位置す
    る部分に設けられた開孔を介して、 このソース／ドレイン電極と電気的に接続さ
    れ、かつ、表面が上記ゲート電極より上に位置し
    た金属層よりなる一方のキヤパシタ電極と、この
    一方のキヤパシタ電極の表面と誘電体層を介して
    対向配設された他方のキヤパシタ電極を有したキ
    ヤパシタとを備えた半導体メモリ装置。 ２ 一方のキヤパシタ電極はソース／ドレイン電
    極上に形成された絶縁層に穿設され外方に拡開す
    る開孔を通じて電気メツキ法で析出された金属層
    であることを特徴とする特許請求の範囲第１項記
    載の半導体メモリ装置。 ３ 絶縁層は有機絶縁物からなるものであること
    を特徴とする特許請求の範囲第２項記載の半導体
    メモリ装置。
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