JP2846286B2 - 半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に電荷蓄積キヤパシタの信頼性を低下することな
く、微細化が可能な半導体記憶装置の製造方法に関す
る。 【０００２】 【従来の技術】ダイナミツク・ランダム・アクセス・メ
モリ(dRAM)の高集積化は、目覚しい速度で実現されてお
り、現在の主流は64Kビットから256Kビットへと移り、1
MビットdRAMの量産も始まっている。この高集積化は素
子寸法の微細化により達成されてきた。しかし、微細化
に伴うキヤパシタ(容量)の減少のために、S/N比の低下
やα線による信号反転(いわゆるソフトエラー)等の弊害
が顕在化し、信頼性の上で大きな間題になっている。こ
のためキヤパシタ容量を増加させる目的で、基板に堀っ
た溝壁を利用する溝堀り型キヤパシタセル(トレンチキ
ヤパシタセル)、あるいはアイ・イー・イー,イーンター
ナシヨナル・エレクトロン・デバイシス・ミーテイング
・テクニカル・ダイジェスト(IEEE,Int,Electron Devi
ces Meeting Tech, Dig.)pp348-351,Dec(1978)にお
けるKoyanagi,Sunami,HashimotoおよびAshikawaらによ
る゛Novel high density,Stacked capacitor MOS RA
M"と題する文献などで論じられている、容量部を積上げ
方式にした積上げ型キヤパシタセル(スタツクド・キヤ
パシタセル)などが、従来の平面型キヤパシタに代るも
のとして期待されるようになってきた。これらのうち、
後者の積み上げ型キャパシタは、溝堀りキヤパシタと違
って、基板に徴細な溝を堀るという高度な技術を必要と
しないため、今後さらに素子の微細化が要求された時の
キヤパシタ構造として注目されている。 【０００３】図１０に従来の積上げ型キヤパシタを有す
る、dRAMの断面図を示す。その製造方法を簡単に説明す
る。 【０００４】まず、単結晶基板3-1上に素子間を絶縁分
離するための酸化膜3-2を選択的に成長させる。つぎ
に、トランジスタのゲート酸化膜3-3を成長させる。ゲ
ート電極3-4として不純物を含む多結晶シリコンを堆積
させ、それを加工したのちこのゲート電極3-4および素
子間分離酸化膜3-2をマスクにイオン打込み法等を用い
て、拡散層3-5およぴ3-6を形成する。つぎに、拡散層3-
6の領域上に不純物を含む多結晶シリコン3-8を堆積させ
加工する事により、キヤパシタ下部電極3-8を形成す
る。この時、キヤパシタ下部電極3-8はゲート電極3-4や
素子間分離酸化膜3-2の上にも形成されるため、従来の
平面だけを利用する平面型キヤパシタに比べてキヤパシ
タ面積を大きくすることが可能である。なお、ゲート電
極3-4は酸化膜等の層間絶縁膜3ー7で覆っている。上記
のようにして形成したキヤパシタ下部電極3-8の上に酸
化膜等を形成し、キャパシタ絶縁膜3-9とする。この上
にさらに導電体を堆積させ加工することによりプレート
電極3-10を形成し、キャパシタを完成させている。 【０００５】さらに、この上に層間絶縁膜3-11を堆積さ
せ、トランジスタの拡散層3-5の一部が露出するように
コンタクト子L3-12を開口した後に、データ線となる導
電体層3-13を形成する。 【０００６】上記の製造方法により、基板平面上にのみ
キヤパシタを形成するプレーナ型dRAMセルに比ベキヤパ
シタ容量を大きくする事が可能となる。 【０００７】 【発明が解決しようとする課題】しかし、上記従来の積
上げ容量型キヤパシタセルでは、以下に述べる2つの理
由により、キヤパシタ下部電極3-8を十分に大きくする
ことができず、素子の微細化ととともにキヤパシタ容量
が低下してしまうという間題が顕著に起こり、さらに高
集積なメモリー回路を構成する事が困難であった。すな
わち、第1に上記データ線3-13と拡散層3-5とを電気的に
接続するためには、コンタクト孔3-12が必要である。ま
た、コンタクト孔3-12とプレート電極3-10との間には加
工合せの余裕を考慮しなければならない。そのため、コ
ンタクト孔3-12および合せ余裕に必要な部分を避けてプ
レート電極3-10を形成することが必要であり、面積を大
きくすることができないという事情による。このうち合
せ余裕は、コンタクト孔3-12を形成した際に、プレート
電極3-10が露出し、その結果データ線3-13とプレート電
極3-10がシヨートするのを防ぐために必要となる。第2
に、キヤパシタの信頼性を高めるためには、キヤパシタ
下部電極3-8は、プレート電極3-10に完全に覆われてい
る必要があり、キヤパシタ下部電極3-8は、加工合せ余
裕分だけ、プレート電極3-10より小さくする必要があ
る。従って、上記の理由によりキヤパシタ下部電極3-8
を大きくすることができず、結果的にキヤパシタ容量が
小さくなってしまうという問題があった。一方、キヤパ
シタ容量は、キヤパシタ絶縁膜厚に反比例するため、上
記従来の積上げ容量形キヤパシタセルを用いてより高集
積なメモリー回路を構成し、かつ必要なキヤパシタ容量
を確保するためには、キヤパシタ絶縁膜3-9をさらに薄
膜化するという手段も考えられる。しかし、キヤパシタ
絶縁膜3-9を薄膜化すると、リーク電流の増大等により
キヤパシタの信頼性が低下してしまうという問題があり
実用的ではない。本発明の目的は、微細化しても信頼性
が高く、かつ、キヤパシタ容量の大きな半導体記憶装置
を提供することにある。 【０００８】 【課題を解決するための手段】本発明によれば、キャパ
シタ電極は、直接半導体領域までに降りてコンタクトす
るのではなく、導電体層を介してコンタクトし、そし
て、ビット線上を延びるように形成する。 【０００９】 【作用】本発明によれば、キャパシタ電極は、導電体層
を介してコンタクトさせるため、導電体層上の層間絶縁
膜のコンタクト孔の深さは浅くなり微細にできる。そし
て、そのキャパシタ電極はビット線上を延びるように形
成できるため、容量増大を図ることができる。 【００１０】 【実施例】本発明では従来の積上げ型キヤパシタセルで
問題となった、プレート電極(図１０,3ー10)とコンタク
ト孔(図１０,3-12)及ぴプレート電極(図１０,3ー13)キ
ヤパシタ下部電極(図１０,3-8)との間の加工合せ余裕が
不要となる構造としている。つまり、本発明において
は、図１に示すように、キヤパシタ下部電極1-16,キヤ
パシタ絶縁膜1-17,プレート電極1-18からなるキヤパシ
タをデータ線1-12上部に層間絶縁膜1-13を介して配置
し、コンタクト孔1-14を形成することによりキヤパシタ
下部電極1-16と拡散層1-6との間に導通を得ている。 【００１１】なお、図１において、1-1は半導体単結晶
基板、1-12は素子間分離領域、1-3はゲート酸化膜、1ー
4はゲート電極、1-5は拡散層、1-7,1-10は層間絶縁膜、
1-11はコンタクト孔である。図１に示したような構造と
することにより、コンタクト子L1-11がプレート電極1-1
8内部に開口部を持つことはなく、プレート電極1-18と
コンタクト孔1-11とは位置的に全く非干渉であり、加工
合せ余裕を考慮する必要がない。従って、プレート電極
1ー18はセルのはば全面に一体で形成できる。そのた
め、プレート電極1-18とキヤパシタ下部電極1-16の加工
合せ余裕も不要である。 【００１２】以上の理由により、キヤパシタ下部電極1
ー16を極めて大きく設計することができる。すなわち、
本発明によれば、半導体記憶装置では、キヤパシタ面積
を大きくすることが可能であり、キヤパシタ絶縁膜を薄
膜化せずに、十分なキヤパシタ容量を確保することがで
きる。従って、信頼性を低下させる事なく、より微細化
することができる。 【００１３】以下、本発明の一実施例を図２乃至図６に
より説明する。 【００１４】まず、図２に示すように、半導体単結晶基
板2-1に素子間を電気的に分離するためのSiO2膜を、公
知のLOCOS法等により成長させ、素子間分離酸化膜2-2と
する。次に、通常の熱酸化怯を用いて、ゲート酸化膜2-
3を成長させ、その上部に低抵抗多結晶シリコン及び、S
iO2膜をCVD法により堆積し、通常のリソグラフイー及び
ドライエツチング技術を用いて加工することにより、ゲ
ート電極2-4及び層間絶縁膜2-7を形成する。この後、CV
D法により、SiO2 膜を全面に堆積させ、異方性ドライエ
ツチングを施す事により側壁絶縁膜2-19を形成した後、
基板2-1と導電型の異なる拡散層2-5, 2-6をイオン打込
み法等を用いて自己整合的に形成する。この後熱処理を
施す事により、導入された不純物を活性化させる。拡散
層2-5,2ー6に公知の電界緩知型の拡散層構造を用いるこ
とも可能である。 【００１５】次に、図３に示すように、拡散層2-5,2-6
の一部を露出させるコンタクト孔を開け、低抵抗多結晶
シリコンをCVD法により堆積させ、通常のリソグラフイ
及びドライエツチング技術により導電体層2-8,2-9を形
成する。その後全体をCVD法により厚いSiO2膜でおおっ
た後、通常のリソグラフイ及びドライエツチング技術に
よりコンタクト孔2-11を形成し、一方の導電体層2-9の
一部のみを露出させる。ここで、データ線2-12となる導
電体層をCVD法あるいはスパツタ法等により形成し、リ
ソグラフイ及びドライエツチング法によりパターニング
する。ここで、導電体層2-9を用いず、直接拡散層2-5に
達するコンタクト孔を形成する方法も可能であるが、コ
ンタクト孔と拡散層の合せ余裕を小さくできる点で、ま
た、横方向エッチを抑えた微細コンタクト孔とすること
ができる点で、図３に示した方式の方が優れている。 【００１６】なお、データ線材料として、本実施例では
低抵抗多結晶シリコンを用いたが、Aｌなどの低抵抗金
属、Wなど高融点金属、そのシリコン化合物もしくはこ
れらの積層膜を用いることも可能である。 【００１７】次に、全体をSiO2膜等の絶縁膜でおおった
後、リソグラフイ及びドライエツチング技術によりコン
タクト孔2ー14を形成し、導電体層2-8の一部を露出させ
る。本発明の構造においては、データ線2-12とコンタク
ト孔2-14とが平面的に重なり合わないことが重要であ
る。これを実現する1つの方法として、図４に示したよ
うにレイアウト的に重複を許しても、コンタクト孔2-14
形成の際に重なり合う部分のデータ線を除去する方法が
ある。また他の方法として、レイアウトを図９のように
することで、重複しない構造とする方法もある。 【００１８】次に、層間絶縁膜2-15を異方性ドライエツ
チングする事により、図５に示すように、コンタクト孔
2-14の側壁部にのみ層間絶縁膜2-15を残す。その後、キ
ヤパシタ下部電極2-16となる。低抵抗多結晶シリコンを
CVD法により堆積させる。この時、堆積させる低抵抗多
結晶シリコンの膜厚をコンタクト孔2ー14の半径より小
さくすれば、キヤパシタ下部電極2-16は、コンタクト孔
内部に窪みを持ち、この窪みもキヤパシタ面積として利
用できるので都合が良い。 【００１９】次に、図６に示すように、リソグラフイ及
びドライエツチング技術により、キヤパシタ下部電極2-
16をパターニングする。このキヤパシタ下部電極2-16の
表面上にキヤパシタ続縁膜2-17を形成する。キヤパシタ
絶縁膜として、本実施例では、多結晶シリコンを熱酸化
法で酸化することにより形成したSiO2膜を用いたが、CV
D法で形成したSi3N4膜、五酸化タンタルなどの高誘電率
絶縁膜もしくはこれらの積層膜も利用可能である。最後
に、プレート電極2-18となる低抵抗多結晶シリコンをCV
D法により全面に形成する。この後、必要に応じてメモ
リアレー周辺で、プレート電極2-18に開口部を持っコン
タクト孔を設け、データ線2-12及ぴゲート電極2-4をプ
レート電極2-18の上部に取り出し、周辺回路との接続を
行う。以上の工程により本発明の半導体記憶装置が完成
する。 【００２０】なお、本実施例では、キヤパシタ下部電極
2-16及び、プレート電極2-18に低抵抗多結晶シリコンを
用いたが、この一方あるいは両方の電極材料として、A
ｌ, Auなどの低抵抗金属あるいは、Wなどの高融点金
属、そのシリコン化合物もしくは、これらの積層膜を用
いることも可能である。 【００２１】 【発明の効果】図７には本発明によるキヤパシタセルの
レイアウト図を、また、図８には、従来の積上げ型キヤ
パシタセルのレイアウト図をそれぞれ概略図で示した。
図７、図８とも2交点セルの場合を示したが、本発明は1
交点セルにも適用可能である。なお、両図とも、合せ余
裕、線幅、スペース幅は同じである。 【００２２】図７に示した実施例では、プレート電極
は、セル全面をおおっており、図８のプレート電極5-5
のような開口部が必要でない。これは、キヤパシタ部を
データ線の上部まで持上げた本発明の構造により、従来
の積上げ型キヤパシタセルに見られた。プレート電極5-
5とコンタクト孔5-6との合せを考慮する必要がなくなっ
た為である。これにより、キヤパシタ下部電極4-4は、
隣接するセルのキヤパシタ下部電極に影響をおよばさな
い範囲内で大きくできる為、同じセル面積でもキヤパシ
タ面積を著しく大きくすることが可能である。従来の積
上げ容量形キヤパシタセルにおけるキヤパシタ面積は、
キヤパジタ下部電極の側壁部を考慮に入れても、セル面
積の60%程度にしか達していない。 【００２３】これに対し、本発明によれば、キヤパシタ
面積は、セル面積の130%以上に達し、キヤパシタ面積は
2倍以上の増加が可能である。実際に、図７のレイアウ
トに従って試作した結果、キヤパシタ面積は、セル面積
の140%に達しており、本発明の効果が確認された。

【図面の簡単な説明】 【図１】本発明の一実施の形態である半導体記憶装置の
要部断面図である。 【図２】本発明の一実施の形態である半導体記憶装置の
製造工程の一例を示した要部断面図である。 【図３】本発明の一実施の形態である半導体記憶装置の
製造工程の一例を示した要部断面図である。 【図４】本発明の一実施の形態である半導体記憶装置の
製造工程の一例を示した要部断面図である。 【図５】本発明の一実施の形態である半導体記憶装置の
製造工程の一例を示した要部断面図である。 【図６】本発明の一実施の形態である半導体記憶装置の
製造工程の一例を示した要部断面図である。 【図７】本発明の一実施の形態である半導体記憶装置の
平面レイアウト図である。 【図８】従来構造の半導体記憶装置の平面レイアウト図
である。 【図９】本発明の他の実施の形態である半導体記憶装置
の平面レイアウト図である。 【図１０】従来構造の半導体記憶装置を示した要部断面
図である。 【符号の説明】 1-1 半導体単結晶基板 1-2 素子間分離酸化膜 1-3 ゲート酸化膜 1-4 ゲート電極 1-5 拡散層 1-6 拡散層 1-7 層間絶縁膜 1-10層間絶縁膜 1-11 コンタクト孔 1-12データ線 1-13 層間絶縁膜 1-14 コンタクト孔 1-16 キヤパシタ下部電極 1-17 キヤパシタ絶縁膜 1-18 プレート電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯島 晋平 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 木須 輝明 東京都小平市上水本町1448番地 日立超 エル・エス・アイ・エンジニアリング株 式会社内 (56)参考文献 特開 昭54−91083（ＪＰ，Ａ) 特開 昭57−93566（ＪＰ，Ａ) 特開 昭57−120295（ＪＰ，Ａ) 特開 昭58−215067（ＪＰ，Ａ) 特開 昭59−231851（ＪＰ，Ａ) 特開 昭61−258467（ＪＰ，Ａ) 特開 昭62−36853（ＪＰ，Ａ) 特開 昭62−145765（ＪＰ，Ａ) 特開 昭63−209157（ＪＰ，Ａ) 実開 昭55−178894（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (1)

1. (57)【特許請求の範囲】 １．半導体基体と、 上記半導体基体の第１導電型半導体表面に互いに離間し
   て形成された第２導電型を示す第１と第２の半導体領域
   と、上記半導体基体表面上であって上記第１と第２の半
   導体領域間に位置するゲート絶縁膜と、上記ゲート絶緑
   膜上に形成されたワード線を構成するゲート電極とを有
   するスイッチング用電界効果トランジスタと、 上記第１の半導体領域に電気的に接続されたデー夕線
   と、 上記第２の半導体領域に電気的に接続された第１の電極
   と、上記第１の電極表面に形成されたキャパシタ絶緑膜
   と、そのキャパシタ絶縁膜表面に形成された第２の電極
   とを有する電荷蓄積用キャパシタとを有し、 上記トランジスタと上記キャパシタとをメモリセルとす
   る半導体記憶装置の製造方法であって、 上記スイッチング用電界効果トランジスタを形成した
   後、上記第１と第２の半導体領域におけるコンタクト部
   に対して導体層をそれぞれ接続し、上記それぞれの導体
   層及び上記スイッチング用電界効果トランジスタの上部
   に層間絶縁膜を被覆し、しかる後、 上記導体層の一方の表面が露出されるように上記層間絶
   縁膜にコンタクト孔を形成し、そのコンタクト孔内にお
   いて上記導体層の一方に接続するように、かつ上記層間
   絶縁膜上に延在するように上記データ線を形成し、上記
   データ線を覆うように上記半導体基体主面上に他の層間
   絶縁膜を被覆し、しかる後、 上記導体層の他方の表面が露出されるように上記先の層
   間絶縁膜及び上記他の層間絶縁膜にコンタクト孔を形成
   し、そのコンタクト孔内において上記導体層の他方に接
   続するように、上記第１の電極を形成することを特徴と
   する半導体記憶装置の製造方法。 ２．上記キャパシタ絶縁膜はSi3N4、五酸化タンタルよ
   り選択された材料の一層膜もしくはそれらの積層より成
   ることを特徴とする請求項１記載の半導体記憶装置の製
   造方法。