JPS58215067A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS58215067A JPS58215067A JP57098068A JP9806882A JPS58215067A JP S58215067 A JPS58215067 A JP S58215067A JP 57098068 A JP57098068 A JP 57098068A JP 9806882 A JP9806882 A JP 9806882A JP S58215067 A JPS58215067 A JP S58215067A
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- JP
- Japan
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- layer
- capacity
- integrated circuit
- gate
- semiconductor integrated
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体集積回路装置にかかり、特に多層配
線構造を採用した半導体集積回路装置に関する。
線構造を採用した半導体集積回路装置に関する。
従来、絶縁ゲート型トランジスタを用いたダイナミック
メモリ、集積回路のメモリセルは、一般に第１図に示す
断面構造をもち、ディジット配線１１１ の情報がゲー
ト電極１０８ によって制御され、容量ゲート１０５
の下層に位置する絶縁膜１０：３と不純物拡散層領域１
０４ との界面付近に蓄積されあるいは放出される。こ
のとき、情報蓄積の保持能力は、容量ゲート１０５
と不純物拡散領域１０４との間の静電容量に依存する。
メモリ、集積回路のメモリセルは、一般に第１図に示す
断面構造をもち、ディジット配線１１１ の情報がゲー
ト電極１０８ によって制御され、容量ゲート１０５
の下層に位置する絶縁膜１０：３と不純物拡散層領域１
０４ との界面付近に蓄積されあるいは放出される。こ
のとき、情報蓄積の保持能力は、容量ゲート１０５
と不純物拡散領域１０４との間の静電容量に依存する。
したがって、装置の回路の高集積化に伴いメモリセル面
積の減少に−よるセル容量の低下が問題となる。それを
補う為には、前記絶縁膜１０４の膜厚を薄くする必要が
ある。しかしながら電気的安定性や耐圧等の問題があり
、薄膜化には限界がある。
積の減少に−よるセル容量の低下が問題となる。それを
補う為には、前記絶縁膜１０４の膜厚を薄くする必要が
ある。しかしながら電気的安定性や耐圧等の問題があり
、薄膜化には限界がある。
この発明の目的は、多層配合構造をもち、集積度が高く
高信頼性かつ高速動作の半導体集積回路装置を提供する
ことにある。
高信頼性かつ高速動作の半導体集積回路装置を提供する
ことにある。
この発明は、多層の配線構造をもつ半導体集積回路装置
に於いて、完成した装置の主表面からみて下層に位置す
る配線を第１の配線層とし該第１の配線層を覆う層間絶
縁膜の上層に位置する配線を第２の配線層とし、該第１
と第２の配線層間に挾まれる一部あるいは全面の該眉間
絶縁膜が装置の回路の容量成分を構成することを特徴と
している。
に於いて、完成した装置の主表面からみて下層に位置す
る配線を第１の配線層とし該第１の配線層を覆う層間絶
縁膜の上層に位置する配線を第２の配線層とし、該第１
と第２の配線層間に挾まれる一部あるいは全面の該眉間
絶縁膜が装置の回路の容量成分を構成することを特徴と
している。
このような発明によれば、高集積度、すなわちメモリセ
ル面積が縮小した場合にも、充分なセル容量が得られ、
信頼性の高い装置が実現できる。
ル面積が縮小した場合にも、充分なセル容量が得られ、
信頼性の高い装置が実現できる。
次に本発明の実施例について、図を参考にしながら説明
する。
する。
第２図に本発明の基本的な実施例を示す。先ず従来の方
法によりシリコン基板２０１ にツーイールド酸化膜２
０２ およびゲート酸化膜２０３ を成長しゲート電極
２０４ および不純物拡散領域２０５を形成する。この
とき第１図に示す従来法の容量絶縁層１０３．高容量化
の為の不純物拡散層１ｏ４．容量ゲート多結晶７９３７
層１０５ および絶縁層１０６を形成する工程が不要と
なる。次に絶縁膜として気相成長リンガラス層２０６
を１，０μｍ成長し第１のアルミニウム層と不純物拡散
領域とを接続する為の開孔を設ける。次に第１のアルミ
ニウムを１．０μｍ蒸着し、ディジット線２０７ およ
び容量電極２０８ とし同時に他の主配線も形成する。
法によりシリコン基板２０１ にツーイールド酸化膜２
０２ およびゲート酸化膜２０３ を成長しゲート電極
２０４ および不純物拡散領域２０５を形成する。この
とき第１図に示す従来法の容量絶縁層１０３．高容量化
の為の不純物拡散層１ｏ４．容量ゲート多結晶７９３７
層１０５ および絶縁層１０６を形成する工程が不要と
なる。次に絶縁膜として気相成長リンガラス層２０６
を１，０μｍ成長し第１のアルミニウム層と不純物拡散
領域とを接続する為の開孔を設ける。次に第１のアルミ
ニウムを１．０μｍ蒸着し、ディジット線２０７ およ
び容量電極２０８ とし同時に他の主配線も形成する。
次に、プラズマ気相成長窒化膜２０９ａ 、 ２０９ｂ
を０．１μｍ成長し、ひきつづき気相成長リンガラ
ス層２１０ を１．０μｍ成長する７そ乙て容量電極
２０８の上部に位置するリンガラス層２１０ を除去し
、窒化膜２０９ｂを露出させる。しかる後に、第２のア
ルミニウムを１．０μ蒸着し容量ゲート２１１ とし、
同時に他の主配線も形成する。
を０．１μｍ成長し、ひきつづき気相成長リンガラ
ス層２１０ を１．０μｍ成長する７そ乙て容量電極
２０８の上部に位置するリンガラス層２１０ を除去し
、窒化膜２０９ｂを露出させる。しかる後に、第２のア
ルミニウムを１．０μ蒸着し容量ゲート２１１ とし、
同時に他の主配線も形成する。
したがって、この実施例では第２図に示す第１のアルミ
ニウム層２０８ と第２のアルミニウム層２１１ の間
に挾まれた窒化膜２０９ｂによって容量が形成される。
ニウム層２０８ と第２のアルミニウム層２１１ の間
に挾まれた窒化膜２０９ｂによって容量が形成される。
さらに第３のアルミニウム層を加えて、より効果を大き
くした実施例の断面図を第３図に示す。
くした実施例の断面図を第３図に示す。
図中３０１〜３１１は、第２図の２０１〜２１１にそれ
ぞれ対応し製造方法も全く同様である。ただし第２のア
ルミニウム層３１１ は第１のアルミニウム層３０８
を全面覆わないで、第１のアルミニウム層３０８ と
第３のアルミニウム層３１３ を接続する為の部分を除
去する。しかる後にプラズマ気相成長窒化膜３１２ａ
、３１２ｂ を０．１μｍ成長し、第１のアルミニウ
ム層３０８ と第３のアルミニウム層３１３ とを接続
する為の開孔を設け、第３のアルミニウムを１．０μｍ
蒸着して容量電極３１３とする。したがってこの実施例
では第３図に示す第１のアルミニウム層３０８ と第
２のアルミニウム層３１１ との間の窒化膜３０９ｂと
、第２のアルミニウム層３１１と第３のアルミニウム層
３１３との間の窒化膜３１２ｂとによって容量が形成さ
れるーこれらの実施例で示したように、この発明による
装置では、メモリセル全体のセル容量によって専有され
る面積はアルミニウム電極と不純物拡散領域とを接続す
る為の開孔部のみであシセル容量の面積は、メモリセル
全体の所要面積を増すことなく増大することができる。
ぞれ対応し製造方法も全く同様である。ただし第２のア
ルミニウム層３１１ は第１のアルミニウム層３０８
を全面覆わないで、第１のアルミニウム層３０８ と
第３のアルミニウム層３１３ を接続する為の部分を除
去する。しかる後にプラズマ気相成長窒化膜３１２ａ
、３１２ｂ を０．１μｍ成長し、第１のアルミニウ
ム層３０８ と第３のアルミニウム層３１３ とを接続
する為の開孔を設け、第３のアルミニウムを１．０μｍ
蒸着して容量電極３１３とする。したがってこの実施例
では第３図に示す第１のアルミニウム層３０８ と第
２のアルミニウム層３１１ との間の窒化膜３０９ｂと
、第２のアルミニウム層３１１と第３のアルミニウム層
３１３との間の窒化膜３１２ｂとによって容量が形成さ
れるーこれらの実施例で示したように、この発明による
装置では、メモリセル全体のセル容量によって専有され
る面積はアルミニウム電極と不純物拡散領域とを接続す
る為の開孔部のみであシセル容量の面積は、メモリセル
全体の所要面積を増すことなく増大することができる。
したがってメモリセル面積を縮小した場合にも充分なセ
ル容量が得られ、高集積度で、かつ信頼性の高い装置が
実現できる また、従来のような、セル容量を得る為の
特別な不純物拡散領域および容量ゲートが不要であり、
２層配線構造を採用したことによる工程の増加はない。
ル容量が得られ、高集積度で、かつ信頼性の高い装置が
実現できる また、従来のような、セル容量を得る為の
特別な不純物拡散領域および容量ゲートが不要であり、
２層配線構造を採用したことによる工程の増加はない。
むしろ、アルミニウムの２層配國構造であることによっ
て、集積度が高められ高速動作の装置を得ることができ
る。
て、集積度が高められ高速動作の装置を得ることができ
る。
尚、本発明の主旨から当然のことであるが、前記第１．
第２．第３の配線層および電極はアルミニウムである必
要はなく、半導体集積回路装置に使用され得る金属であ
れば艮い。また、層間絶縁膜および容量となる絶縁膜は
それぞれエツチング特性の異なる膜であればよく、第２
図に示す２０９ ａ。
第２．第３の配線層および電極はアルミニウムである必
要はなく、半導体集積回路装置に使用され得る金属であ
れば艮い。また、層間絶縁膜および容量となる絶縁膜は
それぞれエツチング特性の異なる膜であればよく、第２
図に示す２０９ ａ。
２０９ｂと、２１０ は、逆の組み合わせでももちろん
可能である。また第２図に示す容量となる窒化−膜２０
９ｂは第２のアルミニウム層２１１ を蒸着する直前の
工程で成長を行っても同様の効果が得られる。又、第３
図に示す実施例をさらに拡張してアルミニウム層を４層
以上にして、容量面積をよシ大きくすることも可能であ
る。
可能である。また第２図に示す容量となる窒化−膜２０
９ｂは第２のアルミニウム層２１１ を蒸着する直前の
工程で成長を行っても同様の効果が得られる。又、第３
図に示す実施例をさらに拡張してアルミニウム層を４層
以上にして、容量面積をよシ大きくすることも可能であ
る。
第１図は従来の一般的な装置の断面図を示しだもので、
図中１０１はシリコン基板、１０２はフィールド酸化膜
、１０３は容量酸化膜、１０４は高容量化不純物拡散層
、１０５は容量ゲート多結晶シリコン層、１０６は絶縁
酸化膜、１０７はゲート酸化膜、１０８はゲート多結晶
シリコン層、１０９は不純物拡散層、１１０は気相成長
リンガラス層 。 １１１ はアルミニウム配線層である。 第２図、第３図は、この発明のそれぞれの実施例の断面
図を示したもので、先ず第２図の２０１はシリコン基板
、２０２はフィールド酸化膜、２０３はゲート酸化膜、
２０４ はゲート多結晶シリコン層、２０５ は不純物
拡散層、２０６は気相成長リンガラス層、２０７ は第
１のアルミニウム配線層。 ２０８ は第１のアルミニウム容量電極、２０９ａ 。 ２０９ｂはプラズマ気相成長窒化膜でこの内２０９ｂ（
斜線部）が容量部分、２１０ は気相成長１）ンガラス
層、２１１ は第２のアルミニウム容量ゲートである。 次に第３図の３０１〜３１１は、第２図のシ０１〜２１
１とそれぞれ同じである。すなわち３０１は２０１と、
３０２は２０２と、３０３は２０３と、３０４・は２０
４と、３０５は２０５と、３０６は２０６と、３０７は
２０７と、３０８は２０８と、３０９は２０９と、３１
０は２１０と、３１１は２１１とそれぞれ同じ機能であ
る。３１２ａ 、 ３１２ｂ はプラズマ気相成長量
イヒ膜でこの内３１２ｂ（斜線部）が容量部分、３１３
は第３のアルミニウム容量電極である。 ゝ又−一
図中１０１はシリコン基板、１０２はフィールド酸化膜
、１０３は容量酸化膜、１０４は高容量化不純物拡散層
、１０５は容量ゲート多結晶シリコン層、１０６は絶縁
酸化膜、１０７はゲート酸化膜、１０８はゲート多結晶
シリコン層、１０９は不純物拡散層、１１０は気相成長
リンガラス層 。 １１１ はアルミニウム配線層である。 第２図、第３図は、この発明のそれぞれの実施例の断面
図を示したもので、先ず第２図の２０１はシリコン基板
、２０２はフィールド酸化膜、２０３はゲート酸化膜、
２０４ はゲート多結晶シリコン層、２０５ は不純物
拡散層、２０６は気相成長リンガラス層、２０７ は第
１のアルミニウム配線層。 ２０８ は第１のアルミニウム容量電極、２０９ａ 。 ２０９ｂはプラズマ気相成長窒化膜でこの内２０９ｂ（
斜線部）が容量部分、２１０ は気相成長１）ンガラス
層、２１１ は第２のアルミニウム容量ゲートである。 次に第３図の３０１〜３１１は、第２図のシ０１〜２１
１とそれぞれ同じである。すなわち３０１は２０１と、
３０２は２０２と、３０３は２０３と、３０４・は２０
４と、３０５は２０５と、３０６は２０６と、３０７は
２０７と、３０８は２０８と、３０９は２０９と、３１
０は２１０と、３１１は２１１とそれぞれ同じ機能であ
る。３１２ａ 、 ３１２ｂ はプラズマ気相成長量
イヒ膜でこの内３１２ｂ（斜線部）が容量部分、３１３
は第３のアルミニウム容量電極である。 ゝ又−一
Claims (2)
- （１）、多層の配線構造をもつ半導体集積回路装置に於
いて、完成した装置の主表面からみて、下層に位置する
配線を第１の配線層とし、該第１の配線層を覆う層間絶
縁膜の上層に位置する配線を第２の配線層とし、該第１
と第２の配線層間に挾まれる一部あるいは全面の該眉間
絶縁膜が装置の回路の容量成分を構成することを特徴と
する半導体集積回路装置。 - （２）、・多層の配線層はアルミニウムがらなシ、容量
成分は１つのトランジスタで構成されるセルをもつダイ
ナミックランダムアクセスメモリに用いることを特徴と
する特許請求の範囲第（１）項記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57098068A JPS58215067A (ja) | 1982-06-08 | 1982-06-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57098068A JPS58215067A (ja) | 1982-06-08 | 1982-06-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58215067A true JPS58215067A (ja) | 1983-12-14 |
| JPH0328828B2 JPH0328828B2 (ja) | 1991-04-22 |
Family
ID=14210014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57098068A Granted JPS58215067A (ja) | 1982-06-08 | 1982-06-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215067A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258670A (ja) * | 1985-09-09 | 1987-03-14 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6411347A (en) * | 1987-07-03 | 1989-01-13 | Rohm Co Ltd | Monolithic integrated circuit |
| JPH02137363A (ja) * | 1988-11-18 | 1990-05-25 | Nec Corp | 半導体メモリセルおよびその製造方法 |
| EP0463741A2 (en) * | 1990-05-31 | 1992-01-02 | Canon Kabushiki Kaisha | Method of manufacturing a semiconductor memory device containing a capacitor |
| JPH08288475A (ja) * | 1996-05-20 | 1996-11-01 | Hitachi Ltd | 半導体記憶装置の製造方法 |
| JPH09107085A (ja) * | 1996-09-17 | 1997-04-22 | Hitachi Ltd | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108392A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
| JPS556866A (en) * | 1978-06-29 | 1980-01-18 | Nec Corp | Semiconductor device |
| JPS5658254A (en) * | 1979-10-17 | 1981-05-21 | Oki Electric Ind Co Ltd | Manufacture of mos type semiconductor memory device |
-
1982
- 1982-06-08 JP JP57098068A patent/JPS58215067A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108392A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
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| US5541454A (en) * | 1990-05-31 | 1996-07-30 | Canon Kabushiki Kaisha | Semiconductor device containing electrostatic capacitive element and method for manufacturing same |
| CN1040265C (zh) * | 1990-05-31 | 1998-10-14 | 佳能株式会社 | 含静电电容元件的半导体器件的制造方法 |
| JPH08288475A (ja) * | 1996-05-20 | 1996-11-01 | Hitachi Ltd | 半導体記憶装置の製造方法 |
| JPH09107085A (ja) * | 1996-09-17 | 1997-04-22 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0328828B2 (ja) | 1991-04-22 |
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