JPH0363828B2 - - Google Patents
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- JPH0363828B2 JPH0363828B2 JP58214494A JP21449483A JPH0363828B2 JP H0363828 B2 JPH0363828 B2 JP H0363828B2 JP 58214494 A JP58214494 A JP 58214494A JP 21449483 A JP21449483 A JP 21449483A JP H0363828 B2 JPH0363828 B2 JP H0363828B2
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- JP
- Japan
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- film
- polysilicon
- cell
- insulating film
- polysilicon film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- 229920005591 polysilicon Polymers 0.000 claims description 36
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はMIS型ダイナミツクRAM等の電荷蓄
積容量（セル容量）を有する半導体装置の製造方
法に関するものである。
積容量（セル容量）を有する半導体装置の製造方
法に関するものである。
(2) 技術の背景
前記セル容量は集積度の許す限りできるだけ大
きくすることが必要であるが、隣接するセル容量
との間隔はパタニング精度で決まり現状の生産レ
ベルでは1μｍ程度が限界である。最近のダイナ
ミツクRAMは高集積化のためメモリ・セルが縮
小し蓄積電荷が減少するため、どのようにして小
さいセルで容量を増加させるかが大きな課題とな
つている。
きくすることが必要であるが、隣接するセル容量
との間隔はパタニング精度で決まり現状の生産レ
ベルでは1μｍ程度が限界である。最近のダイナ
ミツクRAMは高集積化のためメモリ・セルが縮
小し蓄積電荷が減少するため、どのようにして小
さいセルで容量を増加させるかが大きな課題とな
つている。
(3) 従来技術と問題点
セル容量を増大させるため種々の試みがなされ
ているが、スタツク型容量の場合は３層のポリシ
リコン膜を用いて該容量の両電極ともポリシリコ
ン膜にし、かつメモリ・セル内の配置を工夫する
ことにより目的を達している例もあるが、３層ポ
リシリコン工程は複雑となる。
ているが、スタツク型容量の場合は３層のポリシ
リコン膜を用いて該容量の両電極ともポリシリコ
ン膜にし、かつメモリ・セル内の配置を工夫する
ことにより目的を達している例もあるが、３層ポ
リシリコン工程は複雑となる。
また絶縁膜として誘電率が酸化シリコンの５倍
以上もあるタンタル酸化物（Ta2O5）を用いる例
もあるが多数のマスクを必要とし工程が複雑とな
る。
以上もあるタンタル酸化物（Ta2O5）を用いる例
もあるが多数のマスクを必要とし工程が複雑とな
る。
また下側電極に基板表面の反転層を用いる型の
セル容量は接合容量を付加する等の工夫がなされ
ているが、いづれの型の容量においても幾何学的
な面積の増加を考慮する必要がある。
セル容量は接合容量を付加する等の工夫がなされ
ているが、いづれの型の容量においても幾何学的
な面積の増加を考慮する必要がある。
(4) 発明の目的
本発明はメモリ・セルのパターン寸法を一定に
してセル容量を増大させることができ、あるいは
逆にセル容量を一定にしてセル・パターンを縮小
することができる製造方法を提供することを目的
とする。
してセル容量を増大させることができ、あるいは
逆にセル容量を一定にしてセル・パターンを縮小
することができる製造方法を提供することを目的
とする。
(5) 発明の構成
この目的は本発明によれば、半導体基板を選択
的に熱酸化し、該半導体基板上に該半導体基板を
第１の表面および第２の表面に分離する絶縁膜を
形成する工程と、 次いで、該第１の表面から該絶縁膜表面を経由
して該第２の表面に延在するように、第１のポリ
シリコン膜を被着形成する工程と、 次いで、該第１のポリシリコン膜を該第１の表
面と該第２の表面との間で電気的に分離するよう
に、該絶縁膜上の該第１のポリシリコン膜の一部
を選択的にパターニング除去する工程と、 次いで、該第１のポリシリコン膜の側面に、第
２のポリシリコン膜を選択的に被着形成し、容量
電極を形成する工程と、 次いで、該容量電極の表面に絶縁膜を形成する
工程と、 次いで、該絶縁膜の表面に、該第１のポリシリ
コン膜と電気的に絶縁されるように、導電膜を被
着形成する工程と を有することににより達せられる。ポリシリコン
は絶縁膜、例えば酸化シリコン（SiO2）膜上に
は成長しないでポリシリコン膜上に選択的に成長
する。本発明はこのことを利用するものである。
的に熱酸化し、該半導体基板上に該半導体基板を
第１の表面および第２の表面に分離する絶縁膜を
形成する工程と、 次いで、該第１の表面から該絶縁膜表面を経由
して該第２の表面に延在するように、第１のポリ
シリコン膜を被着形成する工程と、 次いで、該第１のポリシリコン膜を該第１の表
面と該第２の表面との間で電気的に分離するよう
に、該絶縁膜上の該第１のポリシリコン膜の一部
を選択的にパターニング除去する工程と、 次いで、該第１のポリシリコン膜の側面に、第
２のポリシリコン膜を選択的に被着形成し、容量
電極を形成する工程と、 次いで、該容量電極の表面に絶縁膜を形成する
工程と、 次いで、該絶縁膜の表面に、該第１のポリシリ
コン膜と電気的に絶縁されるように、導電膜を被
着形成する工程と を有することににより達せられる。ポリシリコン
は絶縁膜、例えば酸化シリコン（SiO2）膜上に
は成長しないでポリシリコン膜上に選択的に成長
する。本発明はこのことを利用するものである。
(6) 発明の実施例
本発明の実施例をスタツク型のセルについて示
す。第１図は断面要部を示す。１はｐ型シリコン
基板、２はソース領域、３はドレイン領域、４は
ポリシリコンよりなるゲート、５はフイールド酸
化領域（SiO2膜）、６はSiO2膜、７はセル容量を
構成するためのポリシリコンよりなる下側電極、
８は隣接するセル容量のそれを示す。ここ迄は通
常のプロセスで形成され相隣接するセル容量７と
８の間隔はパタニング精度で決まる。つぎに基板
全面にポリシリコンを成長すると、SiO2膜上に
は堆積しないでポリシリコン膜上のみ選択的に成
長される。この場合の膜厚精度はポリシリコンの
選択成長レートで決まり0.1μｍ程度迄可能であ
り、パタニング精度より約１桁程度向上するた
め、パタニング精度により決まつた相隣接するセ
ル電極の間隔を制御可能な状態で縮小できる。第
２図９，１０は選択成長により電極ポリシリコン
膜の上面および側面に新しく堆積したポリシリコ
ン膜を示し、相隣接するセル容量の下側電極の面
積が拡大されたことを示す。
す。第１図は断面要部を示す。１はｐ型シリコン
基板、２はソース領域、３はドレイン領域、４は
ポリシリコンよりなるゲート、５はフイールド酸
化領域（SiO2膜）、６はSiO2膜、７はセル容量を
構成するためのポリシリコンよりなる下側電極、
８は隣接するセル容量のそれを示す。ここ迄は通
常のプロセスで形成され相隣接するセル容量７と
８の間隔はパタニング精度で決まる。つぎに基板
全面にポリシリコンを成長すると、SiO2膜上に
は堆積しないでポリシリコン膜上のみ選択的に成
長される。この場合の膜厚精度はポリシリコンの
選択成長レートで決まり0.1μｍ程度迄可能であ
り、パタニング精度より約１桁程度向上するた
め、パタニング精度により決まつた相隣接するセ
ル電極の間隔を制御可能な状態で縮小できる。第
２図９，１０は選択成長により電極ポリシリコン
膜の上面および側面に新しく堆積したポリシリコ
ン膜を示し、相隣接するセル容量の下側電極の面
積が拡大されたことを示す。
第３図は電極ポリシリコン膜の側面のみにポリ
シリコンを選択成長した変形例を示す。この場合
は電極ポリシリコンのパタニング前の時点でポリ
シリコン膜上にSiO2膜１１を被着し電極形成の
パタニング後ポリシリコンを成長することによ
り、追加されたポリシリコン膜１２，１３を得る
ことができる。このように、ポリシリコン膜１
２，１３を被着形成した後に、一旦このセル容量
７およびセル容量８の表面に形成されたSiO2膜
１１を除去するように、全面をエツチングする。
この際には、例えばアルゴン（Ar）等の不活性
なガスを用いたスパツタエツチングを利用するこ
とができる。次いで、セル容量７，８およびポリ
シリコン１２，１３よりなる容量電極の全面を覆
うように、絶縁膜１４を例えばCVD（化学気相成
長）法により形成する。さらに、この絶縁膜１４
の表面に重ねて、上側電極１５を例えばCVD（化
学気相成長）法により形成する。以上により、絶
縁膜１４をキヤパシタ絶縁膜とするスタツク型セ
ルが形成される。
シリコンを選択成長した変形例を示す。この場合
は電極ポリシリコンのパタニング前の時点でポリ
シリコン膜上にSiO2膜１１を被着し電極形成の
パタニング後ポリシリコンを成長することによ
り、追加されたポリシリコン膜１２，１３を得る
ことができる。このように、ポリシリコン膜１
２，１３を被着形成した後に、一旦このセル容量
７およびセル容量８の表面に形成されたSiO2膜
１１を除去するように、全面をエツチングする。
この際には、例えばアルゴン（Ar）等の不活性
なガスを用いたスパツタエツチングを利用するこ
とができる。次いで、セル容量７，８およびポリ
シリコン１２，１３よりなる容量電極の全面を覆
うように、絶縁膜１４を例えばCVD（化学気相成
長）法により形成する。さらに、この絶縁膜１４
の表面に重ねて、上側電極１５を例えばCVD（化
学気相成長）法により形成する。以上により、絶
縁膜１４をキヤパシタ絶縁膜とするスタツク型セ
ルが形成される。
実施例はスタツク型のセルの製造工程について
説明したが、他の型のセルについても本発明は適
用可能である。
説明したが、他の型のセルについても本発明は適
用可能である。
(7) 発明の効果
以上説明したようにパタニング精度で決まる容
量より大きいセル容量が容易に得られる。尚本発
明によれば容量電極の周辺部を増加させるため容
量増加の効果は極めて大きい。
量より大きいセル容量が容易に得られる。尚本発
明によれば容量電極の周辺部を増加させるため容
量増加の効果は極めて大きい。
第１図はダイナミツク型MOS RAMのセル部
分について、セル容量の下側電極形式が終つた状
態を示す半導体基板の断面要部を示す。第２図と
第３図は第１図迄の工程に追加して、本発明によ
る下側電極の形式を説明する断面図である。第４
図はセル容量の構成が完了した断面図を示す。 図において、１はｐ型シリコン基板、２はソー
ス領域、３はドレイン領域、４はポリシリコン膜
（ゲート）、５はフイールド酸化膜、６は酸化シリ
コン膜、７はポリシリコン膜（セル容量の下側電
極）、８はポリシリコン膜（隣のセル容量の下側
電極）、９，１０はポリシリコン膜、１１は酸化
シリコン膜、１２，１３はポリシリコン膜、１４
は絶縁膜、１５は導電膜（セル容量の上側電極）
を示す。
分について、セル容量の下側電極形式が終つた状
態を示す半導体基板の断面要部を示す。第２図と
第３図は第１図迄の工程に追加して、本発明によ
る下側電極の形式を説明する断面図である。第４
図はセル容量の構成が完了した断面図を示す。 図において、１はｐ型シリコン基板、２はソー
ス領域、３はドレイン領域、４はポリシリコン膜
（ゲート）、５はフイールド酸化膜、６は酸化シリ
コン膜、７はポリシリコン膜（セル容量の下側電
極）、８はポリシリコン膜（隣のセル容量の下側
電極）、９，１０はポリシリコン膜、１１は酸化
シリコン膜、１２，１３はポリシリコン膜、１４
は絶縁膜、１５は導電膜（セル容量の上側電極）
を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板を選択的に熱酸化し、該半導体基
板上に該半導体基板を第１の表面および第２の表
面に分離する絶縁膜を形成する工程と、 次いで、該第１の表面から該絶縁膜表面を経由
して該第２の表面に延在するように、第１のポリ
シリコン膜を被着形成する工程と、 次いで、該第１のポリシリコン膜を該第１の表
面と該第２の表面との間で電気的に分離するよう
に、該絶縁膜上の該第１のポリシリコン膜の一部
を選択的にパターニング除去する工程と、 次いで、該第１のポリシリコン膜の側面に、第
２のポリシリコン膜を選択的に被着形成し、容量
電極を形成する工程と、 次いで、該容量電極の表面に絶縁膜を形成する
工程と、 次いで、該絶縁膜の表面に、該第１のポリシリ
コン膜と電気的に絶縁されるように、導電膜を被
着形成する工程と を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58214494A JPS60106163A (ja) | 1983-11-15 | 1983-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58214494A JPS60106163A (ja) | 1983-11-15 | 1983-11-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60106163A JPS60106163A (ja) | 1985-06-11 |
| JPH0363828B2 true JPH0363828B2 (ja) | 1991-10-02 |
Family
ID=16656632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58214494A Granted JPS60106163A (ja) | 1983-11-15 | 1983-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60106163A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0764974B1 (en) * | 1990-03-08 | 2006-06-14 | Fujitsu Limited | Layer structure having contact hole and method of producing the same |
| EP0469555B1 (en) * | 1990-07-31 | 1996-04-17 | Nec Corporation | Charge storage capacitor electrode and method of manufacturing the same |
| JP2684978B2 (ja) * | 1993-11-25 | 1997-12-03 | 日本電気株式会社 | 半導体装置 |
-
1983
- 1983-11-15 JP JP58214494A patent/JPS60106163A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60106163A (ja) | 1985-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |