JP2615541B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2615541B2 JP2615541B2 JP60058902A JP5890285A JP2615541B2 JP 2615541 B2 JP2615541 B2 JP 2615541B2 JP 60058902 A JP60058902 A JP 60058902A JP 5890285 A JP5890285 A JP 5890285A JP 2615541 B2 JP2615541 B2 JP 2615541B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- conductive layer
- insulating layer
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は絶縁層上の導電層と基板を接続する場合，例
えばMIS（金属−絶縁体−半導体 構造）デバイスのゲ
ート基板（ソース領域）間，あるいはDRAM（ダイナミッ
クランダムアクセスメモリ）用メモリセルの情報蓄積キ
ャパシタの下部電極と基板（ソース領域）間等の接続を
行う際，接続しようとする両方の部位を露出した段差を
形成し，ここに導電層を被着して接続することにより，
高集積化を可能としたものである。
えばMIS（金属−絶縁体−半導体 構造）デバイスのゲ
ート基板（ソース領域）間，あるいはDRAM（ダイナミッ
クランダムアクセスメモリ）用メモリセルの情報蓄積キ
ャパシタの下部電極と基板（ソース領域）間等の接続を
行う際，接続しようとする両方の部位を露出した段差を
形成し，ここに導電層を被着して接続することにより，
高集積化を可能としたものである。
〔産業上の利用分野〕 本発明はMISデバイスの配線構造の形成方法に関す
る。
る。
MIS構造は論理，およびメモリ集積回路としてもっと
も多く採用されている。近年これらの機能の大規模化に
ともない，集積回路は極限まで高集積化，高密度化が要
請されている。
も多く採用されている。近年これらの機能の大規模化に
ともない，集積回路は極限まで高集積化，高密度化が要
請されている。
配線構造についても，高集積化のために種々の改善が
なされている。
なされている。
第３図（１）と（２）はそれぞれ従来例によるMISデ
バイスのゲートと基板間を接続する配線構造を示す平面
図と断面図である。
バイスのゲートと基板間を接続する配線構造を示す平面
図と断面図である。
図は１層構造の接続例である。
図において,31は半導体基板,32は絶縁層,33は素子領
域を画定するフィールド酸化膜,34はゲート電極を兼
ね，ゲートと基板間を接続する配線層である。
域を画定するフィールド酸化膜,34はゲート電極を兼
ね，ゲートと基板間を接続する配線層である。
配線層34と基板31との接続はコンタクトホール35にお
いてなされる。
いてなされる。
この場合，配線層はコの字型に迂回され，高集積化を
阻害している。
阻害している。
第４図（１）と（２）はそれぞれ他の従来例によるMI
Sデバイスのゲートと基板間を接続する配線構造を示す
平面図と断面図である。
Sデバイスのゲートと基板間を接続する配線構造を示す
平面図と断面図である。
図は２層構造の接続例である。
図において,41は半導体基板,42は絶縁層,43は素子領
域を画定するフィールド酸化膜,44はゲート電極,45はゲ
ートと基板間を接続する配線層である。
域を画定するフィールド酸化膜,44はゲート電極,45はゲ
ートと基板間を接続する配線層である。
配線層45と基板41,およびゲート44との接続はそれぞ
れコンタクトホール46,および47においてなされる。
れコンタクトホール46,および47においてなされる。
この場合も，配線層はＬ字型に迂回され，高集積化を
阻害している。
阻害している。
第５図は従来例によるDRAM用メモリセルの情報蓄積ト
レンチキャパシタの下部電極と基板間を接続する配線構
造を示す断面図である。
レンチキャパシタの下部電極と基板間を接続する配線構
造を示す断面図である。
図において,51は半導体基板,52は絶縁層,53は素子領
域を画定するフィールド酸化膜,54はゲート電極,55はキ
ャパシタの下部電極で第１の多結晶珪素（ポリSi）層,5
6はキャパシタの誘電体でポリSi層55を熱酸化により形
成した薄い二酸化珪素（SiO2）層,57はキャパシタの対
向電極で第２のポリSi層,58は基板51と下部電極の第１
のポリSi層55を接続するコンタクトホールである。
域を画定するフィールド酸化膜,54はゲート電極,55はキ
ャパシタの下部電極で第１の多結晶珪素（ポリSi）層,5
6はキャパシタの誘電体でポリSi層55を熱酸化により形
成した薄い二酸化珪素（SiO2）層,57はキャパシタの対
向電極で第２のポリSi層,58は基板51と下部電極の第１
のポリSi層55を接続するコンタクトホールである。
超大規模集積回路においては，このようなトレンチキ
ャパシタを用いて高集積化を行っているが，コンタクト
ホール58における高集積化に適したコンタクトの形成は
困難である。
ャパシタを用いて高集積化を行っているが，コンタクト
ホール58における高集積化に適したコンタクトの形成は
困難である。
従来，絶縁層上の第１の導電層と基板を接続する場
合，例えばMISデバイスのゲートと基板間，あるいはメ
モリセルの情報蓄積キャパシタの下部電極と基板間等の
接続を行う際，接続しようとする両方の部位は距離を隔
てて接続していたため，高集積化を阻害していた。
合，例えばMISデバイスのゲートと基板間，あるいはメ
モリセルの情報蓄積キャパシタの下部電極と基板間等の
接続を行う際，接続しようとする両方の部位は距離を隔
てて接続していたため，高集積化を阻害していた。
上記問題点の解決は， （１）半導体基板上に第１の絶縁層と第１の導電層を順
次被着し，該第１の導電層と該第１の絶縁層の１部を除
去して，該第１の導電層と該半導体基板を覆う第２の絶
縁層を被着し，該半導体基板表面と該第１の導電層の両
方を露出するコンタクトホールを形成し，該コンタクト
ホール内に該第１の絶縁層の厚さ以上の厚さの第２の導
電層を選択成長して該半導体基板と該第１の導電層とを
接続することを特徴とする半導体装置の製造方法，ある
いは （２）半導体基板上に絶縁層と第１の導電層を順次被着
し，該第１の導電層と該絶縁層の１部を除去して，該半
導体基板の表面と該第１の導電層の両方を露出させ，該
絶縁層の厚さ以上の厚さの第２の導電層を選択成長して
該半導体基板と該第１の導電層とを接続する半導体装置
の製造方法により達成される。
次被着し，該第１の導電層と該第１の絶縁層の１部を除
去して，該第１の導電層と該半導体基板を覆う第２の絶
縁層を被着し，該半導体基板表面と該第１の導電層の両
方を露出するコンタクトホールを形成し，該コンタクト
ホール内に該第１の絶縁層の厚さ以上の厚さの第２の導
電層を選択成長して該半導体基板と該第１の導電層とを
接続することを特徴とする半導体装置の製造方法，ある
いは （２）半導体基板上に絶縁層と第１の導電層を順次被着
し，該第１の導電層と該絶縁層の１部を除去して，該半
導体基板の表面と該第１の導電層の両方を露出させ，該
絶縁層の厚さ以上の厚さの第２の導電層を選択成長して
該半導体基板と該第１の導電層とを接続する半導体装置
の製造方法により達成される。
本発明は半導体基板１と，基板１上に被着された絶縁
層２上にパターニングして形成された第１の導電層３の
１部，または全面を露出した後，露出部に選択的に第２
の導電層６を被着して半導体基板１と第１の導電層３を
最短距離で接続することができ，デバイスの高速化，高
集積化を可能とするものである。
層２上にパターニングして形成された第１の導電層３の
１部，または全面を露出した後，露出部に選択的に第２
の導電層６を被着して半導体基板１と第１の導電層３を
最短距離で接続することができ，デバイスの高速化，高
集積化を可能とするものである。
さらに，第１図または第２図に示されるように第２の
導電層６の厚さを絶縁層２の厚さ以上とすることによ
り，半導体基板１と第１の導電層３との接続抵抗を安定
化させることができる。
導電層６の厚さを絶縁層２の厚さ以上とすることによ
り，半導体基板１と第１の導電層３との接続抵抗を安定
化させることができる。
第１図（１）と（２）はそれぞれ本発明によるMISデ
バイスのゲートと基板間を接続する配線構造を示す平面
図と断面図である。
バイスのゲートと基板間を接続する配線構造を示す平面
図と断面図である。
図において,1は半導体基板でSi基板,2は絶縁層でSiO2
層,3は第１の導電層でポリSiよりなるゲート電極,4はカ
バー絶縁層でSiO2層,5は段差,6は第２の導電層でゲート
と基板間を接続する配線層である。
層,3は第１の導電層でポリSiよりなるゲート電極,4はカ
バー絶縁層でSiO2層,5は段差,6は第２の導電層でゲート
と基板間を接続する配線層である。
なお,11はｐ型珪素（Si）基体,12は素子領域を画定す
るフィールド酸化膜,13はn+型ソース領域,14はn+型ドレ
イン領域である。
るフィールド酸化膜,13はn+型ソース領域,14はn+型ドレ
イン領域である。
ゲート３と基板１との接続は段差５を覆って被着され
た配線層６によってなされる。
た配線層６によってなされる。
配線層６の被着は段差５を覆ってSiの選択エピタキシ
ャル成長により行う。この場合，カバー絶縁層４上には
成長しないで，基板１のSi上には単結晶が，ゲート３の
ポリSi上にはポリSiが成長する。
ャル成長により行う。この場合，カバー絶縁層４上には
成長しないで，基板１のSi上には単結晶が，ゲート３の
ポリSi上にはポリSiが成長する。
エピタキシャル成長は，反応ガスとしてトリクロルシ
ラン（SiHCl3），ドーパントとしてフォスヒン（PH3）
を用いて，反応容器を0.1Torrに減圧し,800℃で熱分解
して行う。
ラン（SiHCl3），ドーパントとしてフォスヒン（PH3）
を用いて，反応容器を0.1Torrに減圧し,800℃で熱分解
して行う。
あるいはアンドープで成長し，後でイオン注入等を用
いてドープしてもよい。
いてドープしてもよい。
また配線層６はタングステン（Ｗ）の選択成長によっ
も形成できる。
も形成できる。
この場合，配線層６は最短距離で配線され，高集積化
を可能とする。
を可能とする。
第２図は本発明によるDRAM用メモリセルの情報蓄積ト
レンチキャパシタの下部電極と基板間を接続する配線構
造を示す断面図である。
レンチキャパシタの下部電極と基板間を接続する配線構
造を示す断面図である。
図において,1は半導体基板でSi基板,2は絶縁層でSiO2
層,3は第１の導電層で第１のポリSi層よりなるキャパシ
タの下部電極,5は段差,6は第２の導電層で下部電極と基
板間を接続するSi層よりなる配線層で，第１図と同様に
段差５を覆って成長して形成する。
層,3は第１の導電層で第１のポリSi層よりなるキャパシ
タの下部電極,5は段差,6は第２の導電層で下部電極と基
板間を接続するSi層よりなる配線層で，第１図と同様に
段差５を覆って成長して形成する。
なお,11はｐ型Si基体,12は素子領域を画定するフィー
ルド酸化膜,13はn+型ソース領域である。
ルド酸化膜,13はn+型ソース領域である。
21はキャパシタの誘電体で，下部電極３の上に成長さ
れたSi配線層６を熱酸化により形成した薄いSiO2層であ
る。
れたSi配線層６を熱酸化により形成した薄いSiO2層であ
る。
22はキャパシタの対向電極で第２のポリSi層である。
この場合も，配線層６は最短距離で配線され，高集積
化を可能とする。
化を可能とする。
以上詳細に説明したように本発明によれば，絶縁層上
の導電層と基板を接続する場合，接続しようとする両方
の部位は最短距離を隔てて接続されるため，デバイスの
高集積化を可能とする。
の導電層と基板を接続する場合，接続しようとする両方
の部位は最短距離を隔てて接続されるため，デバイスの
高集積化を可能とする。
第１図（１）と（２）はそれぞれ本発明によるMISデバ
イスのゲートと基板間を接続する配線構造を示す平面図
と断面図， 第２図は本発明によるDRAM用メモリセルの情報蓄積トレ
ンチキャパシタの下部電極と基板間を接続する配線構造
を示す断面図， 第３図（１）と（２）はそれぞれ従来例によるMISデバ
イスのゲートと基板間を接続する配線構造を示す平面図
と断面図， 第４図（１）と（２）はそれぞれ他の従来例によるMIS
デバイスのゲートと基板間を接続する配線構造を示す平
面図と断面図， 第５図は従来例によるDRAM用メモリセルの情報蓄積トレ
ンチキャパシタの下部電極と基板間を接続する配線構造
を示す断面図である。 図において， １は半導体基板でSi基板， ２は絶縁層でSiO2層， ３は第１の導電層で第１のポリSi層よりなるゲート電
極，またはキャパシタの下部電極， ４はカバー絶縁層でSiO2層， ５は段差， ６は第２の導電層でゲート，または下部電極と基板間を
接続する配線層， 11はｐ型Si基体， 12は素子領域を画定するフィールド酸化膜， 13はn+型ソース領域， 14はn+型ドレイン領域， 21はキャパシタの誘電体でSiO2層， 22はキャパシタの対向電極で第２のポリSi層 である。
イスのゲートと基板間を接続する配線構造を示す平面図
と断面図， 第２図は本発明によるDRAM用メモリセルの情報蓄積トレ
ンチキャパシタの下部電極と基板間を接続する配線構造
を示す断面図， 第３図（１）と（２）はそれぞれ従来例によるMISデバ
イスのゲートと基板間を接続する配線構造を示す平面図
と断面図， 第４図（１）と（２）はそれぞれ他の従来例によるMIS
デバイスのゲートと基板間を接続する配線構造を示す平
面図と断面図， 第５図は従来例によるDRAM用メモリセルの情報蓄積トレ
ンチキャパシタの下部電極と基板間を接続する配線構造
を示す断面図である。 図において， １は半導体基板でSi基板， ２は絶縁層でSiO2層， ３は第１の導電層で第１のポリSi層よりなるゲート電
極，またはキャパシタの下部電極， ４はカバー絶縁層でSiO2層， ５は段差， ６は第２の導電層でゲート，または下部電極と基板間を
接続する配線層， 11はｐ型Si基体， 12は素子領域を画定するフィールド酸化膜， 13はn+型ソース領域， 14はn+型ドレイン領域， 21はキャパシタの誘電体でSiO2層， 22はキャパシタの対向電極で第２のポリSi層 である。
Claims (2)
- 【請求項１】半導体基板上に第１の絶縁層と第１の導電
層を順次被着し， 該第１の導電層と該第１の絶縁層の１部を除去して，該
第１の導電層と該半導体基板を覆う第２の絶縁層を被着
し， 該半導体基板表面と該第１の導電層の両方を露出するコ
ンタクトホールを形成し， 該コンタクトホール内に該第１の絶縁層の厚さ以上の厚
さの第２の導電層を選択成長して該半導体基板と該第１
の導電層とを接続することを特徴とする半導体装置の製
造方法。 - 【請求項２】半導体基板上に絶縁層と第１の導電層を順
次被着し， 該第１の導電層と該絶縁層の１部を除去して，該半導体
基板の表面と該第１の導電層の両方を露出させ，該絶縁
層の厚さ以上の厚さの第２の導電層を選択成長して該半
導体基板と該第１の導電層とを接続することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058902A JP2615541B2 (ja) | 1985-03-22 | 1985-03-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058902A JP2615541B2 (ja) | 1985-03-22 | 1985-03-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61216447A JPS61216447A (ja) | 1986-09-26 |
| JP2615541B2 true JP2615541B2 (ja) | 1997-05-28 |
Family
ID=13097732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60058902A Expired - Lifetime JP2615541B2 (ja) | 1985-03-22 | 1985-03-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2615541B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198323A (ja) * | 1987-02-13 | 1988-08-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5250458A (en) * | 1987-02-25 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor memory device having stacked memory capacitors |
| JPH01189938A (ja) * | 1988-01-26 | 1989-07-31 | Mitsubishi Electric Corp | 電気的接触構造を有する半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587479A (en) * | 1978-12-25 | 1980-07-02 | Mitsubishi Electric Corp | Insulated gate type field effect transistor |
| US4305200A (en) * | 1979-11-06 | 1981-12-15 | Hewlett-Packard Company | Method of forming self-registering source, drain, and gate contacts for FET transistor structures |
| JPS584924A (ja) * | 1981-07-01 | 1983-01-12 | Hitachi Ltd | 半導体装置の電極形成方法 |
| JPS5893255A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58200557A (ja) * | 1982-05-18 | 1983-11-22 | Nec Corp | 多層配線の形成方法 |
| JPS593964A (ja) * | 1982-06-29 | 1984-01-10 | Semiconductor Res Found | 半導体集積回路 |
| JPS59141262A (ja) * | 1983-02-02 | 1984-08-13 | Nec Corp | 半導体メモリセル |
-
1985
- 1985-03-22 JP JP60058902A patent/JP2615541B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61216447A (ja) | 1986-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5057888A (en) | Double DRAM cell | |
| JP2795313B2 (ja) | 容量素子及びその製造方法 | |
| US5091761A (en) | Semiconductor device having an arrangement of IGFETs and capacitors stacked thereover | |
| JP3887433B2 (ja) | 半導体装置のキャパシタの形成方法 | |
| US5464791A (en) | Method of fabricating a micro-trench storage capacitor | |
| US6326658B1 (en) | Semiconductor device including an interface layer containing chlorine | |
| EP0469555B1 (en) | Charge storage capacitor electrode and method of manufacturing the same | |
| KR100233834B1 (ko) | 규소/규소게르마늄 쌍극자 트랜지스터 제조방법 | |
| US3996658A (en) | Process for producing semiconductor memory device | |
| JP2671833B2 (ja) | 半導体装置およびその製造方法 | |
| US5312769A (en) | Method of making a semiconductor memory device | |
| JPS6286853A (ja) | 半導体装置の製造方法 | |
| JP2615541B2 (ja) | 半導体装置の製造方法 | |
| JPH06112152A (ja) | 半導体デバイスの接触部形成方法 | |
| JPS63184360A (ja) | 半導体記憶装置とその製造方法 | |
| KR100307294B1 (ko) | 반도체장치의제조방법 | |
| JP3036092B2 (ja) | 半導体装置の製造方法 | |
| KR100275938B1 (ko) | 캐패시터형성방법 | |
| JP3078109B2 (ja) | 半導体装置の製造方法 | |
| JPH0363828B2 (ja) | ||
| JP2509912B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2556155B2 (ja) | 半導体装置の製造方法 | |
| JPH0434831B2 (ja) | ||
| JP2699625B2 (ja) | 半導体装置の製造方法 | |
| JP2507520B2 (ja) | 半導体記憶装置の製造方法 |