KR100307294B1 - 반도체장치의제조방법 - Google Patents

Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 캐패시터의 반구형 돌출부위를 갖는 하부전극을 Si_1-xGe_x로 형성하여 볼드(bold)효과를 방지하고 추가 도핑공정 등을 생략하도록 한 반도체장치의 캐패시터 하부전극 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 제조방법은 반도체기판위에 실리콘을 포함하는 반응기체와 게르마늄을 포함하는 반응기체를 이용하여 Si_1-xGe_x층을 형성하는 단계와, Si1-xGex층을 소정 모양으로 패터닝하는 단계와, 패터닝된 Si_1-xGe_x층의 노출된 표면에 복수개의 반구형 돌출부를 실리콘으로 형성하는 단계를 포함하여 이루어진다.

Description

반도체장치의 제조방법

본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 캐패시터의 반구형 돌출부위를 갖는 하부전극을 Si_1-xGe_x로 형성하여 볼드(bold)효과를 방지하고 추가 도핑공정 등을 생략하도록 한 반도체장치의 캐패시터 하부전극 제조방법에 관한 것이다.

반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 캐패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 축전 용량을 증가시키기 위해서는 캐패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하여 유전체의 표면적을 증가시켰다.

디램제조공정에서 셀부를 구성하기 위하여 반도체기판 위에 트랜지스터 등을 형성한 다음 다수개의 다결정실리콘층으로 스토리지전극 및 플레이트전극을 형성하고 유전막을 그 사이에 개재시켜 캐패시터를 형성한 다음 소자간의 전기적 연결을 위하여 금속배선공정을 실시하게 된다.

상술한 바와 같이 메모리 소자의 셀이 갖는 제한된 영역에서 캐패시터의 정전용량을 확보하기 위한 유효면적을 증대시키기 위하여 다음과 같은 종래 기술이 있다.

첫째, 캐패시터의 하부전극인 스토리지전극의 표면을 불규칙하게(rugged morphology) 형성하여 디자인 룰(design rule)과 구조학상 제한될 수 밖에 없는 캐패시터의 면적을 증가시킨다. 대표적인 예로, 일차적으로 박스형태의 스토리지전극을 형성한 다음 그 표면에 다수개의 반구형 실리콘 그레인(Hemispherical Silcon Grain, 이하 HSG라 칭함)를 형성하여 결과적으로 스토리지전극의 표면적을 증가시키는 기술이다.

둘째, 유전상수가 큰 물질로 유전막을 형성하여 캐패시터의 정전용량(capacitance)을 증가시키는 기술이다. 이때, 유전막으로 사용되는 물질로는 Ta₂O₅, BST 등이 있다.

HSG 형성공정은 그 하부의 하부전극형성용 실리콘층의 결정화 온도 및 도핑 농도에 극히 의존하는 공정으로, 종래 기술에서는 하부전극노드 형성용 도전층을 SiH₄와 PH3를 이용하여 실리콘의 결정화 온도 이하에서 증착하였다. 결정화 온도가 560-580℃인 경우, 증착되는 실리콘층에는 결정핵이 존재하므로 인큐베이션 타임(incubation time) 없이도 이후 공정에서 쉽게 결정화되는 실리콘층이 형성된다.

따라서, 바람직한 실리콘층의 증착 온도는 500-530℃이며, 이러한 온도 영역은 표면반응, 제한영역에서의 반응을 조건으로, 온도의존성이 극대화되는 영역이다. 즉, 증착속도가 급격히 감소되어 소정의 증착 두께를 얻기 위해서는 맣은 증착시간을 요하게 된다.

이와 같이 증착된 실리콘층은 하부전극으로서의 역할을 수행하기 위하여 충분히 도핑되어야 하며, 그렇지 않은 경우에는 인가전압에 따른 캐패시턴스의 감소를 초래하는 공핍(depletion)현상이 발생한다.

또한, 실리콘층의 결정화에 대한 인큐베이션 타임은 도판트인 P이온의 증가에 따라 감소하는 경향을 보인다. 따라서, 이러한 공핍현상 등을 방지하기 위하여 HSG 형성 후 표면에 형성된 자연산화막을 제거하는 공정과 불순물 이온주입 공정 등이 추가로 실시된다.

도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 캐패시터 제조공정 단면도이다.

도 1a를 참조하면, P형의 반도체기판인 실리콘기판(10) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는 불순물영역(11)이 형성되어 있다.

그리고, 반도체기판(10) 상에 층간절연층으로 산화막(12)을 화학기상증착법(이하 CVD라 한다)으로 증착하여 형성한다.

그다음, 층간절연층(12) 위에 포토레지스트를 이용하는 포토리쏘그래피(photolithography) 공정을 실시하여 불순물영역(11)의 표면을 노출시키는 접촉구를 형성한다.

그리고, 스토리지전극용 플러그를 접촉구를 충분히 매립하도록 형성하기 위하여 층간절연층(12) 위에 불순물이 도핑된 폴리실리콘층을 CVD법으로 증착하여 형성한 다음 층간절연층(12)의 표면이 노출되도록 에치백하여 접촉홀을 매립하고 불순물영역(11)과 전기적으로 콘택된 플러그(13)를 형성한다.

그 다음, 노출된 플러그(13) 표면을 포함하는 층간절연층(12) 위에 SiH₄와 PH₃를 반응기체로 하여 비정질 실리콘층(14)을 증착하여 형성한다.

이때, 형성되는 실리콘층(14)은 증착온도를 무조건 낮출 수 없으므로 510-530℃ 사이에서 형성되므로 완전히 비정질 상태가 아니고 부분적으로 결정핵을 갖게 되고 이후 공정에서 이부위는 부분적으로 결정화가 이루어진다. 따라서, 이후 HSG 형성공정에서 결정화된 부위에는 HSG 그레인이 형성되지 않게 되고 주변과 비교하여 매그러운 표면을 가지게 되며, 이를 볼드효과(bold effect)라 부른다.

그리고, 이러한 실리콘층(14)을 510℃에서 8000Å 두께로 형성하기 위해서 약 24시간이 소요된다. 일반적으로 폴리실리콘을 증착할 경우에는 동일 두께 형성시 약 6시간정도 소요된다.

도 1b를 참조하면, 실리콘층에 포토리쏘그래피법으로 건식식각을 실시하여 하부전극(140)을 패터닝한다. 이때, 형성되는 하부전극(140)의 형태는 박스형, 크라운형, 실린더형 또는 핀형 등 다양한 형태로 패터닝될 수 있다.

그리고, 노출된 하부전극(140)의 표면에 선택적 SiH₄기체를 이용한 HSG 공정을 실시하여 반구형 돌출부(15)를 형성하여 하부전극(140)의 표면적을 증가시킨다. 결국, 하부전극(140)과 돌출부(15)가 최종 하부전극(140,15)이 된다. 이때, 반구형 돌출부(15)는 노출된 하부전극(140)의 표면에 SiH₄기체를 흘려 증착되게 하여 형성한다.

그 다음, 공핍현상을 방지하기 위하여, 필요한 경우, 하부전극 표면에 형성된 자연산화막을 제거한 후 추가 불순물 이온주입을 하부전극(140) 및 돌출부(15)에 실시한다. 이는 HSG 형성 측면에서 결정화를 위한 인큐베이션 타임이 길 수록 유리하고, 인큐베이션 타임을 길게 하려면 실리콘층(14)의 증착온도가 낮거나 도핑 농도가 낮아야 하기 때문에 추가 도핑이 필요한 것이다.

도 1c를 참조하면, 최종 하부전극(140,15) 표면에 유전상수값이 뛰어난 Ta₂O₅를 증착하여 유전막(16)을 형성한 다음, 산소 분위기에서 유전막(16)에 후처리공정을 실시하여 유전막(16)의 특성을 좋게한다. 이는, 유전막(16)이 일반적으로 Ta₂O_5-x로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 Ta₂O₅로 이루어진 분자식을 형성하기 위함이다.

그리고, 유전막(16)의 표면에 TiN층(17)을 증착하여 상부전극인 금속 플레이트전극을 형성하므로서 캐패시터를 제조한다.

그러나, 상술한 종래의 기술에 따른 캐패시터 제조방법은 볼드효과 등으로 인하여 HSG 그레인들의 형성이 조밀하지 못하여 최대한의 표면적을 확보하지 못하므로 정전용량 증대에 부합하지 않고, 도한 후속 도핑공정 등이 필요하므로 공정이 복잡한 문제점이 있다.

따라서, 본 발명의 목적은 캐패시터의 반구형 돌출부위를 갖는 하부전극을 Si_1-xGe_x로 형성하여 볼드(bold)효과를 방지하고 자연산화막 제거공정과 추가 도핑공정 등을 생략하도록 한 반도체장치의 캐패시터 하부전극 제조방법을 제공하는데 있다.

상술한 목적을 달성하기 위하여 본 발명에 따른 반도체장치의 제조방법은 반도체기판위에 실리콘을 포함하는 반응기체와 게르마늄을 포함하는 반응기체를 이용하여 Si_1-xGe_x층을 형성하는 단계와, Si_1-xGe_x층을 소정 모양으로 패터닝하는 단계와, 패터닝된 Si_1-xGe_x층의 노출된 표면에 복수개의 반구형 돌출부를 실리콘으로 형성하는 단계를 포함하여 이루어진다.

상술한 목적을 달성하기 위하여 본 발명에 따른 반도체장치의 캐패시터 제조방법은 반도체기판의 소정부위에 도전성 플러그의 상부 표면이 노출되어 형성된 절연막 위에 패터닝된 Si_1-xGe_x층을 결정화온도 이하에서 플러그의 노출된 표면을 덮도록 형성하는 단계와, 노출된 Si_1-xGe_x층 표면에 복수개의 반구형 돌출부를 실리콘으로 형성하는 단계와, 노출된 Si_1-xGe_x층 표면 및 복수개의 반구형 돌출부 표면에 유전막을 형성하는 단계와, 유전막 위에 상부전극을 형성하는 단계를 포함하여 이루어진다.

도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 캐패시터 제조공정 단면도

도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도

도 3a 내지 도 3b는 각각 Ge 함량에 대한 온도에 따른 SiGe의 증착속도에 대한 그래프

도 4a 내지 도 4b는 각각 특정 온도에서의 Ge함량의 증가에 따른 SiGe의 증착속도에 대한 그래프

본 발명은 HSG가 형성되는 하부전극을 실리콘 대신 게르마늄을 이용하는 Si_1-xGe_x로 형성한다. Ge는 실리콘과 같은 4족 원소로서 실리콘 사이트(site)에 완전고용성(fully solid solubility)를 갖는 원자이다. SiH₄를 이용하여 실리콘층을 증착할 때 GeH₄를 동시에 유입시키면 실리콘 싸이트에 Ge가 치환되어 Si_1-xGe_x를 형성하게 된다.

이러한 증착속도는 Ge량(x)이 증가할 수록 급속히 증가하며 x가 0.4일 경우 동일온도하에서 10배 이상 증가한다.

또한, 불순물 활성화 효율의 경우에도 Ge가 실리콘보다 우수하므로 불순물의 농도를 낮게하여 증착하여도 공핍현상이 억제되는 하부전극을 형성할 수 있다.

도 3a 내지 도 3b는 각각 Ge 함량에 대한 온도에 따른 Si_1-xGe_x의 증착속도에 대한 그래프이다.

도 3a를 참조하면, 수평좌표축은 온도를 나타내며 수직좌표축은 증착률(Å/min)을 나타낸다. 세 개의 직선은 위에서부터 아래로 각각 GeH₄의 분압이 감소하고 Ge의 치환에 따른 활성화에너지가 증가하는 순서로 도시되어 있다. 이때, 실리콘 소스기체로는 SiH₂Cl₂이다.

따라서, Ge의 치환이 증가함에 따라 활성화에너지가 감소함을 알 수 있으며, 활성화에너지의 감소는 온도에 대한 의존성이 작으며 이는 증착되는 Si_1-xGe_x층이 균일성을 갖게하는 요인이다.

도 3b를 참조하면, 수평좌표축은 온도를 나타내며 수직좌표축은 증착률(Å/min)을 나타낸다. 세 개의 직선은 위에서부터 아래로 각각 GeH₄의 분압이 감소하고 Ge의 치환에 따른 활성화에너지가 증가하는 순서로 도시되어 있다. 이때, 실리콘 소스기체로는 SiH₄이다.

Ge의 치환이 증가함에 따라 활성화에너지가 감소함을 역시 알 수 있으며, 활성화에너지의 감소는 온도에 대한 의존성이 작으며 이는 증착되는 Si_1-xGe_x층이 균일성을 갖게하는 요인이다.

도 4a 내지 도 4b는 각각 특정 온도에서의 Ge함량의 증가에 따른 SiGe의 증착속도에 대한 그래프이다.

도 4a를 참조하면, 수평좌표축은 형성되는 Si_1-xGe_x층에 대한 Ge의 농도를 나타내며 수직좌표축은 증착률(Å/min)을 나타낸다. 세 개의 직선은 위에서부터 아래로 각각 Si₂H₆, SiH₄, SiH₂Cl₂를 나타내고, 이때 공정조건은 온도 625℃와 압력 760 Torr이다.

도 4b를 참조하면, 수평좌표축은 형성되는 Si_1-xGe_x층에 대한 Ge의 농도를 나타내며 수직좌표축은 증착률(Å/min)을 나타낸다. 세 개의 직선은 위에서부터 아래로 각각 Si₂H₆, SiH₄, SiH₂Cl₂를 나타내고, 이때 공정조건은 온도 700℃와 압력 760 Torr이다.

도 4a 내지 도 4b 모두 Ge양의 증가에 따른 Si_1-xGe_x층의 증착속도 변화를 나타내며, Si를 포함하는 모든 소스기체의 경우에서 Ge 량이 증가함에 따라 증착속도가 증가하며 x값이 0.4 정도에서 증착속도는 x값이 0인 경우보다 약 10배 증가한다.

HSG가 형성될 실리콘층의 증착온도를 낮추고 증착속도를 높이기 위한 방법으로 Si₂H₆를 사용할 수 있다. 그러나, SiH₄를 사용하는 경우와 비교하여 도핑 불순물의 농도에 대해서는 비슷한 결과를 갖고 오염물질 발생, 단차피복도, 균일성, 증착률에 대해서는 불리하다.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도이다.

도 2a를 참조하면, P형의 반도체기판인 실리콘기판(20) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는 불순물영역(21)이 형성되어 있다.

그리고, 반도체기판(20) 상에 층간절연층으로 산화막(22)을 화학기상증착법(이하 CVD라 한다)으로 증착하여 형성한다.

그다음, 층간절연층(22) 위에 포토레지스트를 이용하는 포토리쏘그래피(photolithography) 공정을 실시하여 불순물영역(21)의 표면을 노출시키는 접촉구를 형성한다.

그리고, 스토리지전극용 플러그를 접촉구를 충분히 매립하도록 형성하기 위하여 층간절연층(22) 위에 불순물이 도핑된 폴리실리콘층을 CVD법으로 증착하여 형성한 다음 층간절연층(22)의 표면이 노출되도록 에치백하여 접촉홀을 매립하고 불순물영역(21)과 전기적으로 콘택된 플러그(23)를 형성한다.

그 다음, 노출된 플러그(23) 표면을 포함하는 층간절연층(22) 위에 SiH₄와 GeH₄를 반응기체로 하여 Si_1-xGe_x층(24)을 증착하여 형성한다. 이때, Si_1-xGe_x층(24)의 형성 온도는 결정화 온도 이하로 하며, 증착속도는 종래에 비하여 약 10배이상 감소한다.

반구형 돌출부를 형성하는 HSG를 효과적으로 형성하기 위해서는 실리콘의 증착온도가 낮을 수록 또는 도핑농도가 낮을 수록 결정화의 인큐베이션 시간을 길게 가질수 있 어 유리하지만, 증착속도면이나 공핍현상에 있어서 곤란하다.

그러나, 본 발명에서는, Si_1-xGe_x층(24)을 형성하므로 증착속도 문제를 해결하여 증착온도를 낮출수 있고, 결정화 인큐베이션 시간을 연장시키므로서 볼드효과를 방지할 수 있다.

또한, 동일한 양의 도판트가 실리콘층과 Si_1-xGe_x층(24)에 각각 존재하는 경우, Si_1-xGe_x층(24)의 도판트 활성화 효율이 우수하므로 HSG형성에 영향을 주지 않는 농도범위(일반적으로 2E20 atoms/㎤)에서 충분히 공핍현상을 방지할 수 있다. 따라서 하부전극의 도전성 확보를 위한 추가 도핑공정이 필요하지 않다.

도 2b를 참조하면, Si_1-xGe_x층(24)층에 포토리쏘그래피법으로 건식식각을 실시하여 하부전극(240)을 패터닝한다. 이때, 형성되는 하부전극(240)의 형태는 박스형, 크라운형, 실린더형 또는 핀형 등 다양한 형태로 패터닝될 수 있다.

그리고, 노출된 하부전극(240)의 표면에 선택적 SiH₄기체를 이용한 HSG 공정을 실시하여 반구형 돌출부(25)를 형성하여 하부전극(240)의 표면적을 증가시킨다. 결국, 하부전극(240)과 돌출부(25)가 최종 하부전극(240,25)이 된다. 이때, 반구형 돌출부(25)는 노출된 하부전극(240)의 표면에 SiH₄기체를 흘려 증착되게 하여 형성하며, 종래 기술에 비해서 볼드효과가 제거되므로 더욱 치밀하게 형성되어 하부전극의 표면적을 늘려서 캐패시터의 정전용량을 증가시킨다.

도 2c를 참조하면, 최종 하부전극(240,25) 표면에 유전상수값이 뛰어난 Ta₂O₅를 증착하여 유전막(26)을 형성한 다음, 산소 분위기에서 유전막(26)에 후처리공정을 실시하여 유전막(26)의 특성을 좋게한다. 이는, 유전막(26)이 일반적으로 Ta₂O_5-x로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 Ta₂O₅로 이루어진 분자식을 형성하기 위함이다.

그리고, 유전막(26)의 표면에 TiN층(27)을 증착하여 상부전극인 금속 플레이트전극을 형성하므로서 캐패시터를 제조한다.

따라서, 본 발명에 따른 캐패시터 제조방법은 Si_1-xGe_x층을 형성하므로 증착속도 문제를 해결하여 증착온도를 낮출수 있고, 결정화 인큐베이션 시간을 연장시키므로서 볼드효과를 방지할 수 있으므로 HSG를 더욱 치밀하게 형성되어 하부전극의 표면적을 늘려서 캐패시터의 정전용량을 증가시키며 또한, 공핍현상을 추가 도핑공정 없이 방지할 수 있으므로 공정을 단순화 시키는 장점이 있다.

Claims (8)

1. 반도체기판위에 실리콘을 포함하는 반응기체와 게르마늄을 포함하는 반응기체를 이용하여 도전성 Si_1-xGe_x층을 형성하는 단계와,

   상기 Si_1-xGe_x층을 소정 모양으로 패터닝하는 단계와,

   패터닝된 상기 Si_1-xGe_x층의 노출된 표면에 복수개의 도전성 반구형 돌출부를 반구형 실리콘 그레인으로 형성하는 단계로 이루어진 반도체장치의 제조방법.
2. 청구항 1에 있어서, 상기 Si_1-xGe_x층은 결정화 온도 이하에서 형성하는 것이 특징인 반도체장치의 제조방법.
3. 청구항 1에 있어서, 상기 돌출부를 형성하는 단계 이후,

   노출된 상기 Si_1-xGe_x층 및 상기 돌출부의 표면에 유전막을 형성하는 단계와,

   상기 유전막 위에 도전층을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 제조방법.
4. 청구항 1에 있어서, 상기 Si_1-xGe_x층의 x값은 약 0.4인 것이 특징인 반도체장치의 제조방법.
5. 반도체기판의 소정부위에 도전성 플러그의 상부 표면이 노출되어 형성된 절연막 위에 패터닝된 Si_1-xGe_x층을 결정화온도 이하에서 상기 플러그의 노출된 표면을 덮도록 형성하는 단계와,

   노출된 상기 Si_1-xGe_x층 표면에 복수개의 반구형 돌출부를 실리콘으로 형성하는 단계와,

   노출된 상기 Si_1-xGe_x층 표면 및 복수개의 상기 반구형 돌출부 표면에 유전막을 형성하는 단계와,

   상기 유전막 위에 상부전극을 형성하는 단계로 이루어진 반도체장치의 캐패시터 제조방법.
6. 청구항 5에 있어서, 상기 Si_1-xGe_x층과 상기 돌출부는 도전성을 갖도록 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
7. 청구항 5에 있어서, 상기 돌출부는 반구형 실리콘 그레인으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
8. 청구항 5에 있어서, 상기 Si_1-xGe_x층의 x값은 약 0.4인 것이 특징인 반도체장치의 제조방법.