KR20020045550A - 커패시턴스 유전막 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims abstract description 21
- 229910001936 tantalum oxide Inorganic materials 0.000 claims abstract description 21
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims abstract description 6
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims abstract description 3
- 229910001882 dioxygen Inorganic materials 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 72
- 239000000758 substrate Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 229910021332 silicide Inorganic materials 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 5
- -1 silicide nitride Chemical class 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 239000011247 coating layer Substances 0.000 claims 6
- 238000005530 etching Methods 0.000 claims 3
- 238000001816 cooling Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 abstract description 4
- 239000010936 titanium Substances 0.000 abstract description 4
- 229910052719 titanium Inorganic materials 0.000 abstract description 4
- 239000007864 aqueous solution Substances 0.000 abstract description 2
- 238000005121 nitriding Methods 0.000 abstract 1
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 229910021341 titanium silicide Inorganic materials 0.000 abstract 1
- 239000011229 interlayer Substances 0.000 description 16
- 239000003990 capacitor Substances 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000003746 solid phase reaction Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- XJDNKRIXUMDJCW-UHFFFAOYSA-J titanium tetrachloride Chemical compound Cl[Ti](Cl)(Cl)Cl XJDNKRIXUMDJCW-UHFFFAOYSA-J 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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Abstract
반도체 장치는 기판, 기판 상에 배치되는 절연층, 및 절연층 상에 배치되는 하위 커패시턴스 전압을 포함한다. 하위 커패시턴스 전극은 하위 커패시턴스 전극 상에 배치된 탄탈 산화층, 금속 질화 실리사이드층, 및 폴리실리콘층을 포함한다. 금속 질화물로 이루어진 상위 커패시턴스 전극은 탄탈 산화층 상에 배치된다.
Description
발명의 배경
발명의 분야
본 발명은 커패시턴스, 특히, 탄탈 산화층을 유전층으로서 갖는 커패시터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다. 본 발명은 일본 특개평 제373117/2000의 우선권 주장 출원이다.
종래의 기술
탄탈 산화막(Ta2O5)이 실리콘층 상에 성장하고 산화되면, 실리콘 산화막(SiO2)은 탄탈 산화막 및 실리콘층 사이의 영역에서 성장하여, 실효 특정 유도량이 감소한다.
DRAM 커패시턴스를 제조할 때, 실린더 전극을 금속막으로 피복하면 실리콘 산화막이 성장하는 것을 방지할 수 있다. 그러나, 드라이 에칭 또는 CMP법(chemical mechanical polishing method)에 의해 정밀한 금속 실린더 전극을 형성하기는 어렵다. 따라서, 제조하기 쉬운 폴리실리콘 전극이 사용되고, 그 표면상에 실리콘층이 선택적으로 형성된다. 그러나, 실리사이드 및 실리콘의 퇴적 구조는 낮은 내열성을 갖기 때문에, 탄탈 산화막은 폴리실리콘 전극 상에 형성된 후, 산화되고, 실리콘 원자는 폴리실리콘 층으로부터 공급된다. 따라서, 실리콘 원자는 실리콘층 및 탄탈 산화막 사이에서 탄탈 산화막 상에 퇴적된다. 실리콘 원자는 하위 전극으로서 실리사이드층 및 상위 전극 사이에 누전을 야기한다.
본 발명의 실시예는 높은 내열성 및 작은 누전값을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 제 1의 실시예는 기판, 기판 상에 배치된 제 1의 절연층, 및 제 1의 절연층 상에 배치된 제 1의 커패시턴스 전극을 포함하는 반도체 장치를 제공한다. 제 1의 커패시턴스 전극은 폴리실리콘층, 폴리실리콘층 상에 배치된 금속 질화 실리사이드층, 및 제 1의 커패시턴스 전극 상에 배치된 탄탈 산화층을 포함한다. 본 발명의 제 1의 실시예는 탄탈 산화층 상에 배치된 제 2의 커패시턴스 전극을 더 포함하고, 제 2의 커패시턴스 전극은 금속 질화층을 포함한다.
본 발명의 제 2의 실시예는 반도체 장치의 제조 방법을 제공한다. 상기 제조 방법은 기판 상에 제 1의 절연층을 형성하는 단계, 제 1의 절연층 상에 비결정 실리콘층을 형성하는 단계, 및 비결정 실리콘층 상에 금속층을 형성하는 단계를 포함한다. 상기 방법은 금속층을 질화 실리사이드층으로 변환시키기 위해 기판을 가열하는 단계를 더 포함한다. 기판을 가열한 후에, 질화 실리사이드층 상에 탄탈 산화층이 형성되고, 탄탈 산화층 상에 상위 커패시턴스 전극이 형성된다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 도시하는 단면도.
도 2의 A 내지 도 2의 H는 도 1에 도시된 커패시턴스 소자 영역의 제조 방법을 도시하는 도면.
도 3은 본 발명의 실시예와 종래 기술을 비교하기 위한 실린더형 커패시터의 전류-전압 특성을 도시하는 도면.
♠도면의 주요 부호에 대한 부호의 설명♠
1 : p-형 실리콘 기판2 : N-웰
3a : 제 1의 p웰3b : 제 2의 p웰
5 : N-형 절연 영역6 : 필드 산화막
7 : 제 1의 층간 절연막8 : 제 2의 층간 절연막
9 : 제 3의 층간 절연막10 : 트랜지스터
11 : 소스 및 드레인 영역12 : 게이트 절연막
13 : 다결정 실리콘막14 : 실리사이드막
15 : 게이트 전극16 : 워드선 및 비트선
17 : 플러그18 : 접촉 구멍
20 : 커패시턴스 소자 영역22 : 탄탈 산화막
23 및 24 : 커패시턴스 상위 전극27 : 커패시턴스 하위 전극
28 : 접촉 플러그
본 발명의 실시예는 도 1 내지 도 3을 참조하여 기재된다. 상술한 종래 기술과 유사한 실시예의 각 요소는 동일한 기호를 사용하여 표시하고, 이하 상세한 설명을 생략한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따라, DRAM의 셀부는 다음과 같은 구조를 갖는다. N-웰(2)은 p-형 실리콘 기판(1)의 표면 상에 마련되고, 제 1의 p-웰(3a)은 N-웰(2)의 표면 상에 마련되며, N-형 절연 영역(5)은 제 1의 p-웰(3a)의 외주 상에 마련된다. 제 1의 p-웰(3a), N-형 절연 영역(5), 및 그 외주부 이외에, 제 2의 p-웰(3b)은 N-웰(2)의 표면 상에 형성된다. 제 1의 p-웰(3a) 및 제 2의 p-웰(3b)은 표면 상에 형성된 필드 산화막(6) 및 N-형 절연 영역(5)에 의해 각각 절연되는 것과 같이 소자 절연된다. 제 1의 p-웰(3a)의 표면 상에서, 메모리 셀을 포함하는 트랜지스터(10)는 필드 산화막(6)에 의해 소자 절연되는 활성 영역에 형성된다. 도 1에서, 한쌍의 메모리 셀이 도시된다. 트랜지스터(10)는 제 1의 p-웰(3a)의 표면 상에 마련된 게이트 절연막(12)으로 구성된다. 게이트 전극(15)은 제 1의 p-웰(3a)의 표면 위에 형성된 다결정 실리콘막(13) 및 실리사이드막(14)이 적층되어 마련되고, 게이트 절연막(12)은 다결정 실리콘막(13) 및 실리사이드막(14) 사이에 삽입되어 있다. 트랜지스터(10)는 제 1의 층간 절연막(7)으로 피복된다. 제 1의 층간 절연막(7)에서, 접촉 구멍(18)은 한 쌍의 트랜지스터(10)에 의해 공유되는 소스 및 드레인 영역(11a)에 이르도록 형성된다. 워드선 및 비트선(16)은 접촉 구멍(18)을 통해 소스/드레인 영역(11a)에 접촉되고,제 2의 층간 절연막(8)으로 피복된다. 도 1에서, 비트선(16)은 플러그(17)와 접촉하지 않으며, 비트선(16) 및 플러그(17)는 물리적으로 분리되어 있다.
커패시턴스 소자 영역(20)은 제 2의 층간 절연막(8) 상에 마련된다. 커패시턴스 소자 영역은 스택형이고, 커패시턴스 하위 전극(27), 커패시턴스 절연막으로서의 탄탈 산화막(22), 및 커패시턴스 상위 전극(23)으로 구성된다. 커패시턴스 소자 영역은 한쌍의 트랜지스터(10)에 대응하는 다른 N-형 소스 및 드레인 영역(11b)에 접속되기 위해 제 1의 층간 절연막(7) 및 제 2의 층간 절연막(8)을 통과한다. 커패시턴스 상위 전극(23)은 연속적으로 형성되어, 한 쌍의 메모리셀 각각의 커패시턴스 소자부는 공유 가능 상태가 된다. 커패시턴스 상위 전극(23)은 제 2의 층간 절연막(8)의 표면위로 확장되고, 커패시턴스 상위 전극(24)이 그 위에 형성되어 상위층 배선과 접속하기 위한 도출부로서 기능한다. 커패시턴스 소자부(20)는 제 3의 층간 절연막(9)으로 피복된다. 접촉 플러그(28)는 커패시턴스 상위 전극(24)을 제 3의 층간 절연막(9) 상에 배치된 상위 배선에 접속한다.
도 2의 A 내지 도 2의 H는 도 1에 도시된 커패시턴스 소자 영역(20)의 제조 공정을 도시한다.
도 2의 A를 참조하면, 제 1의 층간 절연막(7), 워드선 및 비트선(16), 및 제 1의 층간 절연막(7)의 레스트(rest)는 실리콘 기판위에 형성된다. 상기 막에서, 커패시턴스 접촉 구멍이 형성된다. 캐피시턴스 접촉 구멍이 인으로 도핑된 비결정 실리콘 및 텅스텐 등으로 이루어진 금속막으로 채워지게 되어, 플러그(17)가 형성된다.
금속막은 도 2의 A에 도시된 바와 같이, 실리콘 기판의 에치백(etchback)에 의해 플러그에 대응하는 부분에만 남게 된다. 도 2의 B를 참조하면, 그 상부에 층간 절연막(8; 8a 및 8b)이 성장된다. 그리고, 스택 전극 형성을 위한 구멍이 층간 절연막(8; 8a 및 8b)을 통해 형성된다. 인으로 도핑된 스택 전극용 비결정 실리콘막(21)은 스택 전극 형성의 위한 구멍을 포함하는 기판의 전체 표면 위에 형성된다.
도 2의 C를 참조하면, 스택 전극 형성용 구멍의 내면은 스핀 코팅법에 의해 실리콘 산화막(25)으로 채워진다.
도 2의 D를 참조하면, 스택 전극 형성용 비결정 실리콘막(21)은 etchback에 의해 스택 전극 형성용 구멍의 내면에만 남게 된다. 그리고, 잔여 실리콘 산화막(25)은 희석 플루오르화수소산 수성액으로 에칭된다.
도 2의 E를 참조하면, 티타늄막(26)은 스택 전극 형성용 구멍의 내면을 포함하는 실리콘 기판의 전체 표면뿐 아니라, 스택 형성용 구멍 사이의 실리콘 기판의 일부위에 형성된다. 텅스텐막 또는 탄탈막은 티타늄막(26) 대신 사용될 수 있다.
도 2의 F를 참조하면, 고체 위상 반응(합금 반응)은 열처리(예를 들어, 700℃)에 의해 야기되어, 전극부에서 티타늄막(26) 전체는 티타늄 질화 실리콘막(27)으로 변환된다. 여분의 상기 막은 과산화수소 용액에 의해 제거된다.
도 2의 G를 참조하면, 탄탈 산화막(Ta2O5)으로 구성된 커패시턴스 절연막(22)은 Ta(OC2H5)5및 O2를 사용하는 저압 화학 기상 성장법(LPCVD법)에 의해기판의 전체 표면위에 형성된다. 커패시턴스 절연막(22)은 예를 들어, 800℃에서 산소 가스로 열처리되고, 탄탈 산화막은 결정화되기 위해 산화된다.
도 2의 H를 참조하면, 예를 들어, 티타늄 4염화물(TiCl4) 및 암모니아(NH3)을 사용하여, 타티늄 질화막(TiN)의 전극(23)은 화학 기상 성장법(CVD법)에 의해 커패시턴스 절연막(22) 상에 형성된다.
도 3을 참조하면, 본 발명 및 종래 기술에 따라 제조된 실린더형 커패시터의 전류-전압 특성이 도시된다.
10만개의 스택 조각이 평행하게 형성된다. 10만번째 전류값은 커패시터당 전류값이다. 종래 기술에 따르면, 1V의 전압에서의 누전값은 셀당 5x10-15암페어이다. 한편, 본 발명에 따르면, 실린더 전극은 높은 내열성을 가지며, 커패시터를 제조하기 위한 단계에서 실리콘막의 성장은 발생하지 않는다. 따라서, 누전이 감소되고, 1V에서의 누전값은 셀당 1X10-15암페어, 즉, 1/5로 감소된다.
본 발명에 따르면, 반도체 장치는 높은 내열성 및 작은 누전값을 갖을수 있게 된다. 본 발명은 상기 실시예에 한정되는 것이 아니라, 본 발명의 본질 및 범주에서 벗어나지 않는 다양한 변형예를 고려할 수 있다. 도면을 참조하여 상기에 기재된 커패시턴스 구조는 단지 본 발명의 예증예로서, 본 발명의 범주는 이런 특정 실시예에 한정되지 않는다. 따라서, 본 발명의 본질 및 범주를 벗어나지 않는 다른 구성 형태가 사용될 수 있다.
Claims (21)
- 기판;상기 기판 상에 배치되는 제 1의 절연층;상기 제 1의 절연층 상에 배치되고, 폴리실리콘층 및 폴리실리콘층 상에 배치된 금속 질화 실리사이드층을 포함하는 제 1의 커패시턴스 전극;상기 제 1의 커패시턴스 전극 상에 배치되는 탄탈 산화층; 및상기 탄탈 산화층 상에 배치되는 제 2의 커패시턴스 전극을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 1항에 있어서,상기 제 1의 절연층에 형성되는 제 1의 구멍을 더 포함하고,제 1의 커패시턴스 전극은 적어도 상기 제 1의 구멍의 내벽 및 상기 제 1의 구멍의 하면 상에 배치되는 것을 특징으로 하는 반도체 장치.
- 제 2항에 있어서,상기 탄탈 산화층은 상기 제 1의 커패시턴스 전극 및 상기 제 1의 구멍을 둘러싸는 상기 제 1의 절연층의 표면 상에 배치되는 것을 특징으로 하는 반도체 장치.
- 제 3항에 있어서,상기 기판 상에 배치되는 제 1 및 제 2의 워드선;상기 제 1의 워드선에 수직으로 배치되는 데이터선;상기 제 1 및 제 2의 워드선 사이에 배치되고, 상기 기판에 상기 데이터선을 접속하는 제 1의 접촉 플러그; 및상기 기판에 상기 제 1의 커패시턴스 전극을 접속하는 제 2의 접촉 플러그를 더 포함하고,상기 제 2의 접촉 플러그는 상기 제 1의 접촉 플러그의 대향측 상에 배치되고, 상기 제 1의 접촉 플러그 및 상기 제 2의 접촉 플러그 사이에 상기 제 1의 워드선을 설치하는 것을 특징으로 하는 반도체 장치.
- 제 4항에 있어서,상기 제 1의 절연층은 상기 제 1 및 제 2의 워드선 상에 배치되고,상기 제 1의 구멍은 상기 제 2의 접촉 플러그 상에 배치되는 것을 특징으로 하는 반도체 장치.
- 제 5항에 있어서,상기 기판에 상기 제 1의 커패시턴스 전극을 접속하는 제 3의 접촉 플러그를 더 포함하고,상기 제 3의 접촉 플러그는 상기 제 1의 접촉 플러그의 대향측 상에 배치되며, 상기 제 1 및 상기 제 3의 접촉 플러그 사이에 상기 제 2의 워드선을 설치하는 것을 특징으로 하는 반도체 장치.
- 제 6항에 있어서,상기 제 3의 접촉 플러그 상에 배치된 제 2의 구멍을 더 포함하고,상기 제 1의 커패시턴스 전극은 상기 제 1의 커패시턴스 전극의 제 1의 부분 및 제 2의 부분을 포함하며;상기 제 2의 접촉 플러그는 상기 제 1의 커패시턴스 전극의 제 1의 부분을 상기 기판에 접속하고, 상기 제 3의 접촉 플러그는 상기 제 1의 커패시턴스 전극의 제 2의 부분을 상기 기판에 접속하는 것을 특징으로 하는 반도체 장치.
- 제 7항에 있어서,상기 제 2의 커패시턴스 전극 상의 제 2의 절연층; 및상기 제 2의 커패시턴스 전극에 접속되고, 상기 제 2의 절연층 내에 배치된 제 4의 접촉 플러그를 더 포함하는 것을 특징으로 하는 반도체 장치.
- 제 1항에 있어서,상기 금속 질화 실리사이드층은 티타늄 질화 실리사이드를 포함하는 것을 특징으로 하는 반도체 장치.
- 제 1항에 있어서,상기 제 2의 커패시턴스 전극은 금속 질화층을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 10항에 있어서,상기 금속 질화층은 티타늄 질화물을 포함하는 것을 특징으로 하는 반도체 장치.
- 기판 상에 제 1의 절연층을 형성하는 단계;상기 제 1의 절연층 상에 비결정 실리콘층을 형성하는 단계;상기 비결정 실리콘층 상에 금속층을 형성하는 단계;상기 금속층을 질화 실리사이드층으로 변환시키기 위해 상기 기판을 가열하는 단계;상기 질화 실리사이드층 상에 탄탈 산화층을 형성하는 단계; 및상위 커패시턴스 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 12항에 있어서,상기 비결정 실리콘층을 형성하기 전에 상기 제 1의 절연층에 제 1의 구멍을 형성하는 단계;상기 비결정 실리콘층 상에 피복층을 형성하는 단계;상기 구멍의 내벽 및 하면 상에 상기 피복층 및 상기 비결정 실리콘층을 유지하도록 상기 제 1의 절연층의 상면 상의 상기 피복층 및 상기 비결정 실리콘층을 제거하는 단계; 및상기 제 1의 구멍의 내면 상의 비결정 실리콘층을 유지하도록 상기 제 1의 구멍에 매립된 상기 피복층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 13항에 있어서,상기 제 1의 구멍에 매립된 상기 피복층을 제거하는 단계는 에칭법에 의해 수행되며,상기 피복층의 에칭 속도는 상기 제 1의 절연층의 에칭 속도보다 빠른 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 13항에 있어서,상기 탄탈 산화층은 Ta(OC2H5)5O2를 사용하는 저압 화학 기상 성장법에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 13항에 있어서,상기 상위 커패시턴스 전극은 티타늄 질화물로 이루어지고, 상기 티타늄 질화물은 적어도 TiCl4및 NH3를 사용하는 화학 기상 성장법에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 13항에 있어서,산소 가스 분위기 하에서 탄탈 산화층을 가열 냉각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 17항에 있어서,상기 비결정 실리콘층은 인으로 도핑된 실리콘을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 17항에 있어서,상기 기판 상에 제 1 및 제 2의 워드선을 형성하는 단계;상기 제 1의 워드선에 수직인 데이터선을 형성하는 단계;상기 제 1 및 제 2의 워드선 사이에 배치되고, 상기 데이터선을 상기 기판에 접속하는 제 1의 접촉 플러그를 형성하는 단계;상기 제 1의 워드선에 대해 상기 제 1의 접촉 플러그의 대향측 상에 배치되고, 상기 비결정 실리콘층을 상기 기판에 접속하는 제 2의 접촉 플러그를 형성하는단계; 및상기 제 2의 워드선에 대해 상기 제 1의 접촉 플러그의 대향측 상에 배치되고, 상기 비결정 실리콘층을 상기 기판에 접속하는 제 3의 접촉 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 19항에 있어서,상기 제 1의 절연층에 제 2의 구멍을 형성하는 단계를 더 포함하고,상기 비결정 실리콘층은 상기 제 1의 구멍 상에 배치된 상기 비결정 실리콘층의 제 1의 부분 및 상기 제 2의 구멍 상에 배치된 상기 비결정 실리콘층의 제 2의 부분을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 20항에 있어서,상기 금속층을 상기 질화 실리사이드층으로 변환시키기 위해 상기 기판을 가열한 후 상기 금속층의 적어도 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2000-00373117 | 2000-12-07 | ||
| JP2000373117A JP2002176152A (ja) | 2000-12-07 | 2000-12-07 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020045550A true KR20020045550A (ko) | 2002-06-19 |
Family
ID=18842558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010076815A KR20020045550A (ko) | 2000-12-07 | 2001-12-06 | 커패시턴스 유전막 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20020089009A1 (ko) |
| JP (1) | JP2002176152A (ko) |
| KR (1) | KR20020045550A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100772723B1 (ko) * | 2005-12-14 | 2007-11-02 | 주식회사 하이닉스반도체 | 캐패시터 및 그의 제조 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004104012A (ja) * | 2002-09-12 | 2004-04-02 | Renesas Technology Corp | 半導体装置 |
| KR100645041B1 (ko) * | 2004-07-12 | 2006-11-10 | 삼성전자주식회사 | 엠아이엠 캐패시터를 갖는 반도체 소자 및 그 형성 방법 |
-
2000
- 2000-12-07 JP JP2000373117A patent/JP2002176152A/ja not_active Withdrawn
-
2001
- 2001-12-04 US US10/000,324 patent/US20020089009A1/en not_active Abandoned
- 2001-12-06 KR KR1020010076815A patent/KR20020045550A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100772723B1 (ko) * | 2005-12-14 | 2007-11-02 | 주식회사 하이닉스반도체 | 캐패시터 및 그의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020089009A1 (en) | 2002-07-11 |
| JP2002176152A (ja) | 2002-06-21 |
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