JP2002176152A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- H10P14/6328—Deposition from the gas or vapour phase
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Abstract
(57)【要約】 （修正有）
【課題】熱安定性が高く、リーク電流値の少ない半導体
装置を得る。 【解決手段】半導体装置のスタック電極形成用孔の部分
にリンドープアモルファスシリコン膜２１を形成し、次
いで前記スタック電極形成用孔に酸化シリコン膜２５を
充填し、前記酸化シリコン膜２５を希弗酸水溶液で除去
した後、前記スタック電極形成用孔の部分にチタン膜２
６を形成し、この膜を熱処理して窒化チタンシリサイド
膜２７として、次にその上に酸化タンタル膜２２を形成
し、酸素ガスの存在下で熱処理し、さらにその上に窒化
チタン膜２３を具備する電極を形成する。
装置を得る。 【解決手段】半導体装置のスタック電極形成用孔の部分
にリンドープアモルファスシリコン膜２１を形成し、次
いで前記スタック電極形成用孔に酸化シリコン膜２５を
充填し、前記酸化シリコン膜２５を希弗酸水溶液で除去
した後、前記スタック電極形成用孔の部分にチタン膜２
６を形成し、この膜を熱処理して窒化チタンシリサイド
膜２７として、次にその上に酸化タンタル膜２２を形成
し、酸素ガスの存在下で熱処理し、さらにその上に窒化
チタン膜２３を具備する電極を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】酸化タンタル（Ｔａ2Ｏ5）膜をシリコン
基板上に成長させ、これを酸化すると、酸化タンタル膜
／シリコン基板界面に酸化シリコン（ＳｉＯ2）膜が成
長し、実効的な比誘電率が低下する。前記酸化シリコン
膜の成長を回避するには、シリンダ電極を金属膜で被覆
する方法が効果的であるが、微細な金属シリンダ電極を
ドライエッチングやＣＭＰ法（化学機械研磨法）で形成
することは困難である。そのために加工性の高いポリシ
リコン電極を形成し、その表面を選択的にシリサイド化
する方法が提案された。しかしながらこの方法にも問題
がある。すなわち、シリサイド／シリコン積層構造体の
熱安定性が低いので、前記ポリシリコン電極上に酸化タ
ンタル膜を成長させ、これを酸化すると、シリコン領域
からシリコン原子が供給され、シリコンの析出が起こ
る。
基板上に成長させ、これを酸化すると、酸化タンタル膜
／シリコン基板界面に酸化シリコン（ＳｉＯ2）膜が成
長し、実効的な比誘電率が低下する。前記酸化シリコン
膜の成長を回避するには、シリンダ電極を金属膜で被覆
する方法が効果的であるが、微細な金属シリンダ電極を
ドライエッチングやＣＭＰ法（化学機械研磨法）で形成
することは困難である。そのために加工性の高いポリシ
リコン電極を形成し、その表面を選択的にシリサイド化
する方法が提案された。しかしながらこの方法にも問題
がある。すなわち、シリサイド／シリコン積層構造体の
熱安定性が低いので、前記ポリシリコン電極上に酸化タ
ンタル膜を成長させ、これを酸化すると、シリコン領域
からシリコン原子が供給され、シリコンの析出が起こ
る。
【０００３】
【発明が解決しようとする課題】本発明の課題は、熱安
定性が高く、リーク電流値の少ない半導体装置及びその
製造方法を提供することにある。
定性が高く、リーク電流値の少ない半導体装置及びその
製造方法を提供することにある。
【０００４】
【課題を解決するための手段】従って、本発明は、工程
ａ：シリコン基板（１）上に第１層間絶縁膜（７）を成
長させ、前記第１層間絶縁膜（７）上にワード線および
ビット線（１６）を形成して、さらにその上に前記第１
層間絶縁膜の残りの部分を成長させ、次に前記第１層間
絶縁膜を貫通するように容量コンタクト孔を開口し、前
記容量コンタクト孔に金属膜を充填してプラグ（１７）
を形成する工程、 工程ｂ：工程ａで得られた前記シリコン基板（１）のエ
ッチバックにより前記プラグ（１７）に相当する部分に
のみ前記金属膜を残し、次に前記シリコン基板（１）の
前記プラグ側の全面に第２層間絶縁膜（８）を成長さ
せ、前記第２層間絶縁膜（８）の前記プラグ（１７）に
対応する部分にスタック電極形成用孔を開口し、前記シ
リコン基板（１）の前記スタック電極形成用孔側の全面
にリンドープアモルファスシリコン膜（２１）を形成す
る工程、 工程ｃ：スピン塗布法により前記工程ｂの前記スタック
電極形成用孔に酸化シリコン膜（２５）を充填する工
程、 工程ｄ：前記シリコン基板（１）のエッチバックにより
前記工程ｃの前記スタック電極形成用孔の部分にのみ前
記酸化シリコン膜（２５）を残し、次に前記スタック電
極形成用孔の部分に残存する前記酸化シリコン膜（２
５）を希弗酸水溶液で除去する工程、 工程ｅ：前記シリコン基板（１）の前記スタック電極形
成用孔側の全面にチタン膜（２６）を形成する工程、 工程ｆ：前記シリコン基板（１）を加熱して前記チタン
膜（２６）を窒化チタンシリサイド膜（２７）に転換し
て、前記窒化チタンシリサイド膜（２７）の余剰の部分
を過酸化水素水で除去する工程、 工程ｇ：ＬＰＣＶＤ法により前記シリコン基板（１）の
前記スタック電極形成用孔側の全面に酸化タンタル膜
（２２）を形成し、次に酸素ガスの存在下、前記シリコ
ン基板（１）を加熱する工程、および、 工程ｈ：ＣＶＤ法により前記シリコン基板（１）の前記
スタック電極形成用孔側の全面に窒化チタン膜（２３）
を形成する工程からなることを特徴とする半導体装置の
製造方法である。
ａ：シリコン基板（１）上に第１層間絶縁膜（７）を成
長させ、前記第１層間絶縁膜（７）上にワード線および
ビット線（１６）を形成して、さらにその上に前記第１
層間絶縁膜の残りの部分を成長させ、次に前記第１層間
絶縁膜を貫通するように容量コンタクト孔を開口し、前
記容量コンタクト孔に金属膜を充填してプラグ（１７）
を形成する工程、 工程ｂ：工程ａで得られた前記シリコン基板（１）のエ
ッチバックにより前記プラグ（１７）に相当する部分に
のみ前記金属膜を残し、次に前記シリコン基板（１）の
前記プラグ側の全面に第２層間絶縁膜（８）を成長さ
せ、前記第２層間絶縁膜（８）の前記プラグ（１７）に
対応する部分にスタック電極形成用孔を開口し、前記シ
リコン基板（１）の前記スタック電極形成用孔側の全面
にリンドープアモルファスシリコン膜（２１）を形成す
る工程、 工程ｃ：スピン塗布法により前記工程ｂの前記スタック
電極形成用孔に酸化シリコン膜（２５）を充填する工
程、 工程ｄ：前記シリコン基板（１）のエッチバックにより
前記工程ｃの前記スタック電極形成用孔の部分にのみ前
記酸化シリコン膜（２５）を残し、次に前記スタック電
極形成用孔の部分に残存する前記酸化シリコン膜（２
５）を希弗酸水溶液で除去する工程、 工程ｅ：前記シリコン基板（１）の前記スタック電極形
成用孔側の全面にチタン膜（２６）を形成する工程、 工程ｆ：前記シリコン基板（１）を加熱して前記チタン
膜（２６）を窒化チタンシリサイド膜（２７）に転換し
て、前記窒化チタンシリサイド膜（２７）の余剰の部分
を過酸化水素水で除去する工程、 工程ｇ：ＬＰＣＶＤ法により前記シリコン基板（１）の
前記スタック電極形成用孔側の全面に酸化タンタル膜
（２２）を形成し、次に酸素ガスの存在下、前記シリコ
ン基板（１）を加熱する工程、および、 工程ｈ：ＣＶＤ法により前記シリコン基板（１）の前記
スタック電極形成用孔側の全面に窒化チタン膜（２３）
を形成する工程からなることを特徴とする半導体装置の
製造方法である。
【０００５】また、本発明は、前記酸化シリコン膜の前
記希弗酸水溶液によるエッチング速度が前記第１層間絶
縁膜及び前記第２層間絶縁膜の前記希弗酸水溶液による
エッチング速度の１００倍以上であることを特徴とする
前記した半導体装置の製造方法である。
記希弗酸水溶液によるエッチング速度が前記第１層間絶
縁膜及び前記第２層間絶縁膜の前記希弗酸水溶液による
エッチング速度の１００倍以上であることを特徴とする
前記した半導体装置の製造方法である。
【０００６】また、本発明は、前記金属膜がリンドープ
アモルファスシリコンまたはＷの膜であることを特徴と
する前記した半導体装置の製造方法である。
アモルファスシリコンまたはＷの膜であることを特徴と
する前記した半導体装置の製造方法である。
【０００７】また、本発明は、前記工程ｆの前記加熱が
７００℃で行われることを特徴とする前記した半導体装
置の製造方法である。
７００℃で行われることを特徴とする前記した半導体装
置の製造方法である。
【０００８】また、本発明は、前記工程ｇの前記加熱が
８００℃で行われることを特徴とする前記した半導体装
置の製造方法である。
８００℃で行われることを特徴とする前記した半導体装
置の製造方法である。
【０００９】また、本発明は、前記ＬＰＣＶＤ法がＴａ
（ＯＣ2Ｈ5）5とＯ2を用いる方法であることを特徴とす
る前記した半導体装置の製造方法である。
（ＯＣ2Ｈ5）5とＯ2を用いる方法であることを特徴とす
る前記した半導体装置の製造方法である。
【００１０】また、本発明は、前記ＣＶＤ法がＴｉＣｌ
4 とＮＨ3 を用いる方法であることを特徴とする前記し
た半導体装置の製造方法である。
4 とＮＨ3 を用いる方法であることを特徴とする前記し
た半導体装置の製造方法である。
【００１１】また、本発明は、シリコン基板（１）、前
記シリコン基板上の第１層間絶縁膜（７）、前記第１層
間絶縁膜を貫通するプラグ（１７）および前記プラグ
（１７）上の第２層間絶縁膜（８）、前記第２層間絶縁
膜を貫通するシリンダ型電極からなる半導体装置であっ
て、前記シリンダ型電極が窒化チタンシリサイドの容量
下部電極（２７）、前記容量下部電極上に形成された酸
化タンタルの容量絶縁膜（２２）、前記容量絶縁膜上に
形成された窒化チタンの容量上部電極（２３）、および
前記窒化チタンの容量上部電極の上に形成された外部取
り出し用の容量上部電極（２４）からなることを特徴と
する前記半導体装置である。
記シリコン基板上の第１層間絶縁膜（７）、前記第１層
間絶縁膜を貫通するプラグ（１７）および前記プラグ
（１７）上の第２層間絶縁膜（８）、前記第２層間絶縁
膜を貫通するシリンダ型電極からなる半導体装置であっ
て、前記シリンダ型電極が窒化チタンシリサイドの容量
下部電極（２７）、前記容量下部電極上に形成された酸
化タンタルの容量絶縁膜（２２）、前記容量絶縁膜上に
形成された窒化チタンの容量上部電極（２３）、および
前記窒化チタンの容量上部電極の上に形成された外部取
り出し用の容量上部電極（２４）からなることを特徴と
する前記半導体装置である。
【００１２】
【発明の実施の形態】本発明を図１に基づいて説明す
る。図１は半導体装置の断面図である。本発明が適用さ
れるＤＲＡＭのセル部分は以下のような構造を有する。
ｐ型シリコン基板１の表面には、Ｎウエル２が形成さ
れ、前記Ｎウエル２の表面には第１ｐウエル３ａが形成
され、前記第１ｐウエル３ａの周辺にはＮ型分離領域５
が形成されている。前記Ｎウエル２の表面には、前記第
１ｐウエル３ａ、前記Ｎ型分離領域５及びその周辺を除
いて、第２ｐウエル３ｂが形成されている。前記Ｎ型分
離領域５とその表面上に形成されたフィールド酸化膜６
により、前記第１ｐウエル３ａと第２ｐウエル３ｂとが
素子分離されている。前記第１ｐウエル３ａの表面に
は、前記フィールド酸化膜６により素子分離された活性
領域にメモリセルを構成するトランジスタ１０が形成さ
れている。図１では一対のメモリセルが図示されてい
る。前記トランジスタ１０は、前記第１ｐウエル３ａの
表面上に形成されたゲート絶縁膜１２と、前記ゲート絶
縁膜１２を介して前記第１ｐウエル３ａの表面上に形成
された多結晶シリコン膜１３及びシリサイド膜１４を積
層してなるゲート電極１５とから構成されている。前記
トランジスタ１０は第１層間絶縁膜７により覆われてい
る。前記第１層間絶縁膜７には一対の前記トランジスタ
１０が共有するソース、ドレイン領域１１ａに達するコ
ンタクト孔１８が開口されている。ワード線およびビッ
ト線１６は前記コンタクト孔１８を介して前記ソース、
ドレイン領域１１ａに接続されており、また、第２層間
絶縁膜８により覆われている。
る。図１は半導体装置の断面図である。本発明が適用さ
れるＤＲＡＭのセル部分は以下のような構造を有する。
ｐ型シリコン基板１の表面には、Ｎウエル２が形成さ
れ、前記Ｎウエル２の表面には第１ｐウエル３ａが形成
され、前記第１ｐウエル３ａの周辺にはＮ型分離領域５
が形成されている。前記Ｎウエル２の表面には、前記第
１ｐウエル３ａ、前記Ｎ型分離領域５及びその周辺を除
いて、第２ｐウエル３ｂが形成されている。前記Ｎ型分
離領域５とその表面上に形成されたフィールド酸化膜６
により、前記第１ｐウエル３ａと第２ｐウエル３ｂとが
素子分離されている。前記第１ｐウエル３ａの表面に
は、前記フィールド酸化膜６により素子分離された活性
領域にメモリセルを構成するトランジスタ１０が形成さ
れている。図１では一対のメモリセルが図示されてい
る。前記トランジスタ１０は、前記第１ｐウエル３ａの
表面上に形成されたゲート絶縁膜１２と、前記ゲート絶
縁膜１２を介して前記第１ｐウエル３ａの表面上に形成
された多結晶シリコン膜１３及びシリサイド膜１４を積
層してなるゲート電極１５とから構成されている。前記
トランジスタ１０は第１層間絶縁膜７により覆われてい
る。前記第１層間絶縁膜７には一対の前記トランジスタ
１０が共有するソース、ドレイン領域１１ａに達するコ
ンタクト孔１８が開口されている。ワード線およびビッ
ト線１６は前記コンタクト孔１８を介して前記ソース、
ドレイン領域１１ａに接続されており、また、第２層間
絶縁膜８により覆われている。
【００１３】前記第２層間絶縁膜８の上には容量素子部
２０が形成されている。前記容量素子部はスタック型で
あり、容量下部電極２７と、容量絶縁膜としての酸化タ
ンタル膜２２と、容量上部電極２３とから構成されてお
り、前記第１層間絶縁膜７及び第２層間絶縁膜８を貫通
して、一対の前記トランジスタ１０のそれぞれに対応す
る他方のＮ型のソース、ドレイン領域１１ｂに接続され
ている。また、前記容量上部電極２３が連続的に形成さ
れ、一対のメモリセルの各容量素子部を共有可能の状態
にしている。前記容量上部電極２３は前記第２層間絶縁
膜８の表面上に延びており、その上に上層配線と接続す
るための取り出し部分となる容量上部電極２４が形成さ
れている。また、前記容量素子部２０は第３層間絶縁膜
９により覆われている。
２０が形成されている。前記容量素子部はスタック型で
あり、容量下部電極２７と、容量絶縁膜としての酸化タ
ンタル膜２２と、容量上部電極２３とから構成されてお
り、前記第１層間絶縁膜７及び第２層間絶縁膜８を貫通
して、一対の前記トランジスタ１０のそれぞれに対応す
る他方のＮ型のソース、ドレイン領域１１ｂに接続され
ている。また、前記容量上部電極２３が連続的に形成さ
れ、一対のメモリセルの各容量素子部を共有可能の状態
にしている。前記容量上部電極２３は前記第２層間絶縁
膜８の表面上に延びており、その上に上層配線と接続す
るための取り出し部分となる容量上部電極２４が形成さ
れている。また、前記容量素子部２０は第３層間絶縁膜
９により覆われている。
【００１４】図２は図１の容量素子部２０の製作工程を
示す図である。
示す図である。
【００１５】工程ａ：シリコン基板上に第１層間絶縁膜
７、ワード線およびビット線１６及び残りの第１層間絶
縁膜７を形成し、この膜に容量コンタクト孔を開口す
る。リンドープアモルファスシリコンまたはＷなどの金
属膜を前記容量コンタクト孔に充填してプラグ１７を形
成する。
７、ワード線およびビット線１６及び残りの第１層間絶
縁膜７を形成し、この膜に容量コンタクト孔を開口す
る。リンドープアモルファスシリコンまたはＷなどの金
属膜を前記容量コンタクト孔に充填してプラグ１７を形
成する。
【００１６】工程ｂ：工程ａで得られた前記シリコン基
板のエッチバックによりプラグに相当する部分にのみ金
属膜を残し、その上部に層間絶縁膜８（８ａ及び８ｂ）
を成長させる。引き続きこの層間絶縁膜８（８ａ及び８
ｂ）にスタック電極形成用孔を開口する。この孔を含め
て基板全面にスタック電極用のリンドープアモルファス
シリコン膜２１を形成する。
板のエッチバックによりプラグに相当する部分にのみ金
属膜を残し、その上部に層間絶縁膜８（８ａ及び８ｂ）
を成長させる。引き続きこの層間絶縁膜８（８ａ及び８
ｂ）にスタック電極形成用孔を開口する。この孔を含め
て基板全面にスタック電極用のリンドープアモルファス
シリコン膜２１を形成する。
【００１７】工程ｃ：スピン塗布方式により酸化シリコ
ン膜２５を前記スタック電極形成用孔の内部に充填す
る。
ン膜２５を前記スタック電極形成用孔の内部に充填す
る。
【００１８】工程ｄ：エッチバックにより前記スタック
電極形成用孔の部分にのみスタック電極形成用の酸化シ
リコン膜２５を残す。次に、その残存する酸化シリコン
膜２５を希弗酸水溶液でエッチングする。
電極形成用孔の部分にのみスタック電極形成用の酸化シ
リコン膜２５を残す。次に、その残存する酸化シリコン
膜２５を希弗酸水溶液でエッチングする。
【００１９】工程ｅ：シリコン基板の全面にチタン膜２
６を形成する。
６を形成する。
【００２０】工程ｆ：熱処理（例えば、７００℃）によ
って固相反応（合金反応）を行い、電極部分の前記チタ
ン膜２６をすべて窒化チタンシリサイド膜２７に転換す
る。余剰の膜を過酸化水素水によって除去する。
って固相反応（合金反応）を行い、電極部分の前記チタ
ン膜２６をすべて窒化チタンシリサイド膜２７に転換す
る。余剰の膜を過酸化水素水によって除去する。
【００２１】工程ｇ：Ｔａ（ＯＣ2Ｈ5）5とＯ2を用いる
低圧化学気相成長法（ＬＰＣＶＤ法）により酸化タンタ
ル（Ｔａ2Ｏ5）膜から構成される容量絶縁膜２２を基板
全面に形成する。前記容量絶縁膜２２を、例えば、酸素
ガスにより８００℃で熱処理して、前記酸化タンタル膜
を酸化し、結晶化させる。
低圧化学気相成長法（ＬＰＣＶＤ法）により酸化タンタ
ル（Ｔａ2Ｏ5）膜から構成される容量絶縁膜２２を基板
全面に形成する。前記容量絶縁膜２２を、例えば、酸素
ガスにより８００℃で熱処理して、前記酸化タンタル膜
を酸化し、結晶化させる。
【００２２】工程ｈ：例えば、四塩化チタン（ＴｉＣｌ
4 ）とアンモニア（ＮＨ3 ）を用いて化学気相成長法
（ＣＶＤ法）によって、前記容量絶縁膜２２の上に窒化
チタン（ＴｉＮ）膜の電極２３を形成する。
4 ）とアンモニア（ＮＨ3 ）を用いて化学気相成長法
（ＣＶＤ法）によって、前記容量絶縁膜２２の上に窒化
チタン（ＴｉＮ）膜の電極２３を形成する。
【００２３】図３は本発明及び従来の技術によって製造
したシリンダ型キャパシタの電流電圧特性を示す。
したシリンダ型キャパシタの電流電圧特性を示す。
【００２４】１０，０００個のスタックを並列に形成し
た。得られた電流値の１０，０００分の１がキャパシタ
１個当たりの電流値である。従来の技術によれば、電圧
１Ｖにおけるリーク電流値は、セル１個当たり５Ｅ−１
５アンペアである。一方、本発明によれば、シリンダ電
極の熱安定性が高く、キャパシタ製作工程ではシリコン
膜の成長が起こらない。そのためリーク電流が減少し、
電圧１Ｖにおけるリーク電流値は、セル当たり１Ｅ−１
５アンペアと、５分の１に減少した。
た。得られた電流値の１０，０００分の１がキャパシタ
１個当たりの電流値である。従来の技術によれば、電圧
１Ｖにおけるリーク電流値は、セル１個当たり５Ｅ−１
５アンペアである。一方、本発明によれば、シリンダ電
極の熱安定性が高く、キャパシタ製作工程ではシリコン
膜の成長が起こらない。そのためリーク電流が減少し、
電圧１Ｖにおけるリーク電流値は、セル当たり１Ｅ−１
５アンペアと、５分の１に減少した。
【００２５】
【発明の効果】本発明によれば、熱安定性が高く、リー
ク電流値の少ない半導体装置が得られる。
ク電流値の少ない半導体装置が得られる。
【図１】 半導体装置の断面図である。
【図２】 図１の容量素子部の製作工程を示す図であ
る。
る。
【図３】 シリンダ型キャパシタの電流電圧特性を示す
図である。
図である。
１ ｐ型シリコン基板 ２ Ｎウエル ３ａ 第１ｐウエル ３ｂ 第２ｐウエル ５ Ｎ型分離領域 ６ フィールド酸化膜 ７ 第１層間絶縁膜 ８ 第２層間絶縁膜 ９ 第３層間絶縁膜 １０ トランジスタ １１ａ ソース、ドレイン領域 １１ｂ ソース、ドレイン領域 １６ ワード線およびビット線 １７ プラグ ２０ 容量素子部 ２１ リンドープアモルファスシリコン膜 ２２ 容量絶縁膜（酸化タンタル膜） ２３ 容量上部電極（窒化チタン膜） ２４ 容量上部電極 ２６ チタン膜 ２７ 容量下部電極（窒化チタンシリサイド膜）
Claims (8)
- 【請求項１】 工程ａ：シリコン基板（１）上に第１層
間絶縁膜（７）を成長させ、前記第１層間絶縁膜（７）
上にワード線およびビット線（１６）を形成して、さら
にその上に前記第１層間絶縁膜の残りの部分を成長さ
せ、次に前記第１層間絶縁膜を貫通するように容量コン
タクト孔を開口し、前記容量コンタクト孔に金属膜を充
填してプラグ（１７）を形成する工程、 工程ｂ：工程ａで得られた前記シリコン基板（１）のエ
ッチバックにより前記プラグ（１７）に相当する部分に
のみ前記金属膜を残し、次に前記シリコン基板（１）の
前記プラグ側の全面に第２層間絶縁膜（８）を成長さ
せ、前記第２層間絶縁膜（８）の前記プラグ（１７）に
対応する部分にスタック電極形成用孔を開口し、前記シ
リコン基板（１）の前記スタック電極形成用孔側の全面
にリンドープアモルファスシリコン膜（２１）を形成す
る工程、 工程ｃ：スピン塗布法により前記工程ｂの前記スタック
電極形成用孔に酸化シリコン膜（２５）を充填する工
程、 工程ｄ：前記シリコン基板（１）のエッチバックにより
前記工程ｃの前記スタック電極形成用孔の部分にのみ前
記酸化シリコン膜（２５）を残し、次に前記スタック電
極形成用孔の部分に残存する前記酸化シリコン膜（２
５）を希弗酸水溶液で除去する工程、 工程ｅ：前記シリコン基板（１）の前記スタック電極形
成用孔側の全面にチタン膜（２６）を形成する工程、 工程ｆ：前記シリコン基板（１）を加熱して前記チタン
膜（２６）を窒化チタンシリサイド膜（２７）に転換し
て、前記窒化チタンシリサイド膜（２７）の余剰の部分
を過酸化水素水で除去する工程、 工程ｇ：ＬＰＣＶＤ法により前記シリコン基板（１）の
前記スタック電極形成用孔側の全面に酸化タンタル膜
（２２）を形成し、次に酸素ガスの存在下、前記シリコ
ン基板（１）を加熱する工程、および、 工程ｈ：ＣＶＤ法により前記シリコン基板（１）の前記
スタック電極形成用孔側の全面に窒化チタン膜（２３）
を形成する工程からなることを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記酸化シリコン膜の前記希弗酸水溶液
によるエッチング速度が前記第１層間絶縁膜及び前記第
２層間絶縁膜の前記希弗酸水溶液によるエッチング速度
の１００倍以上であることを特徴とする請求項１に記載
の半導体装置の製造方法。 - 【請求項３】 前記金属膜がリンドープアモルファスシ
リコン膜またはＷ膜であることを特徴とする請求項１に
記載の半導体装置の製造方法。 - 【請求項４】 前記工程ｆの前記加熱が７００℃で行わ
れることを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項５】 前記工程ｇの前記加熱が８００℃で行わ
れることを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項６】 前記ＬＰＣＶＤ法がＴａ（ＯＣ2Ｈ5）5
とＯ2を用いる方法であることを特徴とする請求項１に
記載の半導体装置の製造方法。 - 【請求項７】 前記ＣＶＤ法がＴｉＣｌ4 とＮＨ3 を用
いる方法であることを特徴とする請求項１に記載の半導
体装置の製造方法。 - 【請求項８】 シリコン基板（１）、前記シリコン基板
上の第１層間絶縁膜（７）、前記第１層間絶縁膜を貫通
するプラグ（１７）および前記プラグ（１７）上の第２
層間絶縁膜（８）、前記第２層間絶縁膜を貫通するシリ
ンダ型電極からなる半導体装置であって、前記シリンダ
型電極が窒化チタンシリサイドの容量下部電極（２
７）、前記容量下部電極上に形成された酸化タンタルの
容量絶縁膜（２２）、前記容量絶縁膜上に形成された窒
化チタンの容量上部電極（２３）、および前記窒化チタ
ンの容量上部電極の上に形成された外部取り出し用の容
量上部電極（２４）からなることを特徴とする前記半導
体装置。
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|---|---|
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