JPH06244364A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06244364A JPH06244364A JP5027061A JP2706193A JPH06244364A JP H06244364 A JPH06244364 A JP H06244364A JP 5027061 A JP5027061 A JP 5027061A JP 2706193 A JP2706193 A JP 2706193A JP H06244364 A JPH06244364 A JP H06244364A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- semiconductor device
- polysilicon
- manufacturing
- tantalum oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】容量誘電体膜としての酸化タンタル膜を薄膜化
し、さらにリーク電流の少ない製造方法を提供する。 【構成】容量下部電極であるポリシリコン表面の自然酸
化膜を除去した後、ランプアニールを用いた急速熱窒化
(RTN)処理によりポリシリコン表面を窒化し、酸化
タンタル膜を形成する工程と、この酸化タンタルを緻密
化処理および窒化処理する工程と、さらには上部電極を
形成する工程とを有する。
し、さらにリーク電流の少ない製造方法を提供する。 【構成】容量下部電極であるポリシリコン表面の自然酸
化膜を除去した後、ランプアニールを用いた急速熱窒化
(RTN)処理によりポリシリコン表面を窒化し、酸化
タンタル膜を形成する工程と、この酸化タンタルを緻密
化処理および窒化処理する工程と、さらには上部電極を
形成する工程とを有する。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に酸化タンタル膜を容量絶縁膜として用い
る半導体装置の製造方法に関している。
に係わり、特に酸化タンタル膜を容量絶縁膜として用い
る半導体装置の製造方法に関している。
【0002】
【従来の技術】256Mbitダイナミック・ランダム
・アクセス・メモリ(DRAM)以降の超LSIメモリ
デバイスのメモリセルの容量素子において、単位面積当
たりの容量値を大きくできる高誘電率の容量絶縁膜の採
用が検討されている。この検討されている高誘電率の容
量絶縁膜の中で化学気相成長法による酸化タンタル膜
は、比誘電率εr が25〜30と大きく、優れたステッ
プカバレッジ特性を有しており、さらに膜形成法が他の
高誘電率容量絶縁膜と比較して非常に容易であるなどの
ことから多くの研究がなされている。
・アクセス・メモリ(DRAM)以降の超LSIメモリ
デバイスのメモリセルの容量素子において、単位面積当
たりの容量値を大きくできる高誘電率の容量絶縁膜の採
用が検討されている。この検討されている高誘電率の容
量絶縁膜の中で化学気相成長法による酸化タンタル膜
は、比誘電率εr が25〜30と大きく、優れたステッ
プカバレッジ特性を有しており、さらに膜形成法が他の
高誘電率容量絶縁膜と比較して非常に容易であるなどの
ことから多くの研究がなされている。
【0003】図5は、DRAMセルにおいて、ビット線
56を含むトランジスタを被覆する層間絶縁膜48に設
けられたスルーホール57を通してトランジスタに結合
するスタックドタイプの容量素子の従来技術による製造
方法を工程順に示した断面図である。
56を含むトランジスタを被覆する層間絶縁膜48に設
けられたスルーホール57を通してトランジスタに結合
するスタックドタイプの容量素子の従来技術による製造
方法を工程順に示した断面図である。
【0004】まず、ポリシリコンからなる容量下部電極
2上に、有機原料であるペンタエトキシタンタル(Ta
(OC2 H5 )5 )ガスを用いた減圧化学気相成長法よ
り酸化タンタル膜11を形成する(図5(a))。次に
この酸化タンタル膜のリーク電流特性を改善させるた
め、酸素雰囲気での高温熱処理を行なう(図5
(b))。この熱処理温度として、一般的に700〜9
00℃が用いられている。続いて、容量上部電極3を形
成する(図5(c))。上部電極として、一般的にタン
グステン(W)が用いられている。以上の形成工程によ
り、容量素子部を形成する。
2上に、有機原料であるペンタエトキシタンタル(Ta
(OC2 H5 )5 )ガスを用いた減圧化学気相成長法よ
り酸化タンタル膜11を形成する(図5(a))。次に
この酸化タンタル膜のリーク電流特性を改善させるた
め、酸素雰囲気での高温熱処理を行なう(図5
(b))。この熱処理温度として、一般的に700〜9
00℃が用いられている。続いて、容量上部電極3を形
成する(図5(c))。上部電極として、一般的にタン
グステン(W)が用いられている。以上の形成工程によ
り、容量素子部を形成する。
【0005】
【発明が解決しようとする課題】上述した従来の容量素
子において、以下に述べる問題点がある。
子において、以下に述べる問題点がある。
【0006】従来の容量素子形成工程において、容量下
部電極2であるポリシリコン上に、酸化タンタル膜を形
成し、リーク電流特性を改善するための酸素雰囲気中で
の高温熱処理により形成される容量素子は、SiO2 膜
換算膜厚(比誘電率εr =3.9)にして約3nm(ナ
ノメータ)程度(CS =11.5fF/μm2 )の容量
値しか得られない。これは、酸化タンタル膜のリーク電
流特性を改善するための酸素雰囲気中での高温熱処理に
より、酸化タンタル膜/ポリシリコン界面に約2nm程
度である厚めのSiO2 膜が形成されるためである。
部電極2であるポリシリコン上に、酸化タンタル膜を形
成し、リーク電流特性を改善するための酸素雰囲気中で
の高温熱処理により形成される容量素子は、SiO2 膜
換算膜厚(比誘電率εr =3.9)にして約3nm(ナ
ノメータ)程度(CS =11.5fF/μm2 )の容量
値しか得られない。これは、酸化タンタル膜のリーク電
流特性を改善するための酸素雰囲気中での高温熱処理に
より、酸化タンタル膜/ポリシリコン界面に約2nm程
度である厚めのSiO2 膜が形成されるためである。
【0007】この容量膜を256MbitDRAMなど
の容量素子部へ適用した場合、十分な容量値は得らな
い。また、従来技術で形成される容量素子部のリーク電
流特性は、容量上部電極3と容量下部電極2との間の電
圧が約0.7Vと小さい値で電流密度が10-8A/cm
2 のリーク電流が発生してしまい、実デバイスに十分適
用できる特性を有していない。さらに、この容量素子部
を形成後、イオン注入の活性化や層間膜のリフローなど
の高温熱処理を行うと、よりリーク電流特性が劣化して
しまう問題がある。
の容量素子部へ適用した場合、十分な容量値は得らな
い。また、従来技術で形成される容量素子部のリーク電
流特性は、容量上部電極3と容量下部電極2との間の電
圧が約0.7Vと小さい値で電流密度が10-8A/cm
2 のリーク電流が発生してしまい、実デバイスに十分適
用できる特性を有していない。さらに、この容量素子部
を形成後、イオン注入の活性化や層間膜のリフローなど
の高温熱処理を行うと、よりリーク電流特性が劣化して
しまう問題がある。
【0008】
【課題を解決するための手段】本発明の特徴は、DRA
M等の超LSIに用いられる容量素子部に設けられる容
量素子の形成において、容量下部電極であるポリシリコ
ン表面の自然酸化膜を除去した後、ランプアニールを用
いた急速熱窒化(RTN)処理によりポリシリコン表面
を窒化し、酸化タンタル膜を形成する工程と、この酸化
タンタルを緻密化処理および窒化処理する工程と、さら
には上部電極を形成する工程とを有する半導体装置の製
造方法にある。
M等の超LSIに用いられる容量素子部に設けられる容
量素子の形成において、容量下部電極であるポリシリコ
ン表面の自然酸化膜を除去した後、ランプアニールを用
いた急速熱窒化(RTN)処理によりポリシリコン表面
を窒化し、酸化タンタル膜を形成する工程と、この酸化
タンタルを緻密化処理および窒化処理する工程と、さら
には上部電極を形成する工程とを有する半導体装置の製
造方法にある。
【0009】
【実施例】以下図面を参照して本発明を説明する。
【0010】図4は本発明の実施例が適用するDRAM
の一部を示す断面図である。
の一部を示す断面図である。
【0011】P型シリコン基体41にNウェル42が形
成されそこに第1のPウェル43′が形成され、また第
1のPウェル43′とN+ 型分離領域45を介したP型
シリコン基体の部分に第2のPウェル43″が形成され
てシリコン基板を構成している。このシリコン基板の主
面のフィールド酸化膜46で絶縁分離された活性領域に
各素子が形成されている。
成されそこに第1のPウェル43′が形成され、また第
1のPウェル43′とN+ 型分離領域45を介したP型
シリコン基体の部分に第2のPウェル43″が形成され
てシリコン基板を構成している。このシリコン基板の主
面のフィールド酸化膜46で絶縁分離された活性領域に
各素子が形成されている。
【0012】第1のPウェル43′には多数のメモリセ
ルのそれぞれのトランシスタが構成されているが、図4
では一対のメモリセルのみ図示している。すなわち一対
のメモリセルを構成するそれぞれのトランジスタ50の
ソース,ドレインとなるN型領域51′,51″が形成
され、ゲート絶縁膜52を介してポリシリコン53およ
びシリサイド54からなるゲート電極55が形成され、
全体が第1の層間絶縁膜47で被覆されており、この第
1の層間絶縁膜47に設けられたコンタクト孔58を通
してビット線56が1対のメモリセルのそれぞれのトラ
ンジスタに共通なソース,ドレインの一方となるN型領
域51′に接続されている。このビット線を被覆して第
2の層間絶縁膜48が形成され、その上に点線70で囲
んだ本発明の一対の容量素子が構成されている。すなわ
ちこのスタック型の容量素子は、ポリシリコンの容量下
部電極2,容量誘電体膜としての酸化タンタル膜11お
よびポリシリコンの容量上部電極3から構成され、一対
の容量下部電極2は第1および第2の層間絶縁膜47,
48に設けられたコンタクト孔57を通してそれぞれの
トランジスタのソース,ドレインの他方となるN型領域
51″に接続されている。また、容量上部電極3は一対
のメモリセルのそれぞれの容量素子に共通に連続的に形
成され第2の層間絶縁膜48上を延して、その取り出し
部3′において第3の層間絶縁膜49に設けられてスル
ーホール67を通して接地電位等の固定電位となってい
るアルミ電極71と電気的接続されている。尚、このア
ルミ電極71の下部およびスルーホール67の内壁およ
び容量上部電極3の取り出し部3′に接する底面には窒
化チタン膜72が形成され、スルーホール67はタング
ステン73により充填されている。
ルのそれぞれのトランシスタが構成されているが、図4
では一対のメモリセルのみ図示している。すなわち一対
のメモリセルを構成するそれぞれのトランジスタ50の
ソース,ドレインとなるN型領域51′,51″が形成
され、ゲート絶縁膜52を介してポリシリコン53およ
びシリサイド54からなるゲート電極55が形成され、
全体が第1の層間絶縁膜47で被覆されており、この第
1の層間絶縁膜47に設けられたコンタクト孔58を通
してビット線56が1対のメモリセルのそれぞれのトラ
ンジスタに共通なソース,ドレインの一方となるN型領
域51′に接続されている。このビット線を被覆して第
2の層間絶縁膜48が形成され、その上に点線70で囲
んだ本発明の一対の容量素子が構成されている。すなわ
ちこのスタック型の容量素子は、ポリシリコンの容量下
部電極2,容量誘電体膜としての酸化タンタル膜11お
よびポリシリコンの容量上部電極3から構成され、一対
の容量下部電極2は第1および第2の層間絶縁膜47,
48に設けられたコンタクト孔57を通してそれぞれの
トランジスタのソース,ドレインの他方となるN型領域
51″に接続されている。また、容量上部電極3は一対
のメモリセルのそれぞれの容量素子に共通に連続的に形
成され第2の層間絶縁膜48上を延して、その取り出し
部3′において第3の層間絶縁膜49に設けられてスル
ーホール67を通して接地電位等の固定電位となってい
るアルミ電極71と電気的接続されている。尚、このア
ルミ電極71の下部およびスルーホール67の内壁およ
び容量上部電極3の取り出し部3′に接する底面には窒
化チタン膜72が形成され、スルーホール67はタング
ステン73により充填されている。
【0013】一方、記憶装置の周辺回路を構成する。ト
ランジスタ60のソース,ドレインとなるN型領域51
が第2のPウェル43″に形成され、そのゲート絶縁膜
52上にポリシリコン53、シリサイド54がなるゲー
ト電極55が形成されている。そしてソース,ドレイン
51の一方に、第1,第2,第3の層間絶縁膜47,4
8,49を通して設けられたコンタクト孔68を通して
アルミ配線71がチッ化チタン膜72,タングステン7
3を介して接続されている。同様に、周辺回路の他のト
ランジスタのゲート電極構造がアルミ配線71と接続し
ている。
ランジスタ60のソース,ドレインとなるN型領域51
が第2のPウェル43″に形成され、そのゲート絶縁膜
52上にポリシリコン53、シリサイド54がなるゲー
ト電極55が形成されている。そしてソース,ドレイン
51の一方に、第1,第2,第3の層間絶縁膜47,4
8,49を通して設けられたコンタクト孔68を通して
アルミ配線71がチッ化チタン膜72,タングステン7
3を介して接続されている。同様に、周辺回路の他のト
ランジスタのゲート電極構造がアルミ配線71と接続し
ている。
【0014】図1は本発明の実施例の製造方法を示す断
面図であり、図4の点線70で囲まれた容量素子部の片
側の容量素子を例示している。
面図であり、図4の点線70で囲まれた容量素子部の片
側の容量素子を例示している。
【0015】まず、図1(a)に示すように、容量下部
電極2であるポリシリコンを化学気相成長法により堆
積、リンドープを行い、通常のリソグラフィ/エッチン
グ技術によりパターニングする。なお、コンタクト孔5
7内のポリシリコンは上記化学気相成長と同時に形成し
ても、あるいはその前の工程で充填させておいてもよ
い。
電極2であるポリシリコンを化学気相成長法により堆
積、リンドープを行い、通常のリソグラフィ/エッチン
グ技術によりパターニングする。なお、コンタクト孔5
7内のポリシリコンは上記化学気相成長と同時に形成し
ても、あるいはその前の工程で充填させておいてもよ
い。
【0016】続いて、図1(b)に示すように、この容
量下部電極2であるポリシリコン表面上にある自然酸化
膜を無水フッ酸により除去した後、ランプアニールを用
いた急速熱窒化処理を行い、ポリシリコン表面を窒化し
てその表面をシリコン窒化膜(SiNx )とする。急速
熱窒化処理として、アンモニア(NH3 )ガスを用い、
窒化処理の温度として、800〜1100℃で行なうの
が適している。また、無水フッ酸の代りに希釈フッ酸を
用いることもできる。
量下部電極2であるポリシリコン表面上にある自然酸化
膜を無水フッ酸により除去した後、ランプアニールを用
いた急速熱窒化処理を行い、ポリシリコン表面を窒化し
てその表面をシリコン窒化膜(SiNx )とする。急速
熱窒化処理として、アンモニア(NH3 )ガスを用い、
窒化処理の温度として、800〜1100℃で行なうの
が適している。また、無水フッ酸の代りに希釈フッ酸を
用いることもできる。
【0017】次に図1(c)に示すように、この容量下
部電極2上へ酸化タンタル膜11を化学気相成長法によ
り堆積する。
部電極2上へ酸化タンタル膜11を化学気相成長法によ
り堆積する。
【0018】酸化タンタル膜11の形成には、図2に示
すような装置を用いる。原料ガスとして有機系のペンタ
エトキシタンタルを用いる。この原料は、ヒータ14に
より気化室15で気化され、導入管23によりバルブ2
2cを通して送られてきたキャリアガスであるアルゴン
ガスによりバルブ22dを通して、半導体ウェハ18を
搭載した基板ホルダ17を載置した反応炉19へ導入さ
れる。同時に、導入管12により酸化ガスがバルブ22
bを通して反応炉19へ導入される。ヒータ16により
反応炉19内は熱せられており、導入された有機タンタ
ルガスおよび酸化ガスが化学気相反応を起こし、半導体
ウェハ18上で酸化タンタル膜が形成される。成長条件
として、有機タンタル原料の気化室15の加熱温度は3
0〜200℃、ヒータ16による反応炉19内の成長温
度は300〜800℃、キャリアガスであるアルゴンガ
スの流量は10〜1000SCCM、酸素ガスの流量は
0.1〜20.0SLM、圧力は0.1〜10Torr
で行うのが適している。反応炉19には他の導入管13
によりアルゴンガスがバルブ22aを通して接続され、
また、排気口21を有する真空ポンプ20が接続されて
いる。
すような装置を用いる。原料ガスとして有機系のペンタ
エトキシタンタルを用いる。この原料は、ヒータ14に
より気化室15で気化され、導入管23によりバルブ2
2cを通して送られてきたキャリアガスであるアルゴン
ガスによりバルブ22dを通して、半導体ウェハ18を
搭載した基板ホルダ17を載置した反応炉19へ導入さ
れる。同時に、導入管12により酸化ガスがバルブ22
bを通して反応炉19へ導入される。ヒータ16により
反応炉19内は熱せられており、導入された有機タンタ
ルガスおよび酸化ガスが化学気相反応を起こし、半導体
ウェハ18上で酸化タンタル膜が形成される。成長条件
として、有機タンタル原料の気化室15の加熱温度は3
0〜200℃、ヒータ16による反応炉19内の成長温
度は300〜800℃、キャリアガスであるアルゴンガ
スの流量は10〜1000SCCM、酸素ガスの流量は
0.1〜20.0SLM、圧力は0.1〜10Torr
で行うのが適している。反応炉19には他の導入管13
によりアルゴンガスがバルブ22aを通して接続され、
また、排気口21を有する真空ポンプ20が接続されて
いる。
【0019】続いて、この酸化タンタル膜の緻密化処理
として、電気炉による酸化雰囲気中での熱処理を行い、
さらに、窒化処理としてアンモニアを用いたプラズマ処
理を行う。この窒化処理により、酸化タンタル膜の表面
に窒化タンタル酸化膜(TaOx NY )が生成される。
酸化雰囲気中での電気炉による緻密化処理の条件とし
て、温度が600〜1000℃、時間が5分〜5時間で
行うのが適している。緻密化処理の方法として、急速加
熱処理やプラズマ処理あるいはこれらを組み合わせた方
法でも本発明の効果はある。また処理ガスとして亜酸化
窒素を用いた場合でも、本発明の効果はある。また、ア
ンモニアを用いたプラズマによる窒化処理として、温度
が室温〜500℃、圧力が0.1〜10Torr、パワ
ーが50〜500Wで行うのが適している。また、窒化
処理として、単体窒素のガスを用いた場合でも、本発明
の効果はある。
として、電気炉による酸化雰囲気中での熱処理を行い、
さらに、窒化処理としてアンモニアを用いたプラズマ処
理を行う。この窒化処理により、酸化タンタル膜の表面
に窒化タンタル酸化膜(TaOx NY )が生成される。
酸化雰囲気中での電気炉による緻密化処理の条件とし
て、温度が600〜1000℃、時間が5分〜5時間で
行うのが適している。緻密化処理の方法として、急速加
熱処理やプラズマ処理あるいはこれらを組み合わせた方
法でも本発明の効果はある。また処理ガスとして亜酸化
窒素を用いた場合でも、本発明の効果はある。また、ア
ンモニアを用いたプラズマによる窒化処理として、温度
が室温〜500℃、圧力が0.1〜10Torr、パワ
ーが50〜500Wで行うのが適している。また、窒化
処理として、単体窒素のガスを用いた場合でも、本発明
の効果はある。
【0020】続いて、図1(d)に示すように、容量上
部電極3として、窒化チタンを形成する。本実施例にお
いては、上部電極として窒化チタン単層を用いたが、タ
ングステンあるいは窒化チタン/タングステン、窒化チ
タン/モリブデンあるいは窒化チタン/タングステンシ
リサイドなど複合膜を用いた場合でも本発明の効果はあ
る。
部電極3として、窒化チタンを形成する。本実施例にお
いては、上部電極として窒化チタン単層を用いたが、タ
ングステンあるいは窒化チタン/タングステン、窒化チ
タン/モリブデンあるいは窒化チタン/タングステンシ
リサイドなど複合膜を用いた場合でも本発明の効果はあ
る。
【0021】本発明により形成された容量素子部は、S
iO2 膜換膜厚にして約2.5nm(ナノメータ)程度
(Cs=13.8fF/μm2 )の容量値が得られ、従
来技術により形成された容量素子の容量値よりも大きく
なる。これは、容量下部電極2のポリシリコン表面がR
TN処理により窒化され、この窒化された表面が酸化タ
ンタル膜の緻密化処理においてポリシリコンの酸化を抑
制するためである。
iO2 膜換膜厚にして約2.5nm(ナノメータ)程度
(Cs=13.8fF/μm2 )の容量値が得られ、従
来技術により形成された容量素子の容量値よりも大きく
なる。これは、容量下部電極2のポリシリコン表面がR
TN処理により窒化され、この窒化された表面が酸化タ
ンタル膜の緻密化処理においてポリシリコンの酸化を抑
制するためである。
【0022】本発明により形成した容量素子部のリーク
電流特性を図3に実線で示す。比較のため、同図に従来
技術により形成された容量素子部の特性も点線で合せて
示す。ここで、両特性において、イオン注入の活性化や
層間膜のリフローなど高温熱処理前後のリーク電流特性
を示している。
電流特性を図3に実線で示す。比較のため、同図に従来
技術により形成された容量素子部の特性も点線で合せて
示す。ここで、両特性において、イオン注入の活性化や
層間膜のリフローなど高温熱処理前後のリーク電流特性
を示している。
【0023】まず、高温熱処理前においては、本発明に
より形成した容量素子のリーク電流特性のほうが、従来
技術により形成したものと比較して、良好である結果が
得られた。これは、従来技術のポリシリコン表面には自
然酸化膜が存在しているが、本発明においては、この自
然酸化膜を除去した後、すぐに容量下部電極2のポリシ
リコンをRTN処理により窒化している。一般的に、自
然酸化膜の膜質は不十分と考えられているが、本発明に
おいては、この自然酸化膜を除去後、RTN処理を行う
ことにより、良質な窒化膜が形成されるためと考えられ
る。
より形成した容量素子のリーク電流特性のほうが、従来
技術により形成したものと比較して、良好である結果が
得られた。これは、従来技術のポリシリコン表面には自
然酸化膜が存在しているが、本発明においては、この自
然酸化膜を除去した後、すぐに容量下部電極2のポリシ
リコンをRTN処理により窒化している。一般的に、自
然酸化膜の膜質は不十分と考えられているが、本発明に
おいては、この自然酸化膜を除去後、RTN処理を行う
ことにより、良質な窒化膜が形成されるためと考えられ
る。
【0024】さらに、高温熱処理後においては、従来技
術により形成した容量素子のリーク電流特性は、熱処理
温度の増加とともに特性が劣化している。これは、酸化
タンタル膜と容量上部電極3とが熱処理において反応し
ているためである。一方、本発明により形成した容量素
子のリーク電流特性は、熱処理後もそれほどの劣化は見
られなかった。これは、酸化タンタル膜を緻密化処理
後、窒化したことにより、この膜が容量上部電極3との
反応を抑制できたためである。
術により形成した容量素子のリーク電流特性は、熱処理
温度の増加とともに特性が劣化している。これは、酸化
タンタル膜と容量上部電極3とが熱処理において反応し
ているためである。一方、本発明により形成した容量素
子のリーク電流特性は、熱処理後もそれほどの劣化は見
られなかった。これは、酸化タンタル膜を緻密化処理
後、窒化したことにより、この膜が容量上部電極3との
反応を抑制できたためである。
【0025】
【発明の効果】以上説明したように、たとえばDRAM
等の超LSIに用いられる容量素子部における容量素子
の形成が、容量下部電極であるポリシリコン表面の自然
酸化膜を除去した後、ランプアニールを用いた急速熱窒
化(RTN)処理によりポリシリコン表面を窒化し、酸
化タンタル膜を形成する工程と、この酸化タンタルを緻
密化処理および窒化処理する工程と、さらには上部電極
を形成する工程とを有しているから、本発明を用いるこ
とにより、従来技術と比較して薄膜化でき、さらにリー
ク電流特性の少ない、良好な容量素子が形成できる。
等の超LSIに用いられる容量素子部における容量素子
の形成が、容量下部電極であるポリシリコン表面の自然
酸化膜を除去した後、ランプアニールを用いた急速熱窒
化(RTN)処理によりポリシリコン表面を窒化し、酸
化タンタル膜を形成する工程と、この酸化タンタルを緻
密化処理および窒化処理する工程と、さらには上部電極
を形成する工程とを有しているから、本発明を用いるこ
とにより、従来技術と比較して薄膜化でき、さらにリー
ク電流特性の少ない、良好な容量素子が形成できる。
【図1】本発明の実施例を製造工程順に示した断面図で
ある。
ある。
【図2】本発明の実施例において、酸化タンタル膜の形
成に用いた装置を模式的に示して構造図である。
成に用いた装置を模式的に示して構造図である。
【図3】本発明に基づき形成した容量素子のリーク電流
特性を従来技術と比較して示した図である。
特性を従来技術と比較して示した図である。
【図4】本発明の実施例を適用するDRAM素子構造を
示した断面図である。
示した断面図である。
【図5】従来技術の製造方法を工程順に示した断面図で
ある。
ある。
2 容量下部電極 3 容量上部電極 3′ 容量上部電極の取り出し部 11 酸化タンタル膜 12 酸素ガスの導入管 13 アルゴンガスの導入管 14 ヒータ 15 気化室 16 ヒータ 17 基板ホルダ 18 半導体ウェハ 19 反応炉 20 真空ポンプ 21 排気口 22a,22b,22c,22d バルブ 23 キャリアガスアルゴンの導入管 41 P型シリコン基体 42 Nウェル 43′,43″ Pウェル 45 N+ 型分離領域 46 フィールド酸化膜 47,48,49 層間絶縁膜 50 メモリセルのトランジスタ 51 ソース,ドレインとするN型領域 52 ゲート絶縁膜 53 ポリシリコン 54 シリサイド 55 ゲート電極 56 ビット線 57,58 コンタクト孔 60 周辺回路を構成するトランジスタ 67 スルーホール 70 容量素子部 71 アルミ電極 72 窒化チタン膜 73 タングステン
Claims (9)
- 【請求項1】 容量下部電極であるポリシリコン表面の
自然酸化膜を除去する工程と、しかる後に、ランプアニ
ールを用いた急速熱窒化(RTN)処理により前記ポリ
シリコン表面を窒化する工程と、前記窒化されたポリシ
リコン表面上に酸化タンタル膜を形成する工程と、前記
酸化タンタル膜を緻密化処理および窒化処理する工程
と、次に前記酸化タンタル膜上に容量上部電極を形成す
る工程とを有して容量素子を設けることを特徴とする半
導体装置の製造方法。 - 【請求項2】 前記容量素子はダイナミック・ランダム
・アクセス・メモリセルに用いられる容量であることを
特徴とする請求項1に記載の半導体装置の製造方法。 - 【請求項3】 前記容量下部電極であるポリシリコン上
の自然酸化膜の除去方法として、無水フッ酸あるいは希
釈フッ酸を用いた処理を行なうことを特徴とする請求項
1に記載の半導体装置の製造方法。 - 【請求項4】 前記容量下部電極であるポリシリコン表
面を窒化する工程として、アンモニア(NH3 )ガスを
用いた急速熱窒化処理の温度が、800〜1100℃で
あることを特徴とする請求項1に記載の半導体装置の製
造方法。 - 【請求項5】 前記酸化タンタル膜の形成として、有機
系のタンタル原料を用いた化学気相成長(CVD)であ
ることを特徴とする請求項1に記載の半導体装置の製造
方法。 - 【請求項6】 前記酸化タンタル膜の緻密化処理とし
て、酸素(O2 )または亜酸化窒素(N2 O)雰囲気中
での電気炉、ランプ加熱による急速加熱、プラズマ処理
あるいはこれらを組合せた緻密化処理であることを特徴
とする請求項1に記載の半導体装置の製造方法。 - 【請求項7】 前記酸化タンタル膜の窒化処理として、
アンモニア、窒素(N2 )あるいは亜酸化窒素雰囲気中
でのプラズマ処理であることを特徴とする請求項1に記
載の半導体装置の製造方法。 - 【請求項8】 前記上部電極材料として、窒化チタン
(TiN)、タングステン(W)、モリブデン(M
o)、タンタル(Ta)あるいはこれらを組み合わせた
構造からなることを特徴とする請求項1に記載の半導体
装置の製造方法。 - 【請求項9】 前記プラズマ処理は、温度が室温〜50
0℃、圧力が0.1〜10.0Torr、パワーが50
〜500Wで行なうことを特徴とする請求項6もしくは
請求項7に記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5027061A JP2786071B2 (ja) | 1993-02-17 | 1993-02-17 | 半導体装置の製造方法 |
US08/196,486 US5352623A (en) | 1993-02-17 | 1994-02-15 | Method for manufacturing a semiconductor device |
KR1019940002769A KR0168144B1 (ko) | 1993-02-17 | 1994-02-17 | 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5027061A JP2786071B2 (ja) | 1993-02-17 | 1993-02-17 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06244364A true JPH06244364A (ja) | 1994-09-02 |
JP2786071B2 JP2786071B2 (ja) | 1998-08-13 |
Family
ID=12210559
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5027061A Expired - Fee Related JP2786071B2 (ja) | 1993-02-17 | 1993-02-17 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5352623A (ja) |
JP (1) | JP2786071B2 (ja) |
KR (1) | KR0168144B1 (ja) |
Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0869972A (ja) * | 1994-08-30 | 1996-03-12 | Sony Corp | 誘電体薄膜の成膜方法 |
KR100268782B1 (ko) * | 1997-06-11 | 2000-10-16 | 김영환 | 반도체 소자의 캐패시터 형성 방법 |
JP2001144272A (ja) * | 1999-11-09 | 2001-05-25 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシタ製造方法 |
JP2001257208A (ja) * | 1999-12-29 | 2001-09-21 | Hynix Semiconductor Inc | 半導体装置のゲート絶縁膜形成方法 |
KR100331271B1 (ko) * | 1999-07-01 | 2002-04-06 | 박종섭 | TaON박막을 갖는 커패시터 제조방법 |
KR100315013B1 (ko) * | 1998-06-26 | 2002-04-24 | 박종섭 | 반도체소자의캐패시터제조방법 |
KR100345065B1 (ko) * | 2000-07-11 | 2002-07-20 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
KR100355610B1 (ko) * | 2000-12-29 | 2002-10-12 | 주식회사 하이닉스반도체 | 커패시터의 유전층 형성방법 |
KR100358065B1 (ko) * | 1999-06-25 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
US6509246B2 (en) | 2000-10-17 | 2003-01-21 | Hitachi, Ltd. | Production of semiconductor integrated circuit |
KR100386450B1 (ko) * | 2000-12-29 | 2003-06-02 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 형성방법 |
US6693792B2 (en) | 2001-04-11 | 2004-02-17 | Hitachi, Ltd. | Semiconductor integrated circuits and fabricating method thereof |
KR100425145B1 (ko) * | 1997-05-24 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터제조방법 |
KR100504435B1 (ko) * | 1999-12-23 | 2005-07-29 | 주식회사 하이닉스반도체 | 반도체장치의 커패시터 제조방법 |
KR100519514B1 (ko) * | 1999-07-02 | 2005-10-07 | 주식회사 하이닉스반도체 | TaON박막을 갖는 커패시터 제조방법 |
US7259058B2 (en) | 2001-01-31 | 2007-08-21 | Renesas Techonology Corp. | Fabricating method of semiconductor integrated circuits |
JP2011119747A (ja) * | 2000-03-13 | 2011-06-16 | Foundation For Advancement Of International Science | 窒化膜の形成方法、酸窒化膜の形成方法、窒化膜のスパッタリング方法、ゲート絶縁膜の形成方法 |
US10049870B2 (en) | 2011-09-27 | 2018-08-14 | Kokusai Electric Corporation | Method of manufacturing semiconductor device including silicon nitride layer for inhibiting excessive oxidation of polysilicon film |
Families Citing this family (83)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07161931A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
JP2679599B2 (ja) * | 1993-12-02 | 1997-11-19 | 日本電気株式会社 | 半導体装置の製造方法 |
US5677015A (en) * | 1994-03-17 | 1997-10-14 | Sony Corporation | High dielectric constant material containing tantalum, process for forming high dielectric constant film containing tantalum, and semiconductor device using the same |
US5468687A (en) * | 1994-07-27 | 1995-11-21 | International Business Machines Corporation | Method of making TA2 O5 thin film by low temperature ozone plasma annealing (oxidation) |
JP2636755B2 (ja) * | 1994-11-09 | 1997-07-30 | 日本電気株式会社 | 半導体装置および半導体装置の製造方法 |
US6291343B1 (en) * | 1994-11-14 | 2001-09-18 | Applied Materials, Inc. | Plasma annealing of substrates to improve adhesion |
KR0140657B1 (ko) * | 1994-12-31 | 1998-06-01 | 김주용 | 반도체 소자의 제조방법 |
JP3127348B2 (ja) * | 1995-02-27 | 2001-01-22 | エルジイ・セミコン・カンパニイ・リミテッド | 凹凸の表面形状を有するタングステン膜を用いた半導体装置の製造方法 |
US5668040A (en) * | 1995-03-20 | 1997-09-16 | Lg Semicon Co., Ltd. | Method for forming a semiconductor device electrode which also serves as a diffusion barrier |
US6348708B1 (en) | 1995-04-10 | 2002-02-19 | Lg Semicon Co., Ltd. | Semiconductor device utilizing a rugged tungsten film |
US6083849A (en) | 1995-11-13 | 2000-07-04 | Micron Technology, Inc. | Methods of forming hemispherical grain polysilicon |
US6004839A (en) * | 1996-01-17 | 1999-12-21 | Nec Corporation | Semiconductor device with conductive plugs |
JP2755243B2 (ja) * | 1996-01-23 | 1998-05-20 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
US5930584A (en) * | 1996-04-10 | 1999-07-27 | United Microelectronics Corp. | Process for fabricating low leakage current electrode for LPCVD titanium oxide films |
JPH1032316A (ja) * | 1996-07-16 | 1998-02-03 | Nec Corp | 半導体記憶装置及びその製造方法 |
US5731217A (en) * | 1996-10-08 | 1998-03-24 | Advanced Micro Devices, Inc. | Multi-level transistor fabrication method with a filled upper transistor substrate and interconnection thereto |
KR100282413B1 (ko) * | 1996-10-24 | 2001-03-02 | 김영환 | 아산화질소 가스를 이용한 박막 형성 방법 |
US5872029A (en) * | 1996-11-07 | 1999-02-16 | Advanced Micro Devices, Inc. | Method for forming an ultra high density inverter using a stacked transistor arrangement |
KR100223890B1 (ko) * | 1996-12-31 | 1999-10-15 | 구본준 | 반도체 메모리 소자 및 그의 제조 방법 |
JP3215345B2 (ja) * | 1997-03-19 | 2001-10-02 | 富士通株式会社 | 半導体装置の製造方法 |
US6153519A (en) * | 1997-03-31 | 2000-11-28 | Motorola, Inc. | Method of forming a barrier layer |
US6218260B1 (en) * | 1997-04-22 | 2001-04-17 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby |
US5926700A (en) | 1997-05-02 | 1999-07-20 | Advanced Micro Devices, Inc. | Semiconductor fabrication having multi-level transistors and high density interconnect therebetween |
DE19825736C2 (de) * | 1997-06-11 | 2003-09-18 | Hyundai Electronics Ind | Verfahren zum Bilden eines Kondensators einer Halbleitervorrichtung |
US5888872A (en) | 1997-06-20 | 1999-03-30 | Advanced Micro Devices, Inc. | Method for forming source drain junction areas self-aligned between a sidewall spacer and an etched lateral sidewall |
US5818069A (en) | 1997-06-20 | 1998-10-06 | Advanced Micro Devices, Inc. | Ultra high density series-connected transistors formed on separate elevational levels |
FR2766211B1 (fr) * | 1997-07-15 | 1999-10-15 | France Telecom | PROCEDE DE DEPOT D'UNE COUCHE DIELECTRIQUE DE Ta2O5 |
US6040596A (en) * | 1997-07-22 | 2000-03-21 | Samsung Electronics Co., Ltd. | Dynamic random access memory devices having improved peripheral circuit resistors therein |
US5910880A (en) * | 1997-08-20 | 1999-06-08 | Micron Technology, Inc. | Semiconductor circuit components and capacitors |
FR2769754B1 (fr) * | 1997-10-15 | 2002-11-15 | United Microelectronics Corp | Procede de fabrication de dispositifs a circuit integre comprenant a la fois une memoire et des circuits logiques |
JPH11195711A (ja) | 1997-10-27 | 1999-07-21 | Seiko Epson Corp | 半導体装置およびその製造方法 |
JPH11195753A (ja) * | 1997-10-27 | 1999-07-21 | Seiko Epson Corp | 半導体装置およびその製造方法 |
NL1007403C2 (nl) * | 1997-10-30 | 1999-05-17 | United Microelectronics Corp | Hoge-K-Diëlektrica voor ingebedde DRAM's. |
KR100273987B1 (ko) | 1997-10-31 | 2001-02-01 | 윤종용 | 디램 장치 및 제조 방법 |
KR100292218B1 (ko) * | 1997-11-25 | 2001-07-12 | 황 철 주 | 반도체소자제조방법 |
US6174811B1 (en) | 1998-12-02 | 2001-01-16 | Applied Materials, Inc. | Integrated deposition process for copper metallization |
US6911371B2 (en) | 1997-12-19 | 2005-06-28 | Micron Technology, Inc. | Capacitor forming methods with barrier layers to threshold voltage shift inducing material |
US6165833A (en) | 1997-12-19 | 2000-12-26 | Micron Technology, Inc. | Semiconductor processing method of forming a capacitor |
US6228701B1 (en) * | 1997-12-19 | 2001-05-08 | Seimens Aktiengesellschaft | Apparatus and method for minimizing diffusion in stacked capacitors formed on silicon plugs |
KR100524685B1 (ko) * | 1997-12-27 | 2006-05-04 | 주식회사 하이닉스반도체 | 반도체장치의고유전체캐패시터제조방법 |
US6180481B1 (en) | 1998-01-09 | 2001-01-30 | Micron Technology, Inc. | Barrier layer fabrication methods |
US5960294A (en) * | 1998-01-13 | 1999-09-28 | Micron Technology, Inc. | Method of fabricating a semiconductor device utilizing polysilicon grains |
US6458645B2 (en) * | 1998-02-26 | 2002-10-01 | Micron Technology, Inc. | Capacitor having tantalum oxynitride film and method for making same |
US6162744A (en) * | 1998-02-28 | 2000-12-19 | Micron Technology, Inc. | Method of forming capacitors having high-K oxygen containing capacitor dielectric layers, method of processing high-K oxygen containing dielectric layers, method of forming a DRAM cell having having high-K oxygen containing capacitor dielectric layers |
US6191443B1 (en) | 1998-02-28 | 2001-02-20 | Micron Technology, Inc. | Capacitors, methods of forming capacitors, and DRAM memory cells |
US6316801B1 (en) * | 1998-03-04 | 2001-11-13 | Nec Corporation | Semiconductor device having capacitive element structure and multilevel interconnection structure and method of fabricating the same |
US6156638A (en) | 1998-04-10 | 2000-12-05 | Micron Technology, Inc. | Integrated circuitry and method of restricting diffusion from one material to another |
US6730559B2 (en) | 1998-04-10 | 2004-05-04 | Micron Technology, Inc. | Capacitors and methods of forming capacitors |
US6284663B1 (en) * | 1998-04-15 | 2001-09-04 | Agere Systems Guardian Corp. | Method for making field effect devices and capacitors with thin film dielectrics and resulting devices |
US6165834A (en) * | 1998-05-07 | 2000-12-26 | Micron Technology, Inc. | Method of forming capacitors, method of processing dielectric layers, method of forming a DRAM cell |
US6255186B1 (en) | 1998-05-21 | 2001-07-03 | Micron Technology, Inc. | Methods of forming integrated circuitry and capacitors having a capacitor electrode having a base and a pair of walls projecting upwardly therefrom |
KR100342399B1 (ko) * | 1998-05-28 | 2002-09-18 | 주성엔지니어링(주) | 반도체소자의 제조방법 |
US6201276B1 (en) * | 1998-07-14 | 2001-03-13 | Micron Technology, Inc. | Method of fabricating semiconductor devices utilizing in situ passivation of dielectric thin films |
US6555455B1 (en) * | 1998-09-03 | 2003-04-29 | Micron Technology, Inc. | Methods of passivating an oxide surface subjected to a conductive material anneal |
KR100297628B1 (ko) * | 1998-10-09 | 2001-08-07 | 황 철 주 | 반도체소자제조방법 |
US5956594A (en) * | 1998-11-02 | 1999-09-21 | Vanguard International Semiconductor Corporation | Method for simultaneously forming capacitor plate and metal contact structures for a high density DRAM device |
US6251761B1 (en) * | 1998-11-24 | 2001-06-26 | Texas Instruments Incorporated | Process for polycrystalline silicon gates and high-K dielectric compatibility |
KR100326269B1 (ko) * | 1998-12-24 | 2002-05-09 | 박종섭 | 반도체소자의고유전체캐패시터제조방법 |
KR100363083B1 (ko) | 1999-01-20 | 2002-11-30 | 삼성전자 주식회사 | 반구형 그레인 커패시터 및 그 형성방법 |
US6143598A (en) * | 1999-02-08 | 2000-11-07 | Chartered Semiconductor Manufacturing Ltd. | Method of fabrication of low leakage capacitor |
US6294807B1 (en) | 1999-02-26 | 2001-09-25 | Agere Systems Guardian Corp. | Semiconductor device structure including a tantalum pentoxide layer sandwiched between silicon nitride layers |
KR100317042B1 (ko) | 1999-03-18 | 2001-12-22 | 윤종용 | 반구형 알갱이 실리콘을 가지는 실린더형 커패시터 및 그 제조방법 |
US6764916B1 (en) * | 1999-03-23 | 2004-07-20 | Hitachi Kokusai Electric Inc. | Manufacturing method for semiconductor device |
US6417041B1 (en) * | 1999-03-26 | 2002-07-09 | Advanced Micro Devices, Inc. | Method for fabricating high permitivity dielectric stacks having low buffer oxide |
US6150209A (en) * | 1999-04-23 | 2000-11-21 | Taiwan Semiconductor Manufacturing Company | Leakage current reduction of a tantalum oxide layer via a nitrous oxide high density annealing procedure |
GB2355113B (en) * | 1999-06-25 | 2004-05-26 | Hyundai Electronics Ind | Method of manufacturing capacitor for semiconductor memory device |
KR100328454B1 (ko) * | 1999-06-29 | 2002-03-16 | 박종섭 | 반도체 소자의 캐패시터 제조 방법 |
KR100331270B1 (ko) * | 1999-07-01 | 2002-04-06 | 박종섭 | TaON박막을 갖는 커패시터 제조방법 |
KR100327584B1 (ko) * | 1999-07-01 | 2002-03-14 | 박종섭 | 반도체소자의 고정전용량 커패시터 형성방법 |
GB2358284B (en) * | 1999-07-02 | 2004-07-14 | Hyundai Electronics Ind | Method of manufacturing capacitor for semiconductor memory device |
US6627542B1 (en) | 1999-07-12 | 2003-09-30 | Applied Materials, Inc. | Continuous, non-agglomerated adhesion of a seed layer to a barrier layer |
US6313033B1 (en) | 1999-07-27 | 2001-11-06 | Applied Materials, Inc. | Ionized metal plasma Ta, TaNx, W, and WNx liners for gate electrode applications |
JP3324579B2 (ja) * | 1999-09-10 | 2002-09-17 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
KR100338110B1 (ko) * | 1999-11-09 | 2002-05-24 | 박종섭 | 반도체 소자의 캐패시터 제조방법 |
KR100386447B1 (ko) * | 1999-12-23 | 2003-06-02 | 주식회사 하이닉스반도체 | 반도체장치의 커패시터 제조방법 |
KR100367404B1 (ko) * | 1999-12-31 | 2003-01-10 | 주식회사 하이닉스반도체 | 다층 TaON박막을 갖는 커패시터 제조방법 |
US6319766B1 (en) * | 2000-02-22 | 2001-11-20 | Applied Materials, Inc. | Method of tantalum nitride deposition by tantalum oxide densification |
US7005695B1 (en) | 2000-02-23 | 2006-02-28 | Micron Technology, Inc. | Integrated circuitry including a capacitor with an amorphous and a crystalline high K capacitor dielectric region |
US6797560B2 (en) * | 2000-05-22 | 2004-09-28 | Tokyo Electron Limited | Method of manufacturing a capacitor having tantalum oxide film as an insulating film |
KR20020043815A (ko) | 2000-12-04 | 2002-06-12 | 윤종용 | 반구형 그레인 커패시터의 제조방법 |
US6809370B1 (en) | 2003-07-31 | 2004-10-26 | Texas Instruments Incorporated | High-k gate dielectric with uniform nitrogen profile and methods for making the same |
US7135361B2 (en) * | 2003-12-11 | 2006-11-14 | Texas Instruments Incorporated | Method for fabricating transistor gate structures and gate dielectrics thereof |
KR100682191B1 (ko) * | 2004-06-08 | 2007-02-12 | 주식회사 하이닉스반도체 | 반도체 소자의 저장전극 형성 방법 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58131735A (ja) * | 1982-01-29 | 1983-08-05 | Fujitsu Ltd | タンタルオキサイド膜の製造法 |
JPH0236559A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 半導体装置及びその製造方法 |
JPH04359557A (ja) * | 1991-06-06 | 1992-12-11 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5861763A (ja) * | 1981-10-09 | 1983-04-12 | 武笠 均 | 触感知器消化装置 |
JPS61145584A (ja) * | 1984-12-19 | 1986-07-03 | 松下電器産業株式会社 | アクテイブマトリツクスアレ− |
JPH0521744A (ja) * | 1991-07-10 | 1993-01-29 | Sony Corp | 半導体記憶装置のキヤパシタおよびその製造方法 |
-
1993
- 1993-02-17 JP JP5027061A patent/JP2786071B2/ja not_active Expired - Fee Related
-
1994
- 1994-02-15 US US08/196,486 patent/US5352623A/en not_active Expired - Lifetime
- 1994-02-17 KR KR1019940002769A patent/KR0168144B1/ko not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58131735A (ja) * | 1982-01-29 | 1983-08-05 | Fujitsu Ltd | タンタルオキサイド膜の製造法 |
JPH0236559A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 半導体装置及びその製造方法 |
JPH04359557A (ja) * | 1991-06-06 | 1992-12-11 | Nec Corp | 半導体装置の製造方法 |
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0869972A (ja) * | 1994-08-30 | 1996-03-12 | Sony Corp | 誘電体薄膜の成膜方法 |
KR100425145B1 (ko) * | 1997-05-24 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터제조방법 |
KR100268782B1 (ko) * | 1997-06-11 | 2000-10-16 | 김영환 | 반도체 소자의 캐패시터 형성 방법 |
KR100315013B1 (ko) * | 1998-06-26 | 2002-04-24 | 박종섭 | 반도체소자의캐패시터제조방법 |
KR100358065B1 (ko) * | 1999-06-25 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
KR100331271B1 (ko) * | 1999-07-01 | 2002-04-06 | 박종섭 | TaON박막을 갖는 커패시터 제조방법 |
KR100519514B1 (ko) * | 1999-07-02 | 2005-10-07 | 주식회사 하이닉스반도체 | TaON박막을 갖는 커패시터 제조방법 |
JP2001144272A (ja) * | 1999-11-09 | 2001-05-25 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシタ製造方法 |
KR100504435B1 (ko) * | 1999-12-23 | 2005-07-29 | 주식회사 하이닉스반도체 | 반도체장치의 커패시터 제조방법 |
JP2001257208A (ja) * | 1999-12-29 | 2001-09-21 | Hynix Semiconductor Inc | 半導体装置のゲート絶縁膜形成方法 |
JP2011119747A (ja) * | 2000-03-13 | 2011-06-16 | Foundation For Advancement Of International Science | 窒化膜の形成方法、酸窒化膜の形成方法、窒化膜のスパッタリング方法、ゲート絶縁膜の形成方法 |
KR100345065B1 (ko) * | 2000-07-11 | 2002-07-20 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
US6509246B2 (en) | 2000-10-17 | 2003-01-21 | Hitachi, Ltd. | Production of semiconductor integrated circuit |
US6740901B2 (en) | 2000-10-17 | 2004-05-25 | Renesas Technology Corp. | Production of semiconductor integrated circuit |
KR100386450B1 (ko) * | 2000-12-29 | 2003-06-02 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 형성방법 |
KR100355610B1 (ko) * | 2000-12-29 | 2002-10-12 | 주식회사 하이닉스반도체 | 커패시터의 유전층 형성방법 |
US7259058B2 (en) | 2001-01-31 | 2007-08-21 | Renesas Techonology Corp. | Fabricating method of semiconductor integrated circuits |
US6693792B2 (en) | 2001-04-11 | 2004-02-17 | Hitachi, Ltd. | Semiconductor integrated circuits and fabricating method thereof |
US10049870B2 (en) | 2011-09-27 | 2018-08-14 | Kokusai Electric Corporation | Method of manufacturing semiconductor device including silicon nitride layer for inhibiting excessive oxidation of polysilicon film |
Also Published As
Publication number | Publication date |
---|---|
US5352623A (en) | 1994-10-04 |
KR940020569A (ko) | 1994-09-16 |
KR0168144B1 (ko) | 1998-12-15 |
JP2786071B2 (ja) | 1998-08-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2786071B2 (ja) | 半導体装置の製造方法 | |
JP2679599B2 (ja) | 半導体装置の製造方法 | |
US5786248A (en) | Semiconductor processing method of forming a tantalum oxide containing capacitor | |
KR100222455B1 (ko) | 반도체 장치 및 그의 제조방법 | |
JP3141553B2 (ja) | 半導体装置の製造方法 | |
US5486488A (en) | Process for manufacturing semiconductor device | |
US6555432B2 (en) | Integrated capacitor bottom electrode for use with conformal dielectric | |
JP4111427B2 (ja) | 半導体素子のキャパシタ製造方法 | |
KR100207444B1 (ko) | 반도체 장치의 고유전막/전극 및 그 제조방법 | |
JPH1117153A (ja) | 半導体素子のキャパシタ形成方法 | |
US5670431A (en) | Method of forming an ultra thin dielectric film for a capacitor | |
JP3487407B2 (ja) | コンデンサの製造方法 | |
JP2778451B2 (ja) | 半導体装置の製造方法 | |
JP2817645B2 (ja) | 半導体装置の製造方法 | |
KR100417855B1 (ko) | 반도체소자의 캐패시터 및 그 제조방법 | |
JP4053226B2 (ja) | 半導体集積回路装置およびその製造方法 | |
US20040077142A1 (en) | Atomic layer deposition and plasma treatment method for forming microelectronic capacitor structure with aluminum oxide containing dual dielectric layer | |
JPH05243524A (ja) | 半導体装置の製造方法 | |
JP3112073B2 (ja) | 半導体装置の製造方法 | |
JPH1022467A (ja) | 半導体装置及びその製造方法 | |
JP4063570B2 (ja) | 半導体素子のキャパシタ形成方法 | |
JP2001148465A (ja) | 半導体装置の製造方法 | |
KR100342873B1 (ko) | 반도체장치의 커패시터 제조방법 | |
JPH11163282A (ja) | 半導体装置の製造方法 | |
JP3196700B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970212 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090529 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |