JPH06244364A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH06244364A
JPH06244364A JP5027061A JP2706193A JPH06244364A JP H06244364 A JPH06244364 A JP H06244364A JP 5027061 A JP5027061 A JP 5027061A JP 2706193 A JP2706193 A JP 2706193A JP H06244364 A JPH06244364 A JP H06244364A
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Abstract

(57)【要約】 【目的】容量誘電体膜としての酸化タンタル膜を薄膜化
し、さらにリーク電流の少ない製造方法を提供する。 【構成】容量下部電極であるポリシリコン表面の自然酸
化膜を除去した後、ランプアニールを用いた急速熱窒化
（ＲＴＮ）処理によりポリシリコン表面を窒化し、酸化
タンタル膜を形成する工程と、この酸化タンタルを緻密
化処理および窒化処理する工程と、さらには上部電極を
形成する工程とを有する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に酸化タンタル膜を容量絶縁膜として用い
る半導体装置の製造方法に関している。
【０００２】
【従来の技術】２５６Ｍｂｉｔダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）以降の超ＬＳＩメモリ
デバイスのメモリセルの容量素子において、単位面積当
たりの容量値を大きくできる高誘電率の容量絶縁膜の採
用が検討されている。この検討されている高誘電率の容
量絶縁膜の中で化学気相成長法による酸化タンタル膜
は、比誘電率εr が２５〜３０と大きく、優れたステッ
プカバレッジ特性を有しており、さらに膜形成法が他の
高誘電率容量絶縁膜と比較して非常に容易であるなどの
ことから多くの研究がなされている。
【０００３】図５は、ＤＲＡＭセルにおいて、ビット線
５６を含むトランジスタを被覆する層間絶縁膜４８に設
けられたスルーホール５７を通してトランジスタに結合
するスタックドタイプの容量素子の従来技術による製造
方法を工程順に示した断面図である。
【０００４】まず、ポリシリコンからなる容量下部電極
２上に、有機原料であるペンタエトキシタンタル（Ｔａ
（ＯＣ2 Ｈ5 ）5 ）ガスを用いた減圧化学気相成長法よ
り酸化タンタル膜１１を形成する（図５（ａ））。次に
この酸化タンタル膜のリーク電流特性を改善させるた
め、酸素雰囲気での高温熱処理を行なう（図５
（ｂ））。この熱処理温度として、一般的に７００〜９
００℃が用いられている。続いて、容量上部電極３を形
成する（図５（ｃ））。上部電極として、一般的にタン
グステン（Ｗ）が用いられている。以上の形成工程によ
り、容量素子部を形成する。
【０００５】
【発明が解決しようとする課題】上述した従来の容量素
子において、以下に述べる問題点がある。
【０００６】従来の容量素子形成工程において、容量下
部電極２であるポリシリコン上に、酸化タンタル膜を形
成し、リーク電流特性を改善するための酸素雰囲気中で
の高温熱処理により形成される容量素子は、ＳｉＯ2 膜
換算膜厚（比誘電率εr ＝３．９）にして約３ｎｍ（ナ
ノメータ）程度（ＣS ＝１１．５ｆＦ／μｍ2 ）の容量
値しか得られない。これは、酸化タンタル膜のリーク電
流特性を改善するための酸素雰囲気中での高温熱処理に
より、酸化タンタル膜／ポリシリコン界面に約２ｎｍ程
度である厚めのＳｉＯ2 膜が形成されるためである。
【０００７】この容量膜を２５６ＭｂｉｔＤＲＡＭなど
の容量素子部へ適用した場合、十分な容量値は得らな
い。また、従来技術で形成される容量素子部のリーク電
流特性は、容量上部電極３と容量下部電極２との間の電
圧が約０．７Ｖと小さい値で電流密度が１０-8Ａ／ｃｍ
2 のリーク電流が発生してしまい、実デバイスに十分適
用できる特性を有していない。さらに、この容量素子部
を形成後、イオン注入の活性化や層間膜のリフローなど
の高温熱処理を行うと、よりリーク電流特性が劣化して
しまう問題がある。
【０００８】
【課題を解決するための手段】本発明の特徴は、ＤＲＡ
Ｍ等の超ＬＳＩに用いられる容量素子部に設けられる容
量素子の形成において、容量下部電極であるポリシリコ
ン表面の自然酸化膜を除去した後、ランプアニールを用
いた急速熱窒化（ＲＴＮ）処理によりポリシリコン表面
を窒化し、酸化タンタル膜を形成する工程と、この酸化
タンタルを緻密化処理および窒化処理する工程と、さら
には上部電極を形成する工程とを有する半導体装置の製
造方法にある。
【０００９】
【実施例】以下図面を参照して本発明を説明する。
【００１０】図４は本発明の実施例が適用するＤＲＡＭ
の一部を示す断面図である。
【００１１】Ｐ型シリコン基体４１にＮウェル４２が形
成されそこに第１のＰウェル４３′が形成され、また第
１のＰウェル４３′とＮ+ 型分離領域４５を介したＰ型
シリコン基体の部分に第２のＰウェル４３″が形成され
てシリコン基板を構成している。このシリコン基板の主
面のフィールド酸化膜４６で絶縁分離された活性領域に
各素子が形成されている。
【００１２】第１のＰウェル４３′には多数のメモリセ
ルのそれぞれのトランシスタが構成されているが、図４
では一対のメモリセルのみ図示している。すなわち一対
のメモリセルを構成するそれぞれのトランジスタ５０の
ソース，ドレインとなるＮ型領域５１′，５１″が形成
され、ゲート絶縁膜５２を介してポリシリコン５３およ
びシリサイド５４からなるゲート電極５５が形成され、
全体が第１の層間絶縁膜４７で被覆されており、この第
１の層間絶縁膜４７に設けられたコンタクト孔５８を通
してビット線５６が１対のメモリセルのそれぞれのトラ
ンジスタに共通なソース，ドレインの一方となるＮ型領
域５１′に接続されている。このビット線を被覆して第
２の層間絶縁膜４８が形成され、その上に点線７０で囲
んだ本発明の一対の容量素子が構成されている。すなわ
ちこのスタック型の容量素子は、ポリシリコンの容量下
部電極２，容量誘電体膜としての酸化タンタル膜１１お
よびポリシリコンの容量上部電極３から構成され、一対
の容量下部電極２は第１および第２の層間絶縁膜４７，
４８に設けられたコンタクト孔５７を通してそれぞれの
トランジスタのソース，ドレインの他方となるＮ型領域
５１″に接続されている。また、容量上部電極３は一対
のメモリセルのそれぞれの容量素子に共通に連続的に形
成され第２の層間絶縁膜４８上を延して、その取り出し
部３′において第３の層間絶縁膜４９に設けられてスル
ーホール６７を通して接地電位等の固定電位となってい
るアルミ電極７１と電気的接続されている。尚、このア
ルミ電極７１の下部およびスルーホール６７の内壁およ
び容量上部電極３の取り出し部３′に接する底面には窒
化チタン膜７２が形成され、スルーホール６７はタング
ステン７３により充填されている。
【００１３】一方、記憶装置の周辺回路を構成する。ト
ランジスタ６０のソース，ドレインとなるＮ型領域５１
が第２のＰウェル４３″に形成され、そのゲート絶縁膜
５２上にポリシリコン５３、シリサイド５４がなるゲー
ト電極５５が形成されている。そしてソース，ドレイン
５１の一方に、第１，第２，第３の層間絶縁膜４７，４
８，４９を通して設けられたコンタクト孔６８を通して
アルミ配線７１がチッ化チタン膜７２，タングステン７
３を介して接続されている。同様に、周辺回路の他のト
ランジスタのゲート電極構造がアルミ配線７１と接続し
ている。
【００１４】図１は本発明の実施例の製造方法を示す断
面図であり、図４の点線７０で囲まれた容量素子部の片
側の容量素子を例示している。
【００１５】まず、図１（ａ）に示すように、容量下部
電極２であるポリシリコンを化学気相成長法により堆
積、リンドープを行い、通常のリソグラフィ／エッチン
グ技術によりパターニングする。なお、コンタクト孔５
７内のポリシリコンは上記化学気相成長と同時に形成し
ても、あるいはその前の工程で充填させておいてもよ
い。
【００１６】続いて、図１（ｂ）に示すように、この容
量下部電極２であるポリシリコン表面上にある自然酸化
膜を無水フッ酸により除去した後、ランプアニールを用
いた急速熱窒化処理を行い、ポリシリコン表面を窒化し
てその表面をシリコン窒化膜（ＳｉＮx ）とする。急速
熱窒化処理として、アンモニア（ＮＨ3 ）ガスを用い、
窒化処理の温度として、８００〜１１００℃で行なうの
が適している。また、無水フッ酸の代りに希釈フッ酸を
用いることもできる。
【００１７】次に図１（ｃ）に示すように、この容量下
部電極２上へ酸化タンタル膜１１を化学気相成長法によ
り堆積する。
【００１８】酸化タンタル膜１１の形成には、図２に示
すような装置を用いる。原料ガスとして有機系のペンタ
エトキシタンタルを用いる。この原料は、ヒータ１４に
より気化室１５で気化され、導入管２３によりバルブ２
２ｃを通して送られてきたキャリアガスであるアルゴン
ガスによりバルブ２２ｄを通して、半導体ウェハ１８を
搭載した基板ホルダ１７を載置した反応炉１９へ導入さ
れる。同時に、導入管１２により酸化ガスがバルブ２２
ｂを通して反応炉１９へ導入される。ヒータ１６により
反応炉１９内は熱せられており、導入された有機タンタ
ルガスおよび酸化ガスが化学気相反応を起こし、半導体
ウェハ１８上で酸化タンタル膜が形成される。成長条件
として、有機タンタル原料の気化室１５の加熱温度は３
０〜２００℃、ヒータ１６による反応炉１９内の成長温
度は３００〜８００℃、キャリアガスであるアルゴンガ
スの流量は１０〜１０００ＳＣＣＭ、酸素ガスの流量は
０．１〜２０．０ＳＬＭ、圧力は０．１〜１０Ｔｏｒｒ
で行うのが適している。反応炉１９には他の導入管１３
によりアルゴンガスがバルブ２２ａを通して接続され、
また、排気口２１を有する真空ポンプ２０が接続されて
いる。
【００１９】続いて、この酸化タンタル膜の緻密化処理
として、電気炉による酸化雰囲気中での熱処理を行い、
さらに、窒化処理としてアンモニアを用いたプラズマ処
理を行う。この窒化処理により、酸化タンタル膜の表面
に窒化タンタル酸化膜（ＴａＯx ＮY ）が生成される。
酸化雰囲気中での電気炉による緻密化処理の条件とし
て、温度が６００〜１０００℃、時間が５分〜５時間で
行うのが適している。緻密化処理の方法として、急速加
熱処理やプラズマ処理あるいはこれらを組み合わせた方
法でも本発明の効果はある。また処理ガスとして亜酸化
窒素を用いた場合でも、本発明の効果はある。また、ア
ンモニアを用いたプラズマによる窒化処理として、温度
が室温〜５００℃、圧力が０．１〜１０Ｔｏｒｒ、パワ
ーが５０〜５００Ｗで行うのが適している。また、窒化
処理として、単体窒素のガスを用いた場合でも、本発明
の効果はある。
【００２０】続いて、図１（ｄ）に示すように、容量上
部電極３として、窒化チタンを形成する。本実施例にお
いては、上部電極として窒化チタン単層を用いたが、タ
ングステンあるいは窒化チタン／タングステン、窒化チ
タン／モリブデンあるいは窒化チタン／タングステンシ
リサイドなど複合膜を用いた場合でも本発明の効果はあ
る。
【００２１】本発明により形成された容量素子部は、Ｓ
ｉＯ2 膜換膜厚にして約２．５ｎｍ（ナノメータ）程度
（Ｃｓ＝１３．８ｆＦ／μｍ2 ）の容量値が得られ、従
来技術により形成された容量素子の容量値よりも大きく
なる。これは、容量下部電極２のポリシリコン表面がＲ
ＴＮ処理により窒化され、この窒化された表面が酸化タ
ンタル膜の緻密化処理においてポリシリコンの酸化を抑
制するためである。
【００２２】本発明により形成した容量素子部のリーク
電流特性を図３に実線で示す。比較のため、同図に従来
技術により形成された容量素子部の特性も点線で合せて
示す。ここで、両特性において、イオン注入の活性化や
層間膜のリフローなど高温熱処理前後のリーク電流特性
を示している。
【００２３】まず、高温熱処理前においては、本発明に
より形成した容量素子のリーク電流特性のほうが、従来
技術により形成したものと比較して、良好である結果が
得られた。これは、従来技術のポリシリコン表面には自
然酸化膜が存在しているが、本発明においては、この自
然酸化膜を除去した後、すぐに容量下部電極２のポリシ
リコンをＲＴＮ処理により窒化している。一般的に、自
然酸化膜の膜質は不十分と考えられているが、本発明に
おいては、この自然酸化膜を除去後、ＲＴＮ処理を行う
ことにより、良質な窒化膜が形成されるためと考えられ
る。
【００２４】さらに、高温熱処理後においては、従来技
術により形成した容量素子のリーク電流特性は、熱処理
温度の増加とともに特性が劣化している。これは、酸化
タンタル膜と容量上部電極３とが熱処理において反応し
ているためである。一方、本発明により形成した容量素
子のリーク電流特性は、熱処理後もそれほどの劣化は見
られなかった。これは、酸化タンタル膜を緻密化処理
後、窒化したことにより、この膜が容量上部電極３との
反応を抑制できたためである。
【００２５】
【発明の効果】以上説明したように、たとえばＤＲＡＭ
等の超ＬＳＩに用いられる容量素子部における容量素子
の形成が、容量下部電極であるポリシリコン表面の自然
酸化膜を除去した後、ランプアニールを用いた急速熱窒
化（ＲＴＮ）処理によりポリシリコン表面を窒化し、酸
化タンタル膜を形成する工程と、この酸化タンタルを緻
密化処理および窒化処理する工程と、さらには上部電極
を形成する工程とを有しているから、本発明を用いるこ
とにより、従来技術と比較して薄膜化でき、さらにリー
ク電流特性の少ない、良好な容量素子が形成できる。
【図面の簡単な説明】
【図１】本発明の実施例を製造工程順に示した断面図で
ある。
【図２】本発明の実施例において、酸化タンタル膜の形
成に用いた装置を模式的に示して構造図である。
【図３】本発明に基づき形成した容量素子のリーク電流
特性を従来技術と比較して示した図である。
【図４】本発明の実施例を適用するＤＲＡＭ素子構造を
示した断面図である。
【図５】従来技術の製造方法を工程順に示した断面図で
ある。
【符号の説明】
２ 容量下部電極 ３ 容量上部電極 ３′ 容量上部電極の取り出し部 １１ 酸化タンタル膜 １２ 酸素ガスの導入管 １３ アルゴンガスの導入管 １４ ヒータ １５ 気化室 １６ ヒータ １７ 基板ホルダ １８ 半導体ウェハ １９ 反応炉 ２０ 真空ポンプ ２１ 排気口 ２２ａ，２２ｂ，２２ｃ，２２ｄ バルブ ２３ キャリアガスアルゴンの導入管 ４１ Ｐ型シリコン基体 ４２ Ｎウェル ４３′，４３″ Ｐウェル ４５ Ｎ+ 型分離領域 ４６ フィールド酸化膜 ４７，４８，４９ 層間絶縁膜 ５０ メモリセルのトランジスタ ５１ ソース，ドレインとするＮ型領域 ５２ ゲート絶縁膜 ５３ ポリシリコン ５４ シリサイド ５５ ゲート電極 ５６ ビット線 ５７，５８ コンタクト孔 ６０ 周辺回路を構成するトランジスタ ６７ スルーホール ７０ 容量素子部 ７１ アルミ電極 ７２ 窒化チタン膜 ７３ タングステン

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 容量下部電極であるポリシリコン表面の
    自然酸化膜を除去する工程と、しかる後に、ランプアニ
    ールを用いた急速熱窒化（ＲＴＮ）処理により前記ポリ
    シリコン表面を窒化する工程と、前記窒化されたポリシ
    リコン表面上に酸化タンタル膜を形成する工程と、前記
    酸化タンタル膜を緻密化処理および窒化処理する工程
    と、次に前記酸化タンタル膜上に容量上部電極を形成す
    る工程とを有して容量素子を設けることを特徴とする半
    導体装置の製造方法。
  2. 【請求項２】 前記容量素子はダイナミック・ランダム
    ・アクセス・メモリセルに用いられる容量であることを
    特徴とする請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記容量下部電極であるポリシリコン上
    の自然酸化膜の除去方法として、無水フッ酸あるいは希
    釈フッ酸を用いた処理を行なうことを特徴とする請求項
    １に記載の半導体装置の製造方法。
  4. 【請求項４】 前記容量下部電極であるポリシリコン表
    面を窒化する工程として、アンモニア（ＮＨ3 ）ガスを
    用いた急速熱窒化処理の温度が、８００〜１１００℃で
    あることを特徴とする請求項１に記載の半導体装置の製
    造方法。
  5. 【請求項５】 前記酸化タンタル膜の形成として、有機
    系のタンタル原料を用いた化学気相成長（ＣＶＤ）であ
    ることを特徴とする請求項１に記載の半導体装置の製造
    方法。
  6. 【請求項６】 前記酸化タンタル膜の緻密化処理とし
    て、酸素（Ｏ2 ）または亜酸化窒素（Ｎ2 Ｏ）雰囲気中
    での電気炉、ランプ加熱による急速加熱、プラズマ処理
    あるいはこれらを組合せた緻密化処理であることを特徴
    とする請求項１に記載の半導体装置の製造方法。
  7. 【請求項７】 前記酸化タンタル膜の窒化処理として、
    アンモニア、窒素（Ｎ2 ）あるいは亜酸化窒素雰囲気中
    でのプラズマ処理であることを特徴とする請求項１に記
    載の半導体装置の製造方法。
  8. 【請求項８】 前記上部電極材料として、窒化チタン
    （ＴｉＮ）、タングステン（Ｗ）、モリブデン（Ｍ
    ｏ）、タンタル（Ｔａ）あるいはこれらを組み合わせた
    構造からなることを特徴とする請求項１に記載の半導体
    装置の製造方法。
  9. 【請求項９】 前記プラズマ処理は、温度が室温〜５０
    ０℃、圧力が０．１〜１０．０Ｔｏｒｒ、パワーが５０
    〜５００Ｗで行なうことを特徴とする請求項６もしくは
    請求項７に記載の半導体装置の製造方法。
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