JPH05243524A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05243524A JPH05243524A JP4042646A JP4264692A JPH05243524A JP H05243524 A JPH05243524 A JP H05243524A JP 4042646 A JP4042646 A JP 4042646A JP 4264692 A JP4264692 A JP 4264692A JP H05243524 A JPH05243524 A JP H05243524A
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Landscapes
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Abstract
(57)【要約】
【目的】リーク電流の小さい容量素子を有する半導体装
置を得る。 【構成】ポリシリコンからなる下部電極３の表面をラン
プアニールにより窒化し、窒化シリコン膜４を形成後、
酸化タンタル膜５を化学気相成長法により形成し、さら
に上部電極６として窒化チタン／タングステン膜を形成
する。
置を得る。 【構成】ポリシリコンからなる下部電極３の表面をラン
プアニールにより窒化し、窒化シリコン膜４を形成後、
酸化タンタル膜５を化学気相成長法により形成し、さら
に上部電極６として窒化チタン／タングステン膜を形成
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）等の超ＬＳＩに用いられる容量素子部の形
成方法に関する。
関し、特にダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）等の超ＬＳＩに用いられる容量素子部の形
成方法に関する。
【０００２】
【従来の技術】２５６ＭビットＤＲＡＭ以降の超ＬＳＩ
メモリデバイスの容量素子部においては、単位面積当た
りの容量値を大きくできる高誘電率の容量絶縁膜の採用
が検討されている。この高誘電率の容量絶縁膜の中で、
気相成長法（ＣＶＤ）によるタンタル酸化膜は、比誘電
率εr が２５〜３０と大きく、優れたステップカバレッ
ジ特性を有しており、さらに膜形成法が他の高誘電率の
容量絶縁膜と比較して非常に容易であるなどのことから
多くの研究がなされている。タンタル酸化膜を用いた一
般的な容量素子部の形成を図４を用いて説明する。
メモリデバイスの容量素子部においては、単位面積当た
りの容量値を大きくできる高誘電率の容量絶縁膜の採用
が検討されている。この高誘電率の容量絶縁膜の中で、
気相成長法（ＣＶＤ）によるタンタル酸化膜は、比誘電
率εr が２５〜３０と大きく、優れたステップカバレッ
ジ特性を有しており、さらに膜形成法が他の高誘電率の
容量絶縁膜と比較して非常に容易であるなどのことから
多くの研究がなされている。タンタル酸化膜を用いた一
般的な容量素子部の形成を図４を用いて説明する。
【０００３】まず図４（ａ）に示すように、Ｎ型シリコ
ン基板１上に素子分離酸化膜２を形成したのち、ＣＶＤ
法によりポリシリコン膜を堆積し、燐（Ｐ）を熱拡散さ
せた後、通常のリソグラフィ技術によりポリシリコン膜
からなる下部電極３を形成する。次に図４（ｂ）に示す
ように、この下部電極３上に、エトキシタンタル〔Ｔａ
（ＯＣ2 Ｈ5 ）5 〕ガスを主原料とすると減圧ＣＶＤ法
によりタンタル酸化膜５を形成したのち、タンタル酸化
膜のリーク電流を改善するため、酸素雰囲気中での高温
熱処理（６００〜１０００℃）を行なう。
ン基板１上に素子分離酸化膜２を形成したのち、ＣＶＤ
法によりポリシリコン膜を堆積し、燐（Ｐ）を熱拡散さ
せた後、通常のリソグラフィ技術によりポリシリコン膜
からなる下部電極３を形成する。次に図４（ｂ）に示す
ように、この下部電極３上に、エトキシタンタル〔Ｔａ
（ＯＣ2 Ｈ5 ）5 〕ガスを主原料とすると減圧ＣＶＤ法
によりタンタル酸化膜５を形成したのち、タンタル酸化
膜のリーク電流を改善するため、酸素雰囲気中での高温
熱処理（６００〜１０００℃）を行なう。
【０００４】次に図４（ｃ）に示すように、上部電極６
Ａとしてタングステン（Ｗ）膜を形成する。以上の形成
工程により、容量素子部が完成する。
Ａとしてタングステン（Ｗ）膜を形成する。以上の形成
工程により、容量素子部が完成する。
【０００５】
【発明が解決しようとする課題】上述した従来の容量素
子部の形成工程においては、下部電極であるポリシリコ
ン膜の表面上に通常１．５〜２．０ｎｍの自然酸化膜
（ＳｉＯ2 ）が存在している。この自然酸化膜の存在
は、容量値を小さくさせるばかりでなく、リーク電流特
性をも劣化させている。また、従来技術で形成される容
量素子のリーク電流特性は、電流密度１０-8Ａ／ｃｍ2
で約０．７Ｖと小さく、実用レベルで十分信頼できる容
量素子部を形成するには至っていない。
子部の形成工程においては、下部電極であるポリシリコ
ン膜の表面上に通常１．５〜２．０ｎｍの自然酸化膜
（ＳｉＯ2 ）が存在している。この自然酸化膜の存在
は、容量値を小さくさせるばかりでなく、リーク電流特
性をも劣化させている。また、従来技術で形成される容
量素子のリーク電流特性は、電流密度１０-8Ａ／ｃｍ2
で約０．７Ｖと小さく、実用レベルで十分信頼できる容
量素子部を形成するには至っていない。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、下部電極であるポリシリコン膜表面をランプ
アニールにより窒化後、酸化タンタル膜をＣＶＤ法によ
り形成し、さらに上部電極として窒化チタン膜／タング
ステン膜を形成する工程とを有するものである。
造方法は、下部電極であるポリシリコン膜表面をランプ
アニールにより窒化後、酸化タンタル膜をＣＶＤ法によ
り形成し、さらに上部電極として窒化チタン膜／タング
ステン膜を形成する工程とを有するものである。
【０００７】
【実施例】次に、本発明における実施例について説明す
る。図１（ａ）〜（ｃ）は本発明の一実施例を説明する
ための半導体チップの断面図である。
る。図１（ａ）〜（ｃ）は本発明の一実施例を説明する
ための半導体チップの断面図である。
【０００８】まず、図１（ａ）に示すように、Ｎ型シリ
コン基板１に選択酸化法により素子分離酸化膜２を形成
する。次に、基板上にＣＶＤ法によりポリシリコン膜を
堆積後、燐（Ｐ）を熱拡散によりドープし、次で通常の
リソグラフィ／エッチング技術によりパターニングして
下部電極３を形成する。
コン基板１に選択酸化法により素子分離酸化膜２を形成
する。次に、基板上にＣＶＤ法によりポリシリコン膜を
堆積後、燐（Ｐ）を熱拡散によりドープし、次で通常の
リソグラフィ／エッチング技術によりパターニングして
下部電極３を形成する。
【０００９】次に図１（ｂ）に示すように、下部電極３
上にある自然酸化膜を無水フッ酸処理により除去した
後、下部電極３の表面をアンモニア（ＮＨ3 ）ガスを用
いたランプアニール（ＲＴＮ）処理により窒化し厚さ１
〜１．５ｎｍの窒化シリコン膜４を形成する。ここで、
ＲＴＮ処理条件として、温度８００〜１１００℃、アン
モニア流量１．０〜１０ＳＬＭ、昇温速度２０〜３００
℃／ｓｅｃ、常圧で行なうのが適している。処理温度が
８００℃以下では窒化が良好でなく、又１１００℃以上
では半導体素子の特性が劣化する。次に図１（ｃ）に示
すように、タンタル酸化膜５を形成する。
上にある自然酸化膜を無水フッ酸処理により除去した
後、下部電極３の表面をアンモニア（ＮＨ3 ）ガスを用
いたランプアニール（ＲＴＮ）処理により窒化し厚さ１
〜１．５ｎｍの窒化シリコン膜４を形成する。ここで、
ＲＴＮ処理条件として、温度８００〜１１００℃、アン
モニア流量１．０〜１０ＳＬＭ、昇温速度２０〜３００
℃／ｓｅｃ、常圧で行なうのが適している。処理温度が
８００℃以下では窒化が良好でなく、又１１００℃以上
では半導体素子の特性が劣化する。次に図１（ｃ）に示
すように、タンタル酸化膜５を形成する。
【００１０】このタンタル酸化膜５の形成には、図２に
示す様な装置を用いる。原料ガスには有機物であるタン
タルペンタエトキシド〔Ｔａ（ＯＣ2 Ｈ5 ）5 〕あるい
はタンタルペンタメトキシド〔Ｔａ（ＯＣＨ2 ）5 〕を
用いる。この原料は、気化室９で気化され、キャリアガ
スであるアルゴンガス８と共に反応室１３および１４へ
導入される。ヒータ１２により反応室１３および１４内
は熱せられており、導入された有機タンタルガスおよび
酸素ガス７が化学気相反応を起こし、ウェハ１１上でタ
ンタル酸化膜が形成される。成長条件として、有機タン
タル原料の気化室９の加熱温度は３０〜２００℃、ヒー
タ１２による反応室１３および１４内の成長温度は３０
０〜８００℃、キャリアガスであるアルゴンガス８の流
量は１０〜１０００ＳＣＣＭ、酸素ガス７の流量は０．
１〜２０ＳＬＭ、圧力は０．１〜１０Ｔｏｒｒで行なう
のが適している。さらに、タンタル酸化膜５を堆積後、
高温熱処理による緻密化処理を行う。緻密化処理とし
て、電気炉あるいはランプアニールによる急速昇温加熱
方式を用い、酸素雰囲気中で、温度６００〜１０００℃
で行なうのが適している。
示す様な装置を用いる。原料ガスには有機物であるタン
タルペンタエトキシド〔Ｔａ（ＯＣ2 Ｈ5 ）5 〕あるい
はタンタルペンタメトキシド〔Ｔａ（ＯＣＨ2 ）5 〕を
用いる。この原料は、気化室９で気化され、キャリアガ
スであるアルゴンガス８と共に反応室１３および１４へ
導入される。ヒータ１２により反応室１３および１４内
は熱せられており、導入された有機タンタルガスおよび
酸素ガス７が化学気相反応を起こし、ウェハ１１上でタ
ンタル酸化膜が形成される。成長条件として、有機タン
タル原料の気化室９の加熱温度は３０〜２００℃、ヒー
タ１２による反応室１３および１４内の成長温度は３０
０〜８００℃、キャリアガスであるアルゴンガス８の流
量は１０〜１０００ＳＣＣＭ、酸素ガス７の流量は０．
１〜２０ＳＬＭ、圧力は０．１〜１０Ｔｏｒｒで行なう
のが適している。さらに、タンタル酸化膜５を堆積後、
高温熱処理による緻密化処理を行う。緻密化処理とし
て、電気炉あるいはランプアニールによる急速昇温加熱
方式を用い、酸素雰囲気中で、温度６００〜１０００℃
で行なうのが適している。
【００１１】続いて、上部電極６として、窒化チタン膜
およびタングステン膜を形成する。このようにして形成
された容量絶縁膜のリーク電流特性を図３に示す。
およびタングステン膜を形成する。このようにして形成
された容量絶縁膜のリーク電流特性を図３に示す。
【００１２】図３に示したように、本実施例により作製
された容量絶縁膜のリーク電流特性のほうが、従来方法
により作製された容量絶縁膜の特性と比較して優れてい
るのがわかる。これは、ＲＴＮ処理を行なうことによ
り、ポリシリコン膜上に存在する自然酸化膜よりも良好
な膜質の窒化シリコン膜が形成でき、さらに酸化タンタ
ル膜上へ窒化チタン膜をスパッタ法などにより形成する
際、酸化タンタル膜中のリークパスとなる（ダングリン
グボンドなど）部分にチタンが混入され、リーク電流特
性が向上されるためと考えられる。
された容量絶縁膜のリーク電流特性のほうが、従来方法
により作製された容量絶縁膜の特性と比較して優れてい
るのがわかる。これは、ＲＴＮ処理を行なうことによ
り、ポリシリコン膜上に存在する自然酸化膜よりも良好
な膜質の窒化シリコン膜が形成でき、さらに酸化タンタ
ル膜上へ窒化チタン膜をスパッタ法などにより形成する
際、酸化タンタル膜中のリークパスとなる（ダングリン
グボンドなど）部分にチタンが混入され、リーク電流特
性が向上されるためと考えられる。
【００１３】
【発明の効果】以上説明したように本発明は、容量素子
部の下部電極であるポリシリコン膜表面をＲＴＮ処理に
より窒化後、酸化タンタル膜を化学気相成長法により形
成し、さらに上部電極として窒化チタン／タングステン
膜を形成することにより、リーク電流が少ない、良好な
容量素子を有する半導体装置が得られる。
部の下部電極であるポリシリコン膜表面をＲＴＮ処理に
より窒化後、酸化タンタル膜を化学気相成長法により形
成し、さらに上部電極として窒化チタン／タングステン
膜を形成することにより、リーク電流が少ない、良好な
容量素子を有する半導体装置が得られる。
【図１】本発明の一実施例を説明するための半導体チッ
プの断面図。
プの断面図。
【図２】実施例におけるタンタル酸化膜の形成方法を説
明するためのＣＶＤ装置の構成図。
明するためのＣＶＤ装置の構成図。
【図３】実施例と従来例のリーク電流特性を示す図。
【図４】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
半導体チップの断面図。
１ Ｎ型シリコン基板 ２ 素子分離酸化膜 ３ 下部電極 ４ 窒化シリコン膜 ５ タンタル酸化膜 ６，６Ａ 上部電極 ７ 酸素ガス ８ アルゴンガス ９ 気化室 １０ ヒータ １１ ウェハ １２ ヒータ １３，１４ 反応室 １５ ロードロック室
Claims (4)
- 【請求項１】 半導体基板上にポリシリコン膜からなる
下部電極を形成したのちこの下部電極の表面をランプア
ニールにより窒化する工程と、前記下部電極上に化学気
相成長法によりタンタル酸化膜を形成する工程と、前記
タンタル酸化膜上に窒化チタン膜とタングステン膜から
なる上部電極を形成する工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項２】 下部電極表面のランプアニールによる窒
化はアンモニアガスを用いた急速昇温加熱処理である請
求項１記載の半導体装置の製造方法。 - 【請求項３】 ランプアニールによる窒化は処理温度が
８００〜１１００℃である請求項１記載の半導体装置の
製造方法。 - 【請求項４】 有機系のタンタル原料を用いてタンタル
酸化膜を形成する請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042646A JPH05243524A (ja) | 1992-02-28 | 1992-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042646A JPH05243524A (ja) | 1992-02-28 | 1992-02-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243524A true JPH05243524A (ja) | 1993-09-21 |
Family
ID=12641781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4042646A Withdrawn JPH05243524A (ja) | 1992-02-28 | 1992-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243524A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161827A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
| JPH07161931A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
| JPH07221201A (ja) * | 1994-01-27 | 1995-08-18 | Nec Corp | 半導体装置の製造方法および半導体装置の製造装置 |
| JPH10178010A (ja) * | 1996-12-19 | 1998-06-30 | Tokyo Electron Ltd | 成膜方法 |
| KR19980060512A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 캐패시터 제조방법 |
| KR100224728B1 (ko) * | 1996-12-10 | 1999-10-15 | 윤종용 | 오산화 이탄탈륨 유전막 커패시터 제조방법 |
| GB2351391A (en) * | 1998-11-30 | 2000-12-27 | Nec Corp | Method of manufacturing a semiconductor device |
| US6228702B1 (en) | 1998-11-30 | 2001-05-08 | Nec Corporation | Method of manufacturing semiconductor device |
| JP2001203339A (ja) * | 1999-11-09 | 2001-07-27 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシタ製造方法 |
| US6627508B1 (en) * | 1997-08-20 | 2003-09-30 | Micron Technology, Inc. | Method of forming capacitors containing tantalum |
| KR100504434B1 (ko) * | 1999-07-02 | 2005-07-29 | 주식회사 하이닉스반도체 | 반도체장치의 커패시터 제조방법 |
| KR100492901B1 (ko) * | 1997-12-27 | 2007-11-02 | 주식회사 하이닉스반도체 | 반도체장치의고유전체캐패시터제조방법 |
-
1992
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